JPS58105572A - ゼロクロス光サイリスタ - Google Patents
ゼロクロス光サイリスタInfo
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- JPS58105572A JPS58105572A JP56203586A JP20358681A JPS58105572A JP S58105572 A JPS58105572 A JP S58105572A JP 56203586 A JP56203586 A JP 56203586A JP 20358681 A JP20358681 A JP 20358681A JP S58105572 A JPS58105572 A JP S58105572A
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- Japan
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- semiconductor region
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by at least one potential-jump barrier or surface barrier, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/111—Devices sensitive to infrared, visible or ultraviolet radiation characterised by at least three potential barriers, e.g. photothyristor
- H01L31/1113—Devices sensitive to infrared, visible or ultraviolet radiation characterised by at least three potential barriers, e.g. photothyristor the device being a photothyristor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/742—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a field effect transistor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ゼロクロス（零交゛差）又ｆコその近傍時点
でのみオンする構造のゼロクロス光サイリスタに関する
ものである。
でのみオンする構造のゼロクロス光サイリスタに関する
ものである。
サイリスタの１′ｍであるゼロクロス元トライアックｆ
ｌ、例えば、「日経エレクトロニクス」の】９７９年１
２月】０日号に掲載されている。この公仰のゼロクロス
元トライアック６２、＠］図に示す如＜ 、Ｎｒ〜Ｎ、
のＮ型半導体領域と、Ｐ１〜Ｐ、のＰ型半導体領域と、
ＭＯ８型ＦＥＴのゲートＧｌ。
ｌ、例えば、「日経エレクトロニクス」の】９７９年１
２月】０日号に掲載されている。この公仰のゼロクロス
元トライアック６２、＠］図に示す如＜ 、Ｎｒ〜Ｎ、
のＮ型半導体領域と、Ｐ１〜Ｐ、のＰ型半導体領域と、
ＭＯ８型ＦＥＴのゲートＧｌ。
Ｇ、と、抵抗領域Ｒ１，鳥と、第１及び第２の電極ＭＴ
、、ＭＴ、とｔ有し、第２図に示す等価回路となるよう
に構成されている。なｇ、第２図のｒランジスタＱｔｔ
２ＮｔとＰｌとＮ！とで構成され、トランジスタＱ、）
ＫＮ、とＰ、とへ、とで構成さｎ、トランジスタＱ１は
Ｐ、とＮ、とＰＭとで構成され、トランジスタｑハＰｊ
とＮ、とＰ、とで構成さｎ１エンハンスメント型絶縁ゲ
ート電界効果トランジスタ（ＦＥＴ）であｋ ＱＨｔ２
Ｎｖ トＰｇ トＮ６ トＧ鵞トで構成さｎ、ＦＥＴ
Ｑ。
、、ＭＴ、とｔ有し、第２図に示す等価回路となるよう
に構成されている。なｇ、第２図のｒランジスタＱｔｔ
２ＮｔとＰｌとＮ！とで構成され、トランジスタＱ、）
ＫＮ、とＰ、とへ、とで構成さｎ、トランジスタＱ１は
Ｐ、とＮ、とＰＭとで構成され、トランジスタｑハＰｊ
とＮ、とＰ、とで構成さｎ１エンハンスメント型絶縁ゲ
ート電界効果トランジスタ（ＦＥＴ）であｋ ＱＨｔ２
Ｎｖ トＰｇ トＮ６ トＧ鵞トで構成さｎ、ＦＥＴ
Ｑ。
ｈｘ Ｎ、とＰ、とＮ、とＧ１とで構成されている。
このゼロクロス党トライアックに印加する交流正弦波電
圧の高い嶽幅時点に元Ｙ入射させても、トライアックは
直ちにオンにならず、電圧が低くなった時点即ちゼロク
ロス近傍でオンする。即ち、電圧が高い時点で汀、Ｆ”
ＥＴＱ、がオンし、光照射で元励起電ＲＹ流しても、Ｐ
、 −Ｎ、 −Ｎ、−ＭＴＩの経路で流れてしまい、タ
ーンオンさせること１１不可能である。このように、交
流波形のゼロクロス以外で導通することが阻止さｎると
、スイッチング時に発生するノイズン大幅に低減させる
ことができる。しかし、ａｇ］図のゼロクロス元トライ
アック１了、今迄外部（ロ）路で構成していたゼロクロ
ス制御回路ントライアツクに一体化したような構成であ
るために、構成が複雑であるという欠点Ｖ有するＯ そこで、本発明の目的汀構成の簡単なゼロクロス機能を
有する光サイリスタＶ提供することにある。
圧の高い嶽幅時点に元Ｙ入射させても、トライアックは
直ちにオンにならず、電圧が低くなった時点即ちゼロク
ロス近傍でオンする。即ち、電圧が高い時点で汀、Ｆ”
ＥＴＱ、がオンし、光照射で元励起電ＲＹ流しても、Ｐ
、 −Ｎ、 −Ｎ、−ＭＴＩの経路で流れてしまい、タ
ーンオンさせること１１不可能である。このように、交
流波形のゼロクロス以外で導通することが阻止さｎると
、スイッチング時に発生するノイズン大幅に低減させる
ことができる。しかし、ａｇ］図のゼロクロス元トライ
アック１了、今迄外部（ロ）路で構成していたゼロクロ
ス制御回路ントライアツクに一体化したような構成であ
るために、構成が複雑であるという欠点Ｖ有するＯ そこで、本発明の目的汀構成の簡単なゼロクロス機能を
有する光サイリスタＶ提供することにある。
上記目的ｙａ：ｓ成するための本発明は、理解を容易に
するために夾施例を示す図面の符号ン参照して説明する
と、第１導電型の第１の半導体領域＋１１とン前記繍】
の半導体領域（１１に隣接する第２導電型の第２の半導
体領域（２１と、前記［２の半導体領域１２１に隣接す
る第１導電型の第３の半導体領域（３；と、前！ｅ第３
の半導体領域（３少に隣接する第２導電型の第４の半導
体領域１４１と、表面に露出する部分を有して前記第２
の半導体領域（２１に囲まれている第１導電型の第５の
半導体領域（５１と、前記第］の半導体領域１１＋と前
記第５の半導体領域１５１との間にエンハンスメント型
絶縁ゲート電界効果トランジスタのチャンネルが形成さ
ｎるよ５に少なくとも前記第２の半導体領域（２）の表
面部分（２ａ）上に設けられた絶縁層ａ邊と、前記絶縁
層ａカの上に設けられ友前記電界効果トランジスタのゲ
ート電極Ｑ３１と、前記ゲート電極ａ３＋Ｖ前記第３の
半導体領域（３」に電気的に接続するたぬの第１の接続
部分［１４１と、前記第５の半導体領域ｔ５＋を前記第
２の半導体領域１２）に電気的に接続する第２の接続部
分α（へ）と、前記第１の半導体領域＋１１に接続さｎ
た第】の電極ａａと、前記第４の半導体領域（４１に接
続さｎた第２の電極Ｕυと、ｆｔ駆動させるための受光
面（８）と、ン具備していることＶ特徴とするゼロクロ
ス機能を有した単−又１１両方向の光サイリスタに係わ
るものである。
するために夾施例を示す図面の符号ン参照して説明する
と、第１導電型の第１の半導体領域＋１１とン前記繍】
の半導体領域（１１に隣接する第２導電型の第２の半導
体領域（２１と、前記［２の半導体領域１２１に隣接す
る第１導電型の第３の半導体領域（３；と、前！ｅ第３
の半導体領域（３少に隣接する第２導電型の第４の半導
体領域１４１と、表面に露出する部分を有して前記第２
の半導体領域（２１に囲まれている第１導電型の第５の
半導体領域（５１と、前記第］の半導体領域１１＋と前
記第５の半導体領域１５１との間にエンハンスメント型
絶縁ゲート電界効果トランジスタのチャンネルが形成さ
ｎるよ５に少なくとも前記第２の半導体領域（２）の表
面部分（２ａ）上に設けられた絶縁層ａ邊と、前記絶縁
層ａカの上に設けられ友前記電界効果トランジスタのゲ
ート電極Ｑ３１と、前記ゲート電極ａ３＋Ｖ前記第３の
半導体領域（３」に電気的に接続するたぬの第１の接続
部分［１４１と、前記第５の半導体領域ｔ５＋を前記第
２の半導体領域１２）に電気的に接続する第２の接続部
分α（へ）と、前記第１の半導体領域＋１１に接続さｎ
た第】の電極ａａと、前記第４の半導体領域（４１に接
続さｎた第２の電極Ｕυと、ｆｔ駆動させるための受光
面（８）と、ン具備していることＶ特徴とするゼロクロ
ス機能を有した単−又１１両方向の光サイリスタに係わ
るものである。
上記本発明によれば、第２の半導体領域１２１の中にＭ
５の半導体領域（５」を設け、第］の半導体領域１１＋
と第５の半導体領域（５）との間にＭＯＳ−ＦＥＴ１作
り、且つ第５の半導体領域（５）と第２の半導体領域（
２１とＹ電気的に接続するのみで、ゼロクロス近傍でオ
ンさせる機能が生じるので、構ａＶ大幅Ｋｆｆｌｌｉ化
することが可能になる。
５の半導体領域（５」を設け、第］の半導体領域１１＋
と第５の半導体領域（５）との間にＭＯＳ−ＦＥＴ１作
り、且つ第５の半導体領域（５）と第２の半導体領域（
２１とＹ電気的に接続するのみで、ゼロクロス近傍でオ
ンさせる機能が生じるので、構ａＶ大幅Ｋｆｆｌｌｉ化
することが可能になる。
次に図面を参照して本発明の実施例について述べる。
第３図をゴ本発明の実ｍガに保わるゼロクロス元サイリ
スタン説明的に示す一部切欠厨視図である。
スタン説明的に示す一部切欠厨視図である。
この光サイリスタＩ了、一般の電気制御サイリスタと同
僚に、絽］導電型′（この′！ｊ！施例で＋ｚ Ｎ型）
の第】の半導体領域１１＋と、第２導電型（この！ｉ！
施例ではＰ型）の第２の半導体領域＋２１と、Ｎ型の第
３の半導体領域（３１と、Ｐ型のＭ４の半導体領域１４
）とから成る４層構造′１に−有し、更に、第２の半導
体領域１２１ Ｋ囲まれ且つ蕗】の半導体領域１１１’
ｌＪング状に―むよ５に配さｎ７？−Ｎｍの＃！５の半
導体ｌ１ｉｌ域（５）１に：有する。なｇ、第１の半導
体領域ｔｉｌｔ了サイリスタ１に′２つのトランジスタ
から成る等価回路で示す場合に於ける第】のトランジス
タのＪｌエミッタ領域として働く部分であり、平均不純
物１ＩＩＩＩＩＬＦ１１０／ｃｍの領域である。また第
２の半導体領域（２１ヲ１等価回路の第］のトランジス
タのＰ型ベース領域として動く部分であり、平均不純物
濃度約５Ｘ］０／Ｃｍの領域である。１次第２０苧導体
領域＋３１ ｔ２等価回路の第２のトランジスタのＮ型
ベース領域として働（部分であり、平均不純物濃度約Ｊ
Ｘ）０／ｃｍ の領域である。またＪｉ４の半導体１１
域１４１ｔ２等価回路の１ｇ２のトランジスタのＰＩＩ
ｉエミッタ領域として働（部分であり、平均不純物濃度
的５Ｘ］０／ｃｍの領域である。また第５の半導体領域
（５７＋ｘ ＊ 九に設けられたＭＯ８！Ｊ！ＦＥＴ馨
構成し且つ第２の半導体領域＋２１との電気的接続にｔ
オＵ用するための領域であり、平均不純物濃度ｔｅ
ａ 約］ ０７ｃｍ Ｖ有する。また、Ｊｉ！］、第２及び
第５の半導体領域＋Ｉ＋ ＋２１ ＋５１はプレーナ型
く形成され、光（７）ン受ける受光面１８１ Ｖ備えた
主表面＋９７に夫々の一部が露出さｎている。
僚に、絽］導電型′（この′！ｊ！施例で＋ｚ Ｎ型）
の第】の半導体領域１１＋と、第２導電型（この！ｉ！
施例ではＰ型）の第２の半導体領域＋２１と、Ｎ型の第
３の半導体領域（３１と、Ｐ型のＭ４の半導体領域１４
）とから成る４層構造′１に−有し、更に、第２の半導
体領域１２１ Ｋ囲まれ且つ蕗】の半導体領域１１１’
ｌＪング状に―むよ５に配さｎ７？−Ｎｍの＃！５の半
導体ｌ１ｉｌ域（５）１に：有する。なｇ、第１の半導
体領域ｔｉｌｔ了サイリスタ１に′２つのトランジスタ
から成る等価回路で示す場合に於ける第】のトランジス
タのＪｌエミッタ領域として働く部分であり、平均不純
物１ＩＩＩＩＩＬＦ１１０／ｃｍの領域である。また第
２の半導体領域（２１ヲ１等価回路の第］のトランジス
タのＰ型ベース領域として動く部分であり、平均不純物
濃度約５Ｘ］０／Ｃｍの領域である。１次第２０苧導体
領域＋３１ ｔ２等価回路の第２のトランジスタのＮ型
ベース領域として働（部分であり、平均不純物濃度約Ｊ
Ｘ）０／ｃｍ の領域である。またＪｉ４の半導体１１
域１４１ｔ２等価回路の１ｇ２のトランジスタのＰＩＩ
ｉエミッタ領域として働（部分であり、平均不純物濃度
的５Ｘ］０／ｃｍの領域である。また第５の半導体領域
（５７＋ｘ ＊ 九に設けられたＭＯ８！Ｊ！ＦＥＴ馨
構成し且つ第２の半導体領域＋２１との電気的接続にｔ
オＵ用するための領域であり、平均不純物濃度ｔｅ
ａ 約］ ０７ｃｍ Ｖ有する。また、Ｊｉ！］、第２及び
第５の半導体領域＋Ｉ＋ ＋２１ ＋５１はプレーナ型
く形成され、光（７）ン受ける受光面１８１ Ｖ備えた
主表面＋９７に夫々の一部が露出さｎている。
Ｇｔｌは第】の半導体領域ｔｌ＋に接続さｎた第１の電
極としてのカソードであり、α１１は第４の半導体領域
１４１ Ｋ接続された纂２の電極としてのアノードでア
ル。（ｌａ）２ＭＯ８ｆＪＩＦＥＴ’ｇ構成ｊ ｋ ｓ
＋ｏ、＋ｓｔ、ｈ。
極としてのカソードであり、α１１は第４の半導体領域
１４１ Ｋ接続された纂２の電極としてのアノードでア
ル。（ｌａ）２ＭＯ８ｆＪＩＦＥＴ’ｇ構成ｊ ｋ ｓ
＋ｏ、＋ｓｔ、ｈ。
から成る絶縁層である。（１３ｔ２ＡＩから成るＦＥＴ
のゲート電極である。Ｎ ！ｌｉの第１の半導体領域
（１１＋ とＮｆｉの＠５の半導体領域（５１との間で表面に露出
てるＰ型の第２の半導体領域＋２１の表面部分（２ａ）
會エイオン注入で低不純物ａ１１度とさｎたＮチャンネ
ル形成領域である。
のゲート電極である。Ｎ ！ｌｉの第１の半導体領域
（１１＋ とＮｆｉの＠５の半導体領域（５１との間で表面に露出
てるＰ型の第２の半導体領域＋２１の表面部分（２ａ）
會エイオン注入で低不純物ａ１１度とさｎたＮチャンネ
ル形成領域である。
表面部分（２ｍ）と絶縁層（１２とゲート電極（１３１
とかう成ル工ンハンスメン）ｆｆｉＮチャンネルＭ Ｏ
Ｓ・ＦＥＴのゲート電極ａ３を８３の半導体領域（３）
に接続するための第１の接続部分Ｑ４１ ｔ２、第３の
半導体＋ 領域（３１の中に形成されたＮ 型の接続用半導体領域
（３ａ）と配線導体ａ９とから成る。第５の半導体領域
１５＋とＪｌｌ！２の半導体領域（２）とを電気的に接
続するためのｉｇ２の接続部分ａ・は第５の半導体領域
（５；と第２の半導体領域（２１との外周−のＰＮ接合
を金属層で短絡することによって形成されている。
とかう成ル工ンハンスメン）ｆｆｉＮチャンネルＭ Ｏ
Ｓ・ＦＥＴのゲート電極ａ３を８３の半導体領域（３）
に接続するための第１の接続部分Ｑ４１ ｔ２、第３の
半導体＋ 領域（３１の中に形成されたＮ 型の接続用半導体領域
（３ａ）と配線導体ａ９とから成る。第５の半導体領域
１５＋とＪｌｌ！２の半導体領域（２）とを電気的に接
続するためのｉｇ２の接続部分ａ・は第５の半導体領域
（５；と第２の半導体領域（２１との外周−のＰＮ接合
を金属層で短絡することによって形成されている。
第４図を１主表面（９１に於ける各半導体領域の配置ｖ
１ａ略的に示すものである。この図から明らかなように
実際のサイリスタは％＠３図にその半分を示す微小サイ
リスタ’％−同−基徐円忙多数設け、ア／ −）”（Ｉ
ｌｌ、 カッ−）’ＧＯ、ゲート電極ａ３．１Ｘ２の接
続部分ｕｂ＋ｖ互いに湛列接続することによって構成さ
れている。
１ａ略的に示すものである。この図から明らかなように
実際のサイリスタは％＠３図にその半分を示す微小サイ
リスタ’％−同−基徐円忙多数設け、ア／ −）”（Ｉ
ｌｌ、 カッ−）’ＧＯ、ゲート電極ａ３．１Ｘ２の接
続部分ｕｂ＋ｖ互いに湛列接続することによって構成さ
れている。
次にこの元サイリスタの動作を説明する。今、カソード
Ｑ１とアノード（１１１との間に正弦波交流電圧が印加
されており、且つカソードＱ（Ｉが負、アノードａ１１
が正となる極性を有して正弦波の高い電圧が印加されて
いる時点即ちゼロクロス近傍以外の例えヴ６ボルト以上
の電圧が印加される時点で、元（７）が受光面＋８１に
投射されても、このサイリスタｔ１万ン状態とならない
。こ１１を評しく説明すると、アノード・カンード関亀
圧■Ａ′Ｋが６ボルト以上になると、アノードＱｌｌの
６ボルトの電圧がアノードａｎ、第４の半導体領域（４
１、第３の半導体領域（３１゜＋ Ｎ 型牛尋体領域（３ｇ）、配線導体σシ、及びゲート
電極（１３１から成る経路で、ゲート電極α３に印加さ
れ、また第２の半導体領域（２；の電位はＮＰ接合が順
方向バイアス状塾であるためにカソード（ｌｔｌの電位
にほぼ等しくなり、結局、ゲート電極（１３１と第２の
半導体領域１２１との間の電位差がカソード・アノード
関亀圧ＹＡＫに近い電圧となり、この電位差が約５ボル
ト以上になると表面部分（２ａ）にＮチャンネルが形成
さｎる。従って、正弦波交流電圧の振輪がＦＪ６ボルト
以上の場合にｆ；第】の半導体領域ｉｌ＋と＃！５の半
導体領域＋５１とが電気的に接続さｎ。
Ｑ１とアノード（１１１との間に正弦波交流電圧が印加
されており、且つカソードＱ（Ｉが負、アノードａ１１
が正となる極性を有して正弦波の高い電圧が印加されて
いる時点即ちゼロクロス近傍以外の例えヴ６ボルト以上
の電圧が印加される時点で、元（７）が受光面＋８１に
投射されても、このサイリスタｔ１万ン状態とならない
。こ１１を評しく説明すると、アノード・カンード関亀
圧■Ａ′Ｋが６ボルト以上になると、アノードＱｌｌの
６ボルトの電圧がアノードａｎ、第４の半導体領域（４
１、第３の半導体領域（３１゜＋ Ｎ 型牛尋体領域（３ｇ）、配線導体σシ、及びゲート
電極（１３１から成る経路で、ゲート電極α３に印加さ
れ、また第２の半導体領域（２；の電位はＮＰ接合が順
方向バイアス状塾であるためにカソード（ｌｔｌの電位
にほぼ等しくなり、結局、ゲート電極（１３１と第２の
半導体領域１２１との間の電位差がカソード・アノード
関亀圧ＹＡＫに近い電圧となり、この電位差が約５ボル
ト以上になると表面部分（２ａ）にＮチャンネルが形成
さｎる。従って、正弦波交流電圧の振輪がＦＪ６ボルト
以上の場合にｆ；第】の半導体領域ｉｌ＋と＃！５の半
導体領域＋５１とが電気的に接続さｎ。
結局、Ｐ型ベースの第２の半導体領域（２１、短絡電極
である第２の接続部分（ｌｂｌｌＮ 型の第５の半導
体領域（５）１表面部分（２ａ）のＮ型チャンネル、Ｎ
＋型の第１の半導体領域（１１、及びカソードＱ［ｌか
ら成る電気的回路が形成される。このため、光（７）の
照射でホール・エレクトロン対を発生させ、逆バイアス
状ＩＩ＜あるＰＮ 接合ｔオンにしようとしても、光
励起電流が、上記のチャンネルを通る電気回路で流れて
しまい、オンにすることが不可能である。
である第２の接続部分（ｌｂｌｌＮ 型の第５の半導
体領域（５）１表面部分（２ａ）のＮ型チャンネル、Ｎ
＋型の第１の半導体領域（１１、及びカソードＱ［ｌか
ら成る電気的回路が形成される。このため、光（７）の
照射でホール・エレクトロン対を発生させ、逆バイアス
状ＩＩ＜あるＰＮ 接合ｔオンにしようとしても、光
励起電流が、上記のチャンネルを通る電気回路で流れて
しまい、オンにすることが不可能である。
しかし、光（７）の照射ン継続し、交流電圧の次の周期
でゼロボルトラインを交流電圧が横切るゼロクロス近傍
時点で汀アノード・カンード関電圧ＹＡＫが６ボルト以
下であり、ゲート電極ａ３と＠２の半導体領域１２１と
の間の電位差％５ボルト以下であるので、表面部分（２
ａ）にＮチャンネルが形成さｎない。従って、元＋７１
の照射で生じた光励起電流ｈｘＰＮ’″接合ｔオン状態
にするために有効に利用さｎ、サイリスタｔ１直ちにオ
ンになる。サイリスクが一度オンになると、変波電圧の
伽輪が例え高くなっても、アノード・カンード間電圧■
ム［＋２低（保たれるので、ＭＯＳ−ＦＥＴのチャンネ
ルが形成されることを１ない。
でゼロボルトラインを交流電圧が横切るゼロクロス近傍
時点で汀アノード・カンード関電圧ＹＡＫが６ボルト以
下であり、ゲート電極ａ３と＠２の半導体領域１２１と
の間の電位差％５ボルト以下であるので、表面部分（２
ａ）にＮチャンネルが形成さｎない。従って、元＋７１
の照射で生じた光励起電流ｈｘＰＮ’″接合ｔオン状態
にするために有効に利用さｎ、サイリスタｔ１直ちにオ
ンになる。サイリスクが一度オンになると、変波電圧の
伽輪が例え高くなっても、アノード・カンード間電圧■
ム［＋２低（保たれるので、ＭＯＳ−ＦＥＴのチャンネ
ルが形成されることを１ない。
上述から明らかなように本笑施例によれば、次の利点が
得られる。
得られる。
（ａｌ 第１の半導体領域Ｉｌ＋と第５の牛２４体領
域（５１こノ間［ＭＯ８型ＦＥＴ１に：形成し、且つＮ
型の第５の半導体領域（５１とＰ星の第２の半導体領域
（２１とｔ短絡電極構造の第２の＊ａ部分αｅにて接続
し、且つゲート電極ａ謙を第１の接続部分Ｉにて第３の
半導体領域（３１に接続するのみで、ゼロクロス近傍で
のオン機１ｉ′＠′ｌｋ−得ることが可能になる。従っ
て、ゼロクロス元サイリスタの構ａＹ大幅に簡単にする
ことが可能になる。
域（５１こノ間［ＭＯ８型ＦＥＴ１に：形成し、且つＮ
型の第５の半導体領域（５１とＰ星の第２の半導体領域
（２１とｔ短絡電極構造の第２の＊ａ部分αｅにて接続
し、且つゲート電極ａ謙を第１の接続部分Ｉにて第３の
半導体領域（３１に接続するのみで、ゼロクロス近傍で
のオン機１ｉ′＠′ｌｋ−得ることが可能になる。従っ
て、ゼロクロス元サイリスタの構ａＹ大幅に簡単にする
ことが可能になる。
（ｂｌ＃！］の半導体領域ｉｌｌ ’ｔ’増り囲むよう
に第５の半導体領域（５）が形成され、これ等の関ｊ／
ＣＭＯ８・ＦＥＴが設けらｎているので、ＦＥＴの実効
チャンネル幅が大きくなり、ＭＯＳ −ＦＥＴのオン抵
抗が低（なる。従って、アノード・カソード関に急な立
ち上りの順電圧が印加されてオンにさせようとする変位
電流が住じ、ｄｖ／ｄｔ効果による一動作が生じようと
しＣ％、ＭＯＳ−ＦＥＴ回路で変位電流ン吸靭する効果
が良くなり、ｄｖ／ｄｔ耐童の増大が計れる。 ゛ （ｃｌ 第４図に示す如く、多数の微小サイリスクを
組合せた構造であるので％４！ｒ黴小サイリスタに於け
るＰ娶ベース即ち第２の半導体領域（２１にｄｖ／ｄｔ
効果で変位電流が生じ、短絡電極構造の第２の接続部分
ａυに向って横方向に流れても、横方向の距離が短いの
で、Ｐ瀧ペースの横方向抵抗による電圧降下が非常に小
さくなり、ｄｖ／ｄｔ効果で誤動作することが防止され
る。
に第５の半導体領域（５）が形成され、これ等の関ｊ／
ＣＭＯ８・ＦＥＴが設けらｎているので、ＦＥＴの実効
チャンネル幅が大きくなり、ＭＯＳ −ＦＥＴのオン抵
抗が低（なる。従って、アノード・カソード関に急な立
ち上りの順電圧が印加されてオンにさせようとする変位
電流が住じ、ｄｖ／ｄｔ効果による一動作が生じようと
しＣ％、ＭＯＳ−ＦＥＴ回路で変位電流ン吸靭する効果
が良くなり、ｄｖ／ｄｔ耐童の増大が計れる。 ゛ （ｃｌ 第４図に示す如く、多数の微小サイリスクを
組合せた構造であるので％４！ｒ黴小サイリスタに於け
るＰ娶ベース即ち第２の半導体領域（２１にｄｖ／ｄｔ
効果で変位電流が生じ、短絡電極構造の第２の接続部分
ａυに向って横方向に流れても、横方向の距離が短いの
で、Ｐ瀧ペースの横方向抵抗による電圧降下が非常に小
さくなり、ｄｖ／ｄｔ効果で誤動作することが防止され
る。
（ｄｌＪＩＧ４１ｉ１０に示す如（、微小サイリスタの
組合せとしたので、ＰＮ−接合のほぼ全部ン同時にオン
にすることが可能になる。、また、各サイリスタの纂２
の接続部分αｅが相互に接続されているので、光照射が
主表面＋９１に於いて不均一であっても、各サイリスタ
の第２の半導体領域（２；が同電位となり、素子全面が
殆んど同時ＫＡ弧される。従って、ｄｉ／ｄｔ耐量ｉ大
ぎくすることができる。
組合せとしたので、ＰＮ−接合のほぼ全部ン同時にオン
にすることが可能になる。、また、各サイリスタの纂２
の接続部分αｅが相互に接続されているので、光照射が
主表面＋９１に於いて不均一であっても、各サイリスタ
の第２の半導体領域（２；が同電位となり、素子全面が
殆んど同時ＫＡ弧される。従って、ｄｉ／ｄｔ耐量ｉ大
ぎくすることができる。
次に本発明の別の実施例のゼ四りロス党！イリスタを示
す第５図について述べる。但し％第５図の符号（ｌν〜
＋りＩ、 １７）〜ｒ１ｅで示す部分は第３図で同一符
号で示した部分と冥質的に同一であるので、その説明ｖ
′４略する。この実ＪｌｌＩＰｌでを了、Ｉ［３図のＮ
“型半導体領域（３ｍ）の代りに、Ｐ型の接続用半導体
領域（６１が設けらｎている。そして、Ｐｍの纂２の半
導体領域１２１と半導体領域（６１との最短間隔を；、
アノードａυとカソードａ〔との間に印加する電圧が所
定値になった時に第２の半導体領域１２＋と第６の半導
体領域（６：との間が空間電荷層（空乏層）で壇められ
るような恒例えば２０μｍに設定されている。
す第５図について述べる。但し％第５図の符号（ｌν〜
＋りＩ、 １７）〜ｒ１ｅで示す部分は第３図で同一符
号で示した部分と冥質的に同一であるので、その説明ｖ
′４略する。この実ＪｌｌＩＰｌでを了、Ｉ［３図のＮ
“型半導体領域（３ｍ）の代りに、Ｐ型の接続用半導体
領域（６１が設けらｎている。そして、Ｐｍの纂２の半
導体領域１２１と半導体領域（６１との最短間隔を；、
アノードａυとカソードａ〔との間に印加する電圧が所
定値になった時に第２の半導体領域１２＋と第６の半導
体領域（６：との間が空間電荷層（空乏層）で壇められ
るような恒例えば２０μｍに設定されている。
このように構成すると、サイリスタのオンがＭＯＳ−Ｆ
ＥＴで阻止されている期間に於いて、７ノード・カソー
ド関電圧ｖＡ区が約２０ボルトになると、ＰＮ”″接合
から延びて（る空乏層が領域（６）Ｋ達し、これ以上■
ムＸが上昇して％領域（２夛とゲート電極ｒ１漕との間
の電位差の上昇かにぶ（なる。従って、ＭＯＳ−ＦＥＴ
のサイリスタオン阻止期間にｇＩｆｆる破壊を防止する
ことが出来る。
ＥＴで阻止されている期間に於いて、７ノード・カソー
ド関電圧ｖＡ区が約２０ボルトになると、ＰＮ”″接合
から延びて（る空乏層が領域（６）Ｋ達し、これ以上■
ムＸが上昇して％領域（２夛とゲート電極ｒ１漕との間
の電位差の上昇かにぶ（なる。従って、ＭＯＳ−ＦＥＴ
のサイリスタオン阻止期間にｇＩｆｆる破壊を防止する
ことが出来る。
第６図は、Ｐ型半導体領域（６）の効果を説明するもの
である。今、アノードａＤを０ボルト、カンードＱ（Ｉ
Ｋ ｊｌｌの電圧ｖＫを加え、７ノード・カンード関
電圧を増大すると、＄２の半導体領域（２１の電位ＶＡ
を１カンード電圧ｖＫの変化にほぼ追従して変化する。
である。今、アノードａＤを０ボルト、カンードＱ（Ｉ
Ｋ ｊｌｌの電圧ｖＫを加え、７ノード・カンード関
電圧を増大すると、＄２の半導体領域（２１の電位ＶＡ
を１カンード電圧ｖＫの変化にほぼ追従して変化する。
また、Ｐ型半導体領域（６）の表面電位ｖＢ即ちゲート
電極０の電位Ｉ；、領域（２）と領域（６；との間が空
乏層でａｌｌまると、ガードリング効果と同様な働きで
、カンード亀圧Ｖ！を一定の比率で分圧したような状１
となり、９６図のｖＢで示すように変化する。これによ
り、■ムとｖＢとの差■ムＢｔｚはぼ一足に保たれ、Ｙ
ＡＫの増大によってＭＯＳ−ＦＨＴがｉｉｉ壊しな（な
り、ＭＯＳ−ＦＥＴｔ！ＶＡ［が］００ボルトになって
％破壊しない。なお、第５図の光サイリスタの領域（６
）以外の部分ＩＸ館３図及び第４図と同様に構成されて
いるので、前述の実施例と同一の利点ン有する。
電極０の電位Ｉ；、領域（２）と領域（６；との間が空
乏層でａｌｌまると、ガードリング効果と同様な働きで
、カンード亀圧Ｖ！を一定の比率で分圧したような状１
となり、９６図のｖＢで示すように変化する。これによ
り、■ムとｖＢとの差■ムＢｔｚはぼ一足に保たれ、Ｙ
ＡＫの増大によってＭＯＳ−ＦＨＴがｉｉｉ壊しな（な
り、ＭＯＳ−ＦＥＴｔ！ＶＡ［が］００ボルトになって
％破壊しない。なお、第５図の光サイリスタの領域（６
）以外の部分ＩＸ館３図及び第４図と同様に構成されて
いるので、前述の実施例と同一の利点ン有する。
次に本発明の更に別の実＃１１ＰＩｌｖ示す第７因につ
いて述べる。但し、符号（１１〜餞で示す部分會プｊ１
に３図及び第５図で同一符号で示す部分と同一構成であ
るので、その説明′を省略する。この実施例は本発明Ｖ
双方向制御可能なゼロクロス党すイリスタ即ちトライア
ックに適用したものである。従って、鎖線で分断されて
いる左半分の第１のサイリスタ部分と石牛分の第２のサ
イリλりとン逆韮列接続した構成になっている。このト
ライブックの場合に％単一方向制御のサイリスタと同様
な作用効果ｌ得ることが出来る。
いて述べる。但し、符号（１１〜餞で示す部分會プｊ１
に３図及び第５図で同一符号で示す部分と同一構成であ
るので、その説明′を省略する。この実施例は本発明Ｖ
双方向制御可能なゼロクロス党すイリスタ即ちトライア
ックに適用したものである。従って、鎖線で分断されて
いる左半分の第１のサイリスタ部分と石牛分の第２のサ
イリλりとン逆韮列接続した構成になっている。このト
ライブックの場合に％単一方向制御のサイリスタと同様
な作用効果ｌ得ることが出来る。
以上、本発明の実施例について述べたが、本発明舎１こ
れに限定されるもので１１なり、爽に変形可能なも゛の
である。例えば、完全なプレーナ構門のサイリスタにも
適用可能である。又、接続部分Ｑ４１ｔワイヤで説明的
に示しているが、クロス配線等としても勿論差支えない
。又、フォトダイオード等ｌ光（７）ン付与するために
一体化しても差支えな−。
れに限定されるもので１１なり、爽に変形可能なも゛の
である。例えば、完全なプレーナ構門のサイリスタにも
適用可能である。又、接続部分Ｑ４１ｔワイヤで説明的
に示しているが、クロス配線等としても勿論差支えない
。又、フォトダイオード等ｌ光（７）ン付与するために
一体化しても差支えな−。
第】図を１従来のゼロクロス党トライアックを示す断面
図、第２因は第１図のトライアックの尋価回路図、第３
図Ｉｉ本発明の実施例罠係わるゼロクロス光学イリスタ
の第４図の凹−ｍ線に相轟する部分の一部切欠斜視図、
ｊＩ４図はＪＩＫ３図のサイリスタの主表面に於ける各
半導体領域の多数ｉ示す平面図、第５図を１本発明の別
の実ＩＭ例に係わるゼロクロス党サイリスタの一部切欠
斜視図Ｅ、＃Ｅ６１１を畜＃！５図わサイリスタの特性
図、第７図σ本発明の更に別の実施例に係わるゼロクロ
ス元すイリスクン示す断面図である。 な１図面に用いられている符号に於いて、１１？ｔ２第
１の半導体領域、（２）を：第２の半導体領域、（２１
）１１表面部分、＋３１ ｔ２第３の半導体領域、１４
１は第４の半導体領域、１５１１２ ＃！ ５０半導体
領斌、＋６１１２接続用牛導体領域、（７）は光、（８
）を丁受党面、（９１１主表面、ｇ（ｇｔｘ第］の電極
（カンード）、ａｌｌＩＳＪＩＩ２ノ電極（アノード）
、ａｗｉ了絶縁層、ａ３はゲート電極、（１４＋會１Ｍ
】の接続部分、−０９は配線導体、ａｅは第２の接続部
分である。
図、第２因は第１図のトライアックの尋価回路図、第３
図Ｉｉ本発明の実施例罠係わるゼロクロス光学イリスタ
の第４図の凹−ｍ線に相轟する部分の一部切欠斜視図、
ｊＩ４図はＪＩＫ３図のサイリスタの主表面に於ける各
半導体領域の多数ｉ示す平面図、第５図を１本発明の別
の実ＩＭ例に係わるゼロクロス党サイリスタの一部切欠
斜視図Ｅ、＃Ｅ６１１を畜＃！５図わサイリスタの特性
図、第７図σ本発明の更に別の実施例に係わるゼロクロ
ス元すイリスクン示す断面図である。 な１図面に用いられている符号に於いて、１１？ｔ２第
１の半導体領域、（２）を：第２の半導体領域、（２１
）１１表面部分、＋３１ ｔ２第３の半導体領域、１４
１は第４の半導体領域、１５１１２ ＃！ ５０半導体
領斌、＋６１１２接続用牛導体領域、（７）は光、（８
）を丁受党面、（９１１主表面、ｇ（ｇｔｘ第］の電極
（カンード）、ａｌｌＩＳＪＩＩ２ノ電極（アノード）
、ａｗｉ了絶縁層、ａ３はゲート電極、（１４＋會１Ｍ
】の接続部分、−０９は配線導体、ａｅは第２の接続部
分である。
Claims (1)
- 【特許請求の範囲】 ＋ｔ＋Ｉ［］導電型の第１の半導体領域１１＋と、前記
ｌｓ】の半導体領域＋１１に隣接する第２導電型の第２
の半導体領域（２；と、 前記第２の半導体領域（２１に隣接する第１導電型の第
３の半導体領域１３１と、 前記第３の半導体領域１３１に隣接する第２導電型の纂
４の半導体領域（４１と。 表面に露出てる部分ン有して前記第２の半導体領域＋２
１に曲まｎている３ｇｌ導電型の第５の半導体領Ｉｔ！
１５＋と、 前記第１の半導体領域１１＋と前記第５の半導体領域（
５）とのｆ＆ｆｌＫエンハンスメントｍ絶縁ゲート電界
効果トランジスタのチャンネルが形成されるよう罠少な
（とも前記第２の半導体領域（２１の表面部分（２ａ）
上に設けられた絶縁層σｔと、前記絶縁層（１２＋の土
に設けられた前記電界効果トランジスタのゲート電極Ｑ
３１と、 前記ゲート電極ｕ３を前記第３の半導体領域（３）に電
気的に接続するための第】の接続部分α４と、前記第５
の半導体領域（５）を前記第２の半導体領域（２１に電
気的に接続する第２の接続部分αｅと、前記第１の半導
体領域１１１に接続された第１の電極Ｑ１と、 前記第４の半導体領域１４１に接続さｎた第２の電極ａ
υと、 光駆動させるための受光面（８）と、 を具備していることを特徴とするゼロクロス機能ン有し
た単−又を１両方向の元サイリスタ。 （２）前記第１の接続部分α４１は、前記第３の半導体
領域（３１で曲まれるように設けらｎた第２導電型の接
続牛尋体領＊ （６１と、前記ゲート電極ａ澹と前記接
続半導体領域（６）とを接続する配ｆｉｔ導体ａシとか
ら成るものである特許請求の範囲第１項記載の元サイリ
スタ。 ＋３１ ＩＷｉＩ記第５０午導体領域（５１ｔ１、前
記第１の半導体領域１１＋が露出する側の表面に露出す
るように配置さｎ且つ前記第］の半導体領域（１）Ｙ
＋ｊソング状囲むように形成さｎたちのである％杆請求
の範―纂】項又は第２項記載の光サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203586A JPS58105572A (ja) | 1981-12-18 | 1981-12-18 | ゼロクロス光サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203586A JPS58105572A (ja) | 1981-12-18 | 1981-12-18 | ゼロクロス光サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105572A true JPS58105572A (ja) | 1983-06-23 |
| JPS637471B2 JPS637471B2 (ja) | 1988-02-17 |
Family
ID=16476532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56203586A Granted JPS58105572A (ja) | 1981-12-18 | 1981-12-18 | ゼロクロス光サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105572A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035571A (ja) * | 1983-08-08 | 1985-02-23 | Sanken Electric Co Ltd | 半導体装置 |
| JPS6074678A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体装置 |
| JPS60149164A (ja) * | 1984-01-17 | 1985-08-06 | Toshiba Corp | 半導体装置 |
| JPS63124477A (ja) * | 1986-11-12 | 1988-05-27 | Mitsubishi Electric Corp | ゼロクロス機能付光結合素子 |
| EP0400153A1 (en) * | 1988-11-07 | 1990-12-05 | Kabushiki Kaisha Toshiba | Optical semiconductor device having a zero-crossing function |
| JPH04249370A (ja) * | 1991-02-05 | 1992-09-04 | Sharp Corp | フォトトライアック |
| CN108288656A (zh) * | 2018-03-08 | 2018-07-17 | 电子科技大学 | 高di/dt耐量光控晶闸管 |
| CN108493291A (zh) * | 2018-04-13 | 2018-09-04 | 电子科技大学 | 高di/dt光控晶闸管版图设计方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2241827B (en) * | 1990-02-23 | 1994-01-26 | Matsushita Electric Works Ltd | Method for manufacturing optically triggered lateral thyristor |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146190A (en) * | 1975-06-11 | 1976-12-15 | Hitachi Ltd | Diode circuit |
| JPS5235586A (en) * | 1975-09-12 | 1977-03-18 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5245288A (en) * | 1975-06-19 | 1977-04-09 | Asea Ab | Semiconductor device |
| JPS5477584A (en) * | 1978-11-13 | 1979-06-21 | Hitachi Ltd | Semiconductor switch |
| JPS553694A (en) * | 1978-06-16 | 1980-01-11 | Motorola Inc | Device for triggering monolithic semiconductor |
-
1981
- 1981-12-18 JP JP56203586A patent/JPS58105572A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146190A (en) * | 1975-06-11 | 1976-12-15 | Hitachi Ltd | Diode circuit |
| JPS5245288A (en) * | 1975-06-19 | 1977-04-09 | Asea Ab | Semiconductor device |
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| JPS553694A (en) * | 1978-06-16 | 1980-01-11 | Motorola Inc | Device for triggering monolithic semiconductor |
| JPS5477584A (en) * | 1978-11-13 | 1979-06-21 | Hitachi Ltd | Semiconductor switch |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035571A (ja) * | 1983-08-08 | 1985-02-23 | Sanken Electric Co Ltd | 半導体装置 |
| JPH029463B2 (ja) * | 1983-08-08 | 1990-03-02 | Sanken Electric Co Ltd | |
| JPS6074678A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体装置 |
| JPH0580158B2 (ja) * | 1983-09-30 | 1993-11-08 | Tokyo Shibaura Electric Co | |
| JPS60149164A (ja) * | 1984-01-17 | 1985-08-06 | Toshiba Corp | 半導体装置 |
| JPS63124477A (ja) * | 1986-11-12 | 1988-05-27 | Mitsubishi Electric Corp | ゼロクロス機能付光結合素子 |
| EP0400153A1 (en) * | 1988-11-07 | 1990-12-05 | Kabushiki Kaisha Toshiba | Optical semiconductor device having a zero-crossing function |
| US5138415A (en) * | 1988-11-07 | 1992-08-11 | Kabushiki Kaisha Toshiba | Photo-semiconductor device with a zero-cross function |
| JPH04249370A (ja) * | 1991-02-05 | 1992-09-04 | Sharp Corp | フォトトライアック |
| CN108288656A (zh) * | 2018-03-08 | 2018-07-17 | 电子科技大学 | 高di/dt耐量光控晶闸管 |
| CN108493291A (zh) * | 2018-04-13 | 2018-09-04 | 电子科技大学 | 高di/dt光控晶闸管版图设计方法 |
| CN108493291B (zh) * | 2018-04-13 | 2020-03-31 | 电子科技大学 | 高di/dt光控晶闸管版图设计方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS637471B2 (ja) | 1988-02-17 |
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