JPS58219825A - 入力保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はＭＯ８型半導体集積回路装置、特にシリコン
？　−）　ＭＯ８型半導体集積回路装置に設りられる入
力保護回路に関する。

〔発明の技術−的背景〕

ＭＯ８型半導体隼積重路装置を構成するＭＯＳＦＥＴの
ｙ−ト構造は、極めて薄い絶縁層に多結晶シリコン等か
らなる導電層を積層して形成されている。このため、こ
のダート構造の導電層に極めて高い電界が印加されると
、上記絶縁層が絶縁破壊を起こしてＭＯＳＦＥＴとして
の機能を果たさなくなってしまう恐れがある。そして−
′−記ｆ−）絶縁層の破壊現象は、特に集積回路装置外
部からの信号が直接供給される入力回路部で多発する。

すなわち、入力信号が印加される入力端子には高電圧ノ
イズ等のサージが乗り易く、このサージが入力回路部の
初段のＭＯＳ　ＦＥＴに印加されることによって上記破
壊現象が発生する。

このため、上記のような破壊を防止する目的で、ＭＯ８
型半導体集積回路装置の入力回路部には入力保護回路が
設けられている。

第１図は従来の入力保護回路の一例を示す回路図である
。図においてｌは外部から信号が与えられる入力端子で
あり、この端子ＩＶＣＦｉ保護抵抗２の一端が接続され
ている。この抵抗２の他端には、前記ノイズ等のサージ
電、圧に対する保護素子としてのＭＯＳ　ＦＩＴ　３の
ドレイン電極またはソース電極が接続され、このＭＯＳ
　ＦＥＴ　３のソース電極またはドレイン電極およびｆ
−）電極は共に接地電位点に接続されている。さらに上
記抵抗２とＭＯＳ　ＦＥＴ　３のドレイン電極またはソ
ース電、極との接続点には、入力回路部の初段のＭＯＳ
ＦＥＴ　４のｒ−）雷、極が接続されている。

上記構成において、いま入力端子１に高電圧サージが印
加されると、保畔用のＭＯＳＦＥＴ　３がパンチスルー
を起こしてオンする。すると上記サージによる電圧が保
護抵抗２とＭＯＳ　ＰＥＴ　、Ｖのオン抵抗との比に応
じて分圧されるだめ、初段のＭＯＳＦＥＴ　４のｆ−）
電極にはそのケ０−ト絶縁層の耐圧以下の電圧が印加さ
れることになるうこの結果、ＭＯＳ　ＦＥＴ　４は破壊
から保護される。また上記保護抵抗２は、・々ンチスル
ーによってオンしているＭＯＳ　ＦＥＴ　３が破壊しな
いようにことに流れる電流を制限す本働きも持っている
。

まだ第２図社従来の入力保護回路の他の例を示す回路図
であり、高Ｗ、ＥＥ保護用の素子として第１図のＭＯＳ
　ＦＥＴ　３の代りにダート変調ダイオード５を用いた
ものである。さらに前記ＭＯ８ＦＦ：Ｔ３および上記ダ
ート変調ダイオード５０代りに単なるＰＮ接合ダイＡ−
ドを高官、圧保護用の素子として用いる場合もある。

第３図および第４図はそれぞれ上記第１図回路または第
２図回路に用いられる保護抵抗２の具体的な構成を示す
断面図である。第３図に示すものＶよ多結晶シリコン層
を抵抗として使用するようにしだものであり、ここでは
半導体基板としてＰ型のシリコン基板が用いられている
。

すなわち、基板１１−ヒにフィールド領域におけるシリ
コン酸化ψＩ２を介して多結晶シリコン層１３を堆積形
成することによって前記保護抵抗２を実現している。ま
た第４図に示すものは基板内に設けられた不純物領域を
抵抗として使用するようにしている。すなわち、たとえ
ばＰ型のシリコン基板１１の表面ＫＮ＋型の半導体領域
１４を拡散法、イオンイングランテーシ、ン法等のいず
れかの方法によって形成することによって前記保護抵抗
２を実現している。

〔背景技術の問題点〕

このように従来の回路では保護抵抗２として、第３図に
示すように多結晶シリコン層１３から々るものあるいは
第４図に示すように基板とは異なる導電型の不純物を含
む半導体領域Ｉ４からなるものをそれぞれ単独で設けて
いる。

上記多結晶シリコン層からなる保護抵抗２を用いた回路
では、前記サージ電圧の入力時にこの抵抗２に大きな電
流が流れると、発熱により多結晶シリコン層が溶断１７
て抵抗２がオープン状態に々ってしまう欠点がある。こ
の溶断は多結晶シリコン層の抵抗値が低く設定されてい
る程、またこの多結晶シリコン層の幅が狭く設計されて
いる程低い電圧で起こり、特にこの多結晶シリコン層の
７９ターンが直角に曲げて形成される場合にその角部で
、またフィールド領域から素子領域に移る段差部上まで
延長されている場合にはその投差部で集中して溶断が起
こる。

また保護抵抗２として多結晶シリコン層を用いた回路で
は、サージ電圧の極性によってその耐圧特性に大きな差
があるという欠点もある。

たとえばＰ型の基板を使用した場合には負極性のサージ
ＷＥＥに対して弱□い。この原因は色々考えられている
が、明確な原因がつかめていないのが実状であり、パタ
ーンの幅を広くして設計したり角部ではサージ９−を付
ける等の対策を施しだところ、溶断によって破壊する前
に基板との間に存在するフィールド領域の絶縁膜（シリ
ーゾエネルギー鼠にもよるが約４００ｖ程度が限界であ
り、多結晶シリコン層を用いている限りこの限界値は越
えられない。

一方、基板とは異なる導電型の不純物を含む半導体領す
夕からなる保護抵抗２を用いた回路については、上記の
溶断現象および絶縁破壊現象がなく有望であるとみられ
ているが、次のような不都合が存在している。すなわち
、基板としてＰ型のものを用いる場合、入力端子Ｉ側を
カソードするＰＮ接合ダイオードが等価的に発生するだ
め、負極性のサージに対してとのダイオードは胴バイア
スと々ってサージは吸収される。

ところが」二記ダイオードが逆バイアスされるようにサ
ージが印加されると、とのときの電界によって空乏層が
〃９板内に形成される。このプζめその近くに内部素子
のソース、ドレイン等が形成されている同１■すの半導
体領域がちると、その間で局部的に・やンチスルー現象
が生じ、さらに電流集中が生じて接合の熱破壊に至る不
都合がある。

また空乏層の延びを押えるために反転防止層を設ける等
の対策を施すと、今度は空乏層の電界が高く々す、特に
電界の集中し易い個所でブレークダウンが生じ、アバラ
ンシェブレークダウンにより熱的破壊に至るという不都
合がある。

したがって、基板内に形成された基板とは異なる導電、
型の不純物を含む半導体領域からなる保護抵抗２を一部
いる場合には、との領域を同一基板内の他の同一導電型
の領域から十分に離して形成する必要が有り、この結果
、ツヤターン設計を行なう際に高集積化がしにくいとい
う欠点がある。

〔発明の目的〕

この発明は上記のような事情を考慮してなされたもので
、その目的は正、負両極性のサージ電圧に対して強固で
あるとともに高集積化が実現できる入力保護回路を提供
することにある。

〔発明の概歓〕

上記目的を達成するためにこの発明にあっては、保眼抵
抗と高電圧保護素子とからなる人力保護回路において、
上記保護抵抗として拡散抵抗と多結晶シリコンからなる
抵抗とを直列接続したものを用い、しかも拡散抵抗は信
号入力端子（ｌｕｌｌに配置するようにしている。

〔発明の実施例〕

以下図面を参照してこの発明の詳細な説明する。第５図
はこの発明に係る入力保護回路の一実施例の構成を示す
回路図である。図においてＩは従来と同様に外部から信
号が与えられる入力端子であり、この端子Ｉには拡散抵
抗２１の一端が接続されている。上記拡散抵抗２１には
、たとえば基板としてＰ型シリコンのものを用いた場合
、図示極性のダイオード２２が等価的に発生し、このダ
イオード２２のアノードは基板ｓｕｂに接続されている
。さらに上記拡散抵抗２１の他端には多結晶シリコン層
から構成されている抵抗２３の一端が接続されている。

そして上記抵抗２３の他端には、前記サージ−１圧に対
する保膿素子としてのＭＯＳＦＥＴ　３のドレイン電１
極またはンース市′、極が接続され、このＭＯＳＦＥＴ
　３のソース電極またはドレイン電極およびダート電極
は共に接地電位点に接続されている。

また上記抵抗２３とＭＯＳ　ＦＦ：Ｔ　３のドレイン電
極またはソース電極との接続点には、入力回路部の初段
のＭＯＳ　ＦＥＴ　４のダート軍、極が接続されている
。

第６図は上記拡散抵抗２１と抵抗２３の具体的な素子構
造を示す断面図である。図において３Ｉは前記基−＆Ｒ
ｕｂとなるＰｆｊ＆のシリコン半導体基板であり、この
基板３１の所定位置における表面領域には前記拡散抵抗
２ＩとなるＮ＋型の半導体領域３２が拡散法によって形
成されている。この半導体領域３２の表面の一部には前
記入力端子１を構成するアルミニウムからなる導電層を
延長して形成された配線層３３が接続されている。

また同において基板３１表面に所定間隔を保って形成さ
れているＮ＋型の一対の半導体領域３４．３５は、それ
ぞれ前記ＭＯ８ＦＥＴ　ｊのドレイン領域あるいはソー
ス領域となるものであり、この一対の半導体領域３４　
、３５間の基板３１上には、極めて厚さの薄いダート用
シリコン酸化膜３６を介しで、多結晶シリコン層からな
り接地電位に接続されるダート′ｒ４ｉ、極３７が形成
されている。千しで上記Ｎ＋型の半導体領域３２とＭＯ
Ｓ　ＦＥＴ　３との間に存在するフィールド領域のシリ
コン酸化膜３８上には、一端が上記半導体領域３２の表
面の一部に、他端が上記ＭＯ８ＰＥＴ　３のドレイン領
域あるいはソース領域とガる一方のＮ＋型の半導一体領
域３４の表面の一部にそれぞれ接続され前記抵抗２３を
構成している多結晶シリコン層３９が堆積形成されてい
る。またこれらの上には表面保護用のシリコン酸化膜４
０がＣＶＤ法等により形成されている。

なお、第５図におけるダイオード２２は第６図中の基板
３１と半導体領域３２からなるＰＮ接合によし構成され
ているうまた第５図における拡散抵抗２１と抵抗２．２
との抵抗値の和は、従来回路における保護抵抗２の値に
ｔｌぼ等しくなるように設定されているう すなわち、この実施例における入力保護回路は曳保護抵
抗として拡散抵抗２１と多結晶シリコン層からなる抵抗
２３とを直列接続して用いるようにしだものであるう このような構成において、い棟入力端子Ｉに正極性のサ
ージ電圧が入力した場合には、従来と同様にＭＯＳ　Ｆ
ｇＴ　３がノ！ンチスルーを起こし、このＭＯＳ　ＦＥ
Ｔ　３がオンすることによって拡散抵抗２Ｉおよび抵−
抗２　、？を直列に介して大きな電流が流れる。このと
き、拡散抵抗２Ｉで等節約に発生するダイオ−Ｐ２２は
サージ電圧に対して逆バイアスとなり、このサージ電圧
がこのダイオード２２のブレークダウン電圧よりも十分
に大きければダイオード２２はブレークダウンを起こす
。すなわちこの場合、サージ電圧による電流はダイオー
ド２２によって分流されるため、同程度のサージ電圧が
入力されたときに多結晶シリコン層３９から構成されて
いる抵抗２３に流、れる重１流の値は、前記第１図ある
いは第２図に示す従来回路において保護抵抗２を多結晶
シリコン層のみによって構成した場合にここに流れる電
流よりも十分に小さなものとすることができる。尚イレ
ークダウン電圧は、フィールド酸化膜の絶縁耐用よりも
低いため、ポリシリコンにかかる電圧が１．、ブレーク
ダウン電圧以下に押さえられ、フィールド酸化膜も破壊
されない。

したがって同程度の正極性のサージが入力した場合、多
結晶シリコン層で構成されている抵抗２３は、従来回路
にくらべて発熱量が少なくなり、溶断に対して強固とす
ることができる。

一方、入力端子１に負極性のサージ電圧が入力した場合
、上記ダイオード２２はこのサージ電圧に対して順・ぐ
イアスとなるだめ、このサージ電圧による電流はダイオ
ード、２２を介して基板ｓｕｂ　Ｋ流れ込む。すなわち
、この場合、多結晶シリコン層からなる抵抗２３にはほ
とんど雷。

流が流れないため、従来のようなショートモーｒの不良
は発生しない。

また、入力端子Ｉに正極性のサージ雷、圧が入力した場
合には、基板３１と半導体領域３２とからなるＰＮ接合
付近に空乏層が発生する。ところが、前記保護抵抗２の
抵抗値はこの実施例回路では拡散抵抗２１と抵抗２２と
の和で実現されているため、保護抵抗２を従来のように
基板とは異なる導電型の不純物を含む半導体領域単独で
構成する場合に必要とする面積よりも、拡散抵抗２１の
占める面積はより小さくすることができる。しかもこの
拡散抵抗２１は入力回路部からは離−れた入力端子１側
に配置されている。このだめ、この拡散抵抗２１を構成
している半導体領域３２は、この半導体領域と同導電型
でこの表面領域に内部素子のソース、ドレイン等が形成
される半導体領域から十分な距離を保つことができる。

この結果、集積化した場合に従来よりも小さな面積にし
ても前記したようなＡンヂスルー現象を防止することが
でき、さらに電流集中による接合の熱破壊やア・々ラン
シエブレークダウンによる熱破壊を防止することができ
る。

なお、拡散抵抗２１および抵抗２２それぞれの抵抗値は
特に規定しないが、半導体領域３２は、内部素子のソー
ス、ドレイン等が形成される半導体領域との間の相互作
用すなわち上記した・ぐンチスルー等の発生を防止する
目的でこの半導体領域との間の距離を十分保つ必要があ
る。

このだめ、拡散抵抗２１の値を大きく設定することは・
リーン設ａ（上不利である。したがって、この抵抗２１
の値はできるだけ小さくするととが望ましく、たとえば
直列抵抗値を１〜２にΩに設定する場合、最小で数十Ω
程度にする必要があＺ・。寸だ、この半導体領域３２０
面積は前８（！ダイメート２２の接合面積の大きさを左
右するｌｃめ、この半導体領域３２における抵抗値はあ
るＵ度まで小さくしてもよいがその面積の大きさは適度
に設定する必要がある。たとえばその面積として３００
　／Ｉｍ　程度が必要である。

第７回はこの発明の他の実施例の構成を示すもので、前
記１拡散抵抗２１と抵抗２３との具体的な素子構造の他
の例の断面図である。この実施例では、前記第６図にお
いてフィールド領域のシリコン酸化膜３８上に形成され
ている多結晶シリコン層３９の一端を延長して半導体領
域３２の表面をも被うように構成したものである。

この場合、配線層３３けこの多結晶シリコン層３９の表
面の一部に接続されている。

第７図に示す断面構造を持つ両抵抗を用いた入力検眼回
路の回路図は第８図に示す通りである。図において２１
は半導体領域３２で構成される拡散抵抗’、２．９はフ
ィールド領域のシリコン酸化膜３８上の部分の多結晶シ
リコン層３９で構成される抵抗、２４は半導体領域３２
表面の部分の多結晶シリコン層３９で第１り成される抵
抗で４）す、ＩＩ（抗２１と２４は並列接続された状ｋ
（ｉとなっ°Ｃいる。ぞしてこの第８図に示す実施例回
路でも上記実施例と同様の効果を得ることができるう なお、この発明１ｔ−ｈ配哄施例に限定されるものでは
なくｆＩＩｈの髪形が可能でおることはいう１でも力い
。たとえに上記各実施例ではサージπ？圧に対する保ヒ
（素子としてＭＯＳ　ＰＥＴを用いる場合についで説明
したが、これし、Ｉ、他に前記第２図回路で用いられて
いるようなダート変調ダイオードあるい１．単４：るＰ
Ｎ接合ダイオード等を用いるようにしてもよいつ まだ上記列、施例では基板３１としてＰ型のものを用い
る場合につ゛いて説明したが、これはＮ型のものを用い
る場合にも実施可能であることはいうまでもない。

〔発明の効果〕

以上説明したように仁の発明によれば、保護抵抗として
基体の表面領域に形成される他方導電型の半導体領域か
らなる第１の抵抗と多結晶シリコン層からなる第２の抵
抗とからなる直列抵抗を用い、しかも第１の抵抗の一端
を信号入力端子に接続するようにしたので、正、負両極
性のサージ電圧に対して強固であるとともに高集積化が
実現できるへ力保膜回路が提供できる。

【図面の簡単な説明】

第１図および第２図はそれぞれ従来のへカ保護回路の回
路図、第３図および第４図は千れぞれ上記第１図回路ま
たは第２図回路に用いられる保護抵抗の具体的な構成を
示す断面図、第５図はこの発明の一実施例の構成を示す
回路図、第６図は上記実施例回路で用いられる抵抗の素
子構造を示す断面図、第７図はこの発明の他の実施例に
よる抵抗の素子構造を示す断面図、第８図は第７図に示
す抵抗を用いたこの発明の他の実施例の回路図である。 １・・・入力端子、３・・・高電圧保膜用のＭＯＳ　Ｆ
ＥＴ、４・・・入力回路部の初段のＭＯＳＦＥＴ　、　
２　ｆ・・・拡散抵抗、２２・・・ダイオード、２．９
．２４・・・抵抗、３Ｉ・・・Ｐ型のシリコン半導体基
板、：ｊ２，３４゜３５・・・Ｖ型の半導体領域、３３
・・・配線層、３６・・・ｒ−ト用シリコン酸化膜、３
７・・・ｅ−）電極、３８・・・フィールド領域のシリ
コン酸化膜、３９・・・多結晶シリコン層、４０・・・
表面保護用のシリコン酸化膜。

Claims (1)

【特許請求の範囲】
1. 一方導電型のシリコン半導体基体上に絶縁層を介して形
   成される導電層からなる信号入力端子と、上記基体の表
   面領域に形成される他方導電型の半導体領域からなりそ
   の一端が上記信号入力端子に結合された第１の抵抗と、
   上記基体上に絶縁層を介して形成される多結晶シリコン
   層からなりその一端に上記第１の抵抗の他端が結合され
   た第２の抵抗と、この第２の抵抗の他端と所定雷１位と
   の間に挿入される＾電圧保膜素子とを具備したことを特
   徴とする入力保護回路。