JP2557980B2 - 半導体入力保護装置 - Google Patents
半導体入力保護装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路の入力保護装置に関するも
のであり、特にMISFET（Metal−Insulator−Semicanduc
tor Field−Effect Transistor）を含む半導体集積回路
の入力保護装置に関するものである。
のであり、特にMISFET（Metal−Insulator−Semicanduc
tor Field−Effect Transistor）を含む半導体集積回路
の入力保護装置に関するものである。
半導体集積回路の取り扱いにあたって静電気に注意す
る必要があることは周知の事実である。特にMISFETを含
むものの場合、入力端子に印加された静電気による過電
圧が、入力端子に接続されたゲート絶縁膜を破壊する等
の障害を引き起こすことが多い。このような障害を防止
するために、半導体集積回路の入力端子には入力保護装
置が付加されているのが普通である。
る必要があることは周知の事実である。特にMISFETを含
むものの場合、入力端子に印加された静電気による過電
圧が、入力端子に接続されたゲート絶縁膜を破壊する等
の障害を引き起こすことが多い。このような障害を防止
するために、半導体集積回路の入力端子には入力保護装
置が付加されているのが普通である。
（ｉ） 第一の従来例 第３図に従来の入力保護装置１のレイアウト例を示
し、その等価回路図を第４図に示す。
し、その等価回路図を第４図に示す。
第４図において、20はMISFET、30は抵抗素子、40は拡
散抵抗、50はダイオード素子であり、これらにより入力
保護装置１が構成される。入力保護装置１の入力端子70
は入力パッド電極10に接続され、その出力端子80は図示
されない被保護半導体素子に接続される。ノード90は集
積回路の基準電位Vssに接続される。
散抵抗、50はダイオード素子であり、これらにより入力
保護装置１が構成される。入力保護装置１の入力端子70
は入力パッド電極10に接続され、その出力端子80は図示
されない被保護半導体素子に接続される。ノード90は集
積回路の基準電位Vssに接続される。
この入力保護装置１において、入力端子70に負の過電
圧が印加されると、ダイオード50が導通し、チャージを
基準電位に放電する。また逆に入力端子70に正の過電圧
が印加されると、その過電圧がMISFET20のゲートに作用
し、MISFET20をオンにさせてチャージを基準電位Vssに
放電する。このようにして、入力端子70に静電気による
過電圧が印加されても、その過電圧が被保護素子に印加
されないように対策が施されている。なお、抵抗30は過
電圧が印加された時に、MISFET20のゲートＧ〜ドレイン
Ｄ間のカップリングによりMISFET20を一時的にオンさせ
る一方、通常の使用状態ではMISFET20のゲートＧを基準
電位Vssレベルに保持してMISFET20をオフに保持し、入
力リーク電流を生じないように作用する。また、抵抗40
は入力保護装置１を構成するMISFET20自体が過電圧で破
壊されないようにするものである。
圧が印加されると、ダイオード50が導通し、チャージを
基準電位に放電する。また逆に入力端子70に正の過電圧
が印加されると、その過電圧がMISFET20のゲートに作用
し、MISFET20をオンにさせてチャージを基準電位Vssに
放電する。このようにして、入力端子70に静電気による
過電圧が印加されても、その過電圧が被保護素子に印加
されないように対策が施されている。なお、抵抗30は過
電圧が印加された時に、MISFET20のゲートＧ〜ドレイン
Ｄ間のカップリングによりMISFET20を一時的にオンさせ
る一方、通常の使用状態ではMISFET20のゲートＧを基準
電位Vssレベルに保持してMISFET20をオフに保持し、入
力リーク電流を生じないように作用する。また、抵抗40
は入力保護装置１を構成するMISFET20自体が過電圧で破
壊されないようにするものである。
このような入力保護装置１は、例えば第３図に示すよ
うにレイアウトされる。第３図において、破線はメタル
配線パターン、実線は拡散層及び多結晶シリコンの形状
を規定するパターン、矩形はメタル配線と拡散層及び多
結晶シリコンとのコンタクト用の窓を示す。その他の第
４図と対応する部分には同一の符号を付してある。
うにレイアウトされる。第３図において、破線はメタル
配線パターン、実線は拡散層及び多結晶シリコンの形状
を規定するパターン、矩形はメタル配線と拡散層及び多
結晶シリコンとのコンタクト用の窓を示す。その他の第
４図と対応する部分には同一の符号を付してある。
（ii） 第二の従来例 第５図に第二の従来例における入力保護装置２のレイ
アウト例を示し、その等価回路図を第６図に示す。
アウト例を示し、その等価回路図を第６図に示す。
第二の従来例では、第一の従来例において拡散層で形
成されていた抵抗40が多結晶シリコンによる抵抗60に置
き換えられている。その他の構成は、第一の従来例と同
一であるので対応部分には同一の符号を付して説明を省
略する。
成されていた抵抗40が多結晶シリコンによる抵抗60に置
き換えられている。その他の構成は、第一の従来例と同
一であるので対応部分には同一の符号を付して説明を省
略する。
上記第一の従来例においては、正の過電圧に対して入
力パッド電極10からのメタル配線が拡散層とコンタクト
するコンタクト窓（第３図の41）の部分で該メタル配線
と基板とがショート不良を起こしやすいという欠点を有
していた。この入力保護装置１の場合、正の過電圧を放
電するのは主としてMISFET20であるが、コンタクト窓41
とMISFET20との間には抵抗40が介挿されているため、コ
ンタクト窓41の過電圧が放電されるのに時間がかかるた
めである。
力パッド電極10からのメタル配線が拡散層とコンタクト
するコンタクト窓（第３図の41）の部分で該メタル配線
と基板とがショート不良を起こしやすいという欠点を有
していた。この入力保護装置１の場合、正の過電圧を放
電するのは主としてMISFET20であるが、コンタクト窓41
とMISFET20との間には抵抗40が介挿されているため、コ
ンタクト窓41の過電圧が放電されるのに時間がかかるた
めである。
また、この従来例においては、通常動作時入力パッド
電極10に印加された信号波形は、抵抗40及びMISFET20の
ドレイン10に存在浮遊容量によるRC時定数により鈍った
波形となってその出力端子80に出力される。その結果、
当該半導体集積回路の高速動作に対しても悪影響を及ぼ
すという別の欠点も併せ持っている。
電極10に印加された信号波形は、抵抗40及びMISFET20の
ドレイン10に存在浮遊容量によるRC時定数により鈍った
波形となってその出力端子80に出力される。その結果、
当該半導体集積回路の高速動作に対しても悪影響を及ぼ
すという別の欠点も併せ持っている。
かかる第一の従来例の欠点、すなわちコンタクト窓41
におけるメタルと基板とのショート不良は第二の従来例
によって回避される。しかし、この第二従来例の場合、
正又は負の過電圧が印加された時に多結晶シリコン抵抗
60に大電流が流れるため、多結晶シリコン抵抗60が溶断
しやすいという問題を有している。これを避けるために
は、多結晶シリコン抵抗60の幅を広げて電流密度を下げ
なければならない。ところが、多結晶シリコン抵抗60の
幅を広げると、必要な抵抗値を確保するために抵抗の長
さを大幅に増加する必要が生じ、その結果、多結晶シリ
コン抵抗の占有面積が大幅に増加するという新たな欠点
をもたらす。加えて、多結晶シリコン抵抗60が存在する
ことに伴うRC時定数により、高速動作が妨げられるとい
う第一の従来例に見られた欠点は改善されずに残る。
におけるメタルと基板とのショート不良は第二の従来例
によって回避される。しかし、この第二従来例の場合、
正又は負の過電圧が印加された時に多結晶シリコン抵抗
60に大電流が流れるため、多結晶シリコン抵抗60が溶断
しやすいという問題を有している。これを避けるために
は、多結晶シリコン抵抗60の幅を広げて電流密度を下げ
なければならない。ところが、多結晶シリコン抵抗60の
幅を広げると、必要な抵抗値を確保するために抵抗の長
さを大幅に増加する必要が生じ、その結果、多結晶シリ
コン抵抗の占有面積が大幅に増加するという新たな欠点
をもたらす。加えて、多結晶シリコン抵抗60が存在する
ことに伴うRC時定数により、高速動作が妨げられるとい
う第一の従来例に見られた欠点は改善されずに残る。
本発明は、上記の従来例にみられた欠点を解消するた
めのもので、過電圧に対する破壊強度が充分であり、占
有面積が小さく、かつ、信号の高速伝播が可能な入力保
護装置を提供することを目的とする。
めのもので、過電圧に対する破壊強度が充分であり、占
有面積が小さく、かつ、信号の高速伝播が可能な入力保
護装置を提供することを目的とする。
上記の課題を解決するために、請求項１に記載の発明
は、ドレインが入力パッド電極に抵抗素子を介さずに接
続され、ソースが基準電位に接続されたMISFETを含む半
導体入力保護装置であって、前記MISFET（20）のドレイ
ン（Ｄ）と被保護半導体素子との間に、当該ドレイン
（Ｄ）を延在させて当該ドレイン（Ｄ）と一体に形成さ
れた拡散抵抗（40）が介挿されていると共に、前記MISF
ET（20）のドレイン（Ｄ）及びソース（Ｓ）に対する電
極コンタクト用の窓が開口され、前記ドレイン（Ｄ）に
対する電極窓と前記MISFET（20）のゲート電極（G1、
G2）との距離（ld）が前記ソース（S1、S2）に対する電
極窓と前記MISFET（20）のゲート電極（G1、G2）との距
離（ls）よりも大きく設定されているように構成され
る。
は、ドレインが入力パッド電極に抵抗素子を介さずに接
続され、ソースが基準電位に接続されたMISFETを含む半
導体入力保護装置であって、前記MISFET（20）のドレイ
ン（Ｄ）と被保護半導体素子との間に、当該ドレイン
（Ｄ）を延在させて当該ドレイン（Ｄ）と一体に形成さ
れた拡散抵抗（40）が介挿されていると共に、前記MISF
ET（20）のドレイン（Ｄ）及びソース（Ｓ）に対する電
極コンタクト用の窓が開口され、前記ドレイン（Ｄ）に
対する電極窓と前記MISFET（20）のゲート電極（G1、
G2）との距離（ld）が前記ソース（S1、S2）に対する電
極窓と前記MISFET（20）のゲート電極（G1、G2）との距
離（ls）よりも大きく設定されているように構成され
る。
請求項２に記載の発明は、請求項１に記載の半導体入
力保護装置において、前記MISFET（20）のドレイン領域
（Ｄ）の両側にゲート電極（G1、G2）が配置されている
ように構成される。
力保護装置において、前記MISFET（20）のドレイン領域
（Ｄ）の両側にゲート電極（G1、G2）が配置されている
ように構成される。
請求項１に記載の発明によれば、MISFET（20）のドレ
イン（Ｄ）と被保護半導体素子との間に、当該ドレイン
（Ｄ）を延在させて当該ドレイン（Ｄ）と一体に形成さ
れた拡散抵抗（40）が介挿されているので、入力保護装
置の占有面積の低減及び信号の高速伝搬が可能となる。
イン（Ｄ）と被保護半導体素子との間に、当該ドレイン
（Ｄ）を延在させて当該ドレイン（Ｄ）と一体に形成さ
れた拡散抵抗（40）が介挿されているので、入力保護装
置の占有面積の低減及び信号の高速伝搬が可能となる。
更に、MISFET（20）のドレイン（Ｄ）及びソース
（Ｓ）に対する電極コンタクト用の窓が開口され、ドレ
イン（Ｄ）に対する電極窓とMISFET（20）のゲート電極
（G1、G2）との距離（ld）がソース（S1、S2）に対する
電極窓とMISFET（20）のゲート電極（G1、G2）との距離
（ls）よりも大きく設定されているので、静電気に対す
る耐圧がより向上する。
（Ｓ）に対する電極コンタクト用の窓が開口され、ドレ
イン（Ｄ）に対する電極窓とMISFET（20）のゲート電極
（G1、G2）との距離（ld）がソース（S1、S2）に対する
電極窓とMISFET（20）のゲート電極（G1、G2）との距離
（ls）よりも大きく設定されているので、静電気に対す
る耐圧がより向上する。
請求項２に記載の発明によれば、請求項１に記載の発
明の作用に加えて、MISFET（20）のドレイン領域（Ｄ）
の両側にゲート電極（G1、G2）が配置されているので、
過電圧の放電をより高速に行うことができる。
明の作用に加えて、MISFET（20）のドレイン領域（Ｄ）
の両側にゲート電極（G1、G2）が配置されているので、
過電圧の放電をより高速に行うことができる。
次に、本発明の実施例を図面に基づいて説明する。
第１図に本発明の入力保護装置３のレイアウト例を示
し、第２図にその等価回路図を示す。
し、第２図にその等価回路図を示す。
第２図に示すように、本発明の回路上の特徴は、保護
用のMISFET20のドレインを入力パッド電極10に抵抗を介
さず直接接続したこと、およびMISFET20のドレインＤと
被保護素子、すなわち入力保護装置３の出力80との間に
拡散層による抵抗40を介挿したことにある。
用のMISFET20のドレインを入力パッド電極10に抵抗を介
さず直接接続したこと、およびMISFET20のドレインＤと
被保護素子、すなわち入力保護装置３の出力80との間に
拡散層による抵抗40を介挿したことにある。
第１図は、第２図に示した入力保護装置３のレイアウ
ト例である。このレイアウトの第一の特徴は、保護素子
であるMISFET20のドレインＤとなる拡散層と抵抗40を構
成する拡散層が一体形成されている点にある。このよう
にレイアウトすることによって、この入力保護装置３の
出力端子80には、必ず該保護装置３によって減衰された
過電圧が現れることが保証され、出力端子80に接続され
ている被保護素子が静電気によって破壊されることはな
くなる。このことは、仮に、抵抗40がMISFET20のドレイ
ンＤと一体形成されていないとした場合に、入力端子70
の過電圧はMISFET20と同時に抵抗40にも印加されること
になり、抵抗40の入力側が静電破壊することがあり得る
ことからも理解されよう。
ト例である。このレイアウトの第一の特徴は、保護素子
であるMISFET20のドレインＤとなる拡散層と抵抗40を構
成する拡散層が一体形成されている点にある。このよう
にレイアウトすることによって、この入力保護装置３の
出力端子80には、必ず該保護装置３によって減衰された
過電圧が現れることが保証され、出力端子80に接続され
ている被保護素子が静電気によって破壊されることはな
くなる。このことは、仮に、抵抗40がMISFET20のドレイ
ンＤと一体形成されていないとした場合に、入力端子70
の過電圧はMISFET20と同時に抵抗40にも印加されること
になり、抵抗40の入力側が静電破壊することがあり得る
ことからも理解されよう。
第二の特徴は、MISFET20のドレインＤ及びソースS1、
S2に対して開口された電極窓のゲートG1、G2との距離関
係にある。すなわち、ドレインＤに対する電極窓とFET
のゲート電極G1、G2との各距離lD、ソースS1、S2に対す
る電極窓とFETのゲート電極G1、G2との各距離をlSとし
た時、lD＞lSを満足するようにレイアウトされている。
これは、lD＋lSを一定とした時にはlD＞lSの場合の方が
静電気に対する耐圧が高いことを利用したものである。
なおlSは１〜３μｍ程度、lDは３〜10μｍ程度に設定す
るのが望ましい。
S2に対して開口された電極窓のゲートG1、G2との距離関
係にある。すなわち、ドレインＤに対する電極窓とFET
のゲート電極G1、G2との各距離lD、ソースS1、S2に対す
る電極窓とFETのゲート電極G1、G2との各距離をlSとし
た時、lD＞lSを満足するようにレイアウトされている。
これは、lD＋lSを一定とした時にはlD＞lSの場合の方が
静電気に対する耐圧が高いことを利用したものである。
なおlSは１〜３μｍ程度、lDは３〜10μｍ程度に設定す
るのが望ましい。
第三の特徴は、MISFET20のドレイン領域Ｄの両側にゲ
ート電極G1、G2が配置されていることである。この型の
入力保護装置３において正の過電圧を放電するのは、既
に述べたようにMISFET20である。従ってドレイン面積を
同一とするならば、両側にゲート電極G1、G2を配置した
ほうが過電圧の放電が高速に行われることになる。
ート電極G1、G2が配置されていることである。この型の
入力保護装置３において正の過電圧を放電するのは、既
に述べたようにMISFET20である。従ってドレイン面積を
同一とするならば、両側にゲート電極G1、G2を配置した
ほうが過電圧の放電が高速に行われることになる。
第四の特徴は、入力パッド電極10とMISFET20のドレイ
ンＤとを接続する配線が、ドレインＤ及び基板以外のノ
ードと交差しないように配置されていることである。こ
のようにすると入力部の配線が他のノードと交差した場
合に、過電圧が印加された時に該配線と他ノードとの間
に印加される過電圧によって生じる絶縁膜破壊を防止で
きる。
ンＤとを接続する配線が、ドレインＤ及び基板以外のノ
ードと交差しないように配置されていることである。こ
のようにすると入力部の配線が他のノードと交差した場
合に、過電圧が印加された時に該配線と他ノードとの間
に印加される過電圧によって生じる絶縁膜破壊を防止で
きる。
以上説明したように、請求項１に記載の発明によれ
ば、MISFET（20）のドレイン（Ｄ）と被保護半導体素子
との間に、当該ドレイン（Ｄ）を延在させて当該ドレイ
ン（Ｄ）と一体に形成された拡散抵抗（40）が介挿され
ているので、入力保護装置の占有面積の低減及び信号の
高速伝搬が可能となる。
ば、MISFET（20）のドレイン（Ｄ）と被保護半導体素子
との間に、当該ドレイン（Ｄ）を延在させて当該ドレイ
ン（Ｄ）と一体に形成された拡散抵抗（40）が介挿され
ているので、入力保護装置の占有面積の低減及び信号の
高速伝搬が可能となる。
更に、MISFET（20）のドレイン（Ｄ）及びソース
（Ｓ）に対する電極コンタクト用の窓が開口され、ドレ
イン（Ｄ）に対する電極窓とMISFET（20）のゲート電極
（G1、G2）との距離（ld）がソース（S1、S2）に対する
電極窓とMISFET（20）のゲート電極（G1、G2）との距離
（ls）よりも大きく設定されているので、静電気に対す
る耐圧がより向上する。
（Ｓ）に対する電極コンタクト用の窓が開口され、ドレ
イン（Ｄ）に対する電極窓とMISFET（20）のゲート電極
（G1、G2）との距離（ld）がソース（S1、S2）に対する
電極窓とMISFET（20）のゲート電極（G1、G2）との距離
（ls）よりも大きく設定されているので、静電気に対す
る耐圧がより向上する。
請求項２に記載の発明によれば、請求項１に記載の発
明の効果に加えて、MISFET（20）のドレイン領域（Ｄ）
の両側にゲート電極（G1、G2）が配置されているので、
過電圧の放電をより高速に行うことができる。
明の効果に加えて、MISFET（20）のドレイン領域（Ｄ）
の両側にゲート電極（G1、G2）が配置されているので、
過電圧の放電をより高速に行うことができる。
第１図は本発明の入力保護装置のレイアウト例を示す
図、 第２図は第１図の入力保護装置の等価回路図、 第３図は従来の入力保護装置のレイアウト例を示す図、 第４図は第３図の入力保護装置の等価回路図、 第５図は従来の入力保護装置の他のレイアウト例を示す
図、 第６図は第５図の入力保護装置の等価回路図である。 ３……入力保護装置 10……入力パッド電極 20……MISFET 30……抵抗素子 40……拡散抵抗 50……ダイオード 70……入力端子 80……出力端子 90……ノード Vss……基準電位 Ｄ……ドレイン G1、G2……ゲート S1、S2……ソース
図、 第２図は第１図の入力保護装置の等価回路図、 第３図は従来の入力保護装置のレイアウト例を示す図、 第４図は第３図の入力保護装置の等価回路図、 第５図は従来の入力保護装置の他のレイアウト例を示す
図、 第６図は第５図の入力保護装置の等価回路図である。 ３……入力保護装置 10……入力パッド電極 20……MISFET 30……抵抗素子 40……拡散抵抗 50……ダイオード 70……入力端子 80……出力端子 90……ノード Vss……基準電位 Ｄ……ドレイン G1、G2……ゲート S1、S2……ソース
Claims (2)
- 【請求項１】ドレインが入力パッド電極に抵抗素子を介
さずに接続され、ソースが基準電位に接続されたMISFET
を含む半導体入力保護装置であって、 前記MISFET（20）のドレイン（Ｄ）と被保護半導体素子
との間に、当該ドレイン（Ｄ）を延在させて当該ドレイ
ン（Ｄ）と一体に形成された拡散抵抗（40）が介挿され
ていると共に、 前記MISFET（20）のドレイン（Ｄ）及びソース（Ｓ）に
対する電極コンタクト用の窓が開口され、前記ドレイン
（Ｄ）に対する電極窓と前記MISFET（20）のゲート電極
（G1、G2）との距離（ld）が前記ソース（S1、S2）に対
する電極窓と前記MISFET（20）のゲート電極（G1、G2）
との距離（ls）よりも大きく設定されていることを特徴
とする半導体入力保護装置。 - 【請求項２】請求項１に記載の半導体入力保護装置にお
いて、 前記MISFET（20）のドレイン領域（Ｄ）の両側にゲート
電極（G1、G2）が配置されていることを特徴とする半導
体入力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133909A JP2557980B2 (ja) | 1989-05-26 | 1989-05-26 | 半導体入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133909A JP2557980B2 (ja) | 1989-05-26 | 1989-05-26 | 半導体入力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02312277A JPH02312277A (ja) | 1990-12-27 |
| JP2557980B2 true JP2557980B2 (ja) | 1996-11-27 |
Family
ID=15115933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1133909A Expired - Fee Related JP2557980B2 (ja) | 1989-05-26 | 1989-05-26 | 半導体入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557980B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4692781B2 (en) * | 1984-06-06 | 1998-01-20 | Texas Instruments Inc | Semiconductor device with electrostatic discharge protection |
| JPS6195567A (ja) * | 1984-10-17 | 1986-05-14 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61128553A (ja) * | 1984-11-27 | 1986-06-16 | Mitsubishi Electric Corp | 入力保護回路 |
| JPS61203680A (ja) * | 1985-03-06 | 1986-09-09 | Nec Corp | Ｍｉｓ型半導体装置 |
-
1989
- 1989-05-26 JP JP1133909A patent/JP2557980B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02312277A (ja) | 1990-12-27 |
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