JP2706626B2 - 半導体デバイス - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体デバイス、特に半
導体デバイスの入出力端子用の静電放電保護装置に関す
るものである。 【０００２】 【従来の技術】ＭＯＳデバイスはすべてその入力および
出力パッドの部分に、静電放電による内部回路の破損防
止用保護回路が設けてある。この種の保護回路が耐え得
る電圧レベルは、通常約３０００ボルトであるが、ＭＯ
Ｓデバイスは、この程度の保護レベルであっても、通常
の取扱い中に破損をきたすことがある。 【０００３】 【目的】本発明は上記の問題を解決するためになされた
もので、その主たる目的はＭＯＳ集積回路の静電放電に
対する、改良された保護装置を提供することにある。本
発明の他の目的は、３０００ボルト以上の静電放電、好
ましくは８０００から１００００ボルトの静電放電まで
耐えられるようなＭＯＳデバイスの入出力保護装置を提
供することにある。 【０００４】 【発明の概要】この発明は上記目的を達成するためにな
されたものであり、その構成は次の通りである。即ち、
第１の導電タイプの基板に形成された第２の導電タイプ
の第１ドープ領域と、基板に形成された第２の導電タイ
プの第２ドープ領域と、この第２ドープ領域は基準電位
に接続されるとともに第１ドープ領域から離れていて両
者の間に電流通路が形成される、この電流通路は第１と
第２のドープ領域の間隔で規定されるその長さよりも実
質的に大きい幅（Ｗ）を持つ、基板表面上の第１の絶縁
層の上に形成された導電性接触パッドと、該パッドは接
触部において第１ドープ領域と導電的に接続され、該接
触部は、その幅を規定する電流通路の実質的な部分にお
いて、電流通路に平行に延ばされ、接触部は前記電流通
路から該電流通路の前記長さの少なくとも２倍以上離さ
れる。 【０００５】 【実施例】以下、図面に示す実施例につき本発明を詳細
に説明する。 【０００６】図１ないし図３に示すように、ＭＯＳデバ
イスの入力回路には金属ボンディングパッド１０が設け
てあり、この金属ボンディングパッド１０は金属導体１
１によりトランジスタ１３のドレイン１２に接続されて
いる。このトランジスタ１３のゲート１４はそのドレイ
ン１２と短絡され、またソース１５はＶｓｓライン１６
に接続されている。上記パッド１０の電位がＶｓｓに対
して正のレベルとなって、このレベルが、Ｖｓｓレベル
に対して＋２０または＋２５ボルト程度の酸化厚膜層ス
レッショルドレベルを越える値になると、トランジスタ
１３は２次ブレークダウンを起こして低インピーダンス
状態となり、Ｖｓｓライン１６と完全に導通する。一
方、パッド１０の電位がＶｓｓに対して負のレベルにな
ると、Ｎ＋ドレイン領域１２（図３）はフォーミングバ
イアスを受けた場合のダイオードとして働いて、Ｖｓｓ
ライン１６と完全に導通する。トランジスタ１３のドレ
インノード１２は、電気抵抗として機能する長いＮ＋型
通路部１７の一端に接続されており、この抵抗体の他端
は「フィールドプレートダイオード」として機能するＭ
ＯＳトランジスタ１９のドレイン１８に接続されてい
る。トランジスタ１９のソース２０は金属−シリコン接
触部２１を介してＶｓｓライン１６に接続されており、
またそのゲート２２（本実施例では多結晶シリコンから
なる）も接触部２３を介してＶｓｓライン１６と接続さ
れている。拡散抵抗としてのＮ＋型通路部１７およびフ
ィールドプレートダイオードとしてのＭＯＳトランジス
タ１９は、前記パッド１０とチップの内部回路との間の
絶縁段として機能するものである。ドレインノード１８
は、金属−シリコン接触部２４によりチップの内部回路
（たとえばアドレスバッファ回路等）に接続されてい
る。前記ＭＯＳトランジスタ１９は、そのポリシリコン
ゲート２２の下部に通常の薄膜ゲート酸化物層を有し、
一方トランジスタ１３はゲート１４の下部に厚膜フィー
ルド酸化物層を有している。 【０００７】図１、図２、図３に示す保護回路の顕著な
特徴は、トランジスタ１３のチャンネル幅Ｗと、このチ
ャンネルの端部２５からドレイン１２を金属導体１１に
結合する金属−シリコン接触部２６に至る距離Ａの設定
にあることが見出された。この距離Ａの設定が支配的で
ある所以は、トランジスタ１３のチャンネル領域で熱が
発生し、この熱が上記チャンネル端部２５からシリコン
の表面に沿って金属接触部２６に伝達され、該接触部を
形成するアルミ材を溶融させてシリコンの溶融混合（ア
ロイング）をきたすことにより、該アルミ層がシリコン
層内に入り込んで、その接合面を短絡することがあるた
めである。この場合、シリコンはシリコン酸化物に較べ
てより良好な熱伝導体であるため、熱は接合部上方の金
属部分へ垂直に伝播するよりもむしろ、シリコンチップ
の表面に沿って接触部２６に伝達されることとなる。 【０００８】上記図１、図２、図３の入力保護回路は、
パッド１０に発生する。たとえば７０００ないし８００
０ボルトの静電圧ビルドアップに耐えられるように構成
されている。静電圧はピーク電流が非常に高くしかも持
続時間の短いごく瞬時的な電流スパイクにより放電され
る。ＭＯＳデバイスの耐えうる静電圧は一般にわずか３
０００ボルト程度のものであるが、この程度の電圧は通
常の取扱い中でも摩擦等により容易に発生するので、従
来はこのような静電圧に起因する破損を防止するため
に、デバイスの端子をすべて接地するか、あるいはこれ
らを相互に短絡させておくなど、特別の予防措置を講ず
ることが必要であった。 【０００９】本発明によれば、トランジスタ１３の前記
チャンネル幅Ｗを少なくとも約５ないし６ミル（５×１
／１０００−６×１／１０００インチ）すなわち、約
０．１２７mm〜０．１５２mmに設定することにより、大
きな瞬時電流スパイスを僅小の順方向電圧降下で導通さ
せることができるようにする。また上記チャンネルの長
さはこれを約３ミクロンとするが、この数値は支配的な
ものではなく、チャンネル長は通常の場合、個々のチッ
プの設計に用いられる設計ルールに応じた標準的なトラ
ンジスタの場合と同じ程度の値としてもよい。ただし、
このチャンネル長の、チャンネル幅Ｗに対する比率の好
適な数値例は約２５以上である。一方、チャンネル端部
２５から接触部２６に至る上記距離Ａは、上記チャンネ
ル長よりも支配的である。すなわちこの距離Ａは、通常
の３ミクロン設計ルールによる場合には３ミクロン程度
でよいところを、少なくとも約６ないし７ミクロン、好
ましくは８ないし１０ミクロンにこれを設定する。そし
て、この距離Ａの、チャンネル長に対する比率の好適な
数値例は約２以上である。したがって本実施例における
該距離Ａは、通常の場合の２ないし３倍の値となる。 【００１０】すなわち本発明によれば、このように距離
Ａを設定することにより、静電放電に対する保護レベル
を従来の約３０００ボルトに対して少なくとも２倍ある
いは３倍まで向上させることが可能となるのである。他
の欠陥メカニズムの生ずるような、９０００〜１０００
０ボルトまでは、許容静電放電レベルに対して該距離Ａ
は一様に増加する関係にあり、またチャンネル幅Ｗと上
記許容静電放電レベルとの間には一次の関数関係がある
ことが確認された。 【００１１】なお、図１、図２、図３に示したデバイス
は、例えばテキサスインスツルメンツ社を譲受人とする
米国特許第４０５５４４４号に記載されているような、
一般的なＮチャンネルシリコンゲートＭＯＳの製造工程
を用いて製造することができる。 【００１２】本発明の概念は、図４、図５、図６に示す
ように、出力端子に対しても適用することが可能であ
る。この場合、出力ボンディングパッド３０は金属ライ
ン３１を介してトランジスタ３３のドレイン３２と接続
され、このトランジスタ３３のソース３４はＶｓｓライ
ン３５に接続されている。金属ライン３１の高電圧側
は、ドレイン３８がＶｄｄライン３９に接続されたトラ
ンジスタ３７のソース３６に接続されている。これら二
つのトランジスタ３３，３７のゲート４０，４１は相補
的な信号により駆動されてプシュプル出力動作を行なう
ものであり、該トランジスタ３３，３７は通常はこれを
交互櫛型結線構造とすることによって、大電流容量にお
いても均一な電流密度が得られるようにする。このよう
なトランジスタの構成の一部を図５および図６に示す。
この例ではトランジスタ３３，３７のそれぞれのチャン
ネルの実効幅Ｗは、たとえば各セグメントについて４０
０ミクロン以上とすることにより、これらのトランジス
タが、静電放電により生じる相当の電流スパイクにも耐
えられるようにすることができる。ただし、接触部４
２、４３の領域においてアルミ層が溶融するという問題
は依然として残るため、前記距離Ａは前述のように一般
に用いられる設定値よりも大きな値にこれを設定するこ
とにより、電流スパイクの持続時間中に、ゲート４０な
いし４１の下のチャンネルで発生した熱がアルミ接触部
４２，４３にまで及ばないようにする。 【００１３】以上本発明の実施例につき各種説明してき
たが、本発明による装置はこれら実施例に限定されるも
のでなく、記載の実施例に適宜各種の追加ないし変更を
加えてもよいことはいうまでもない。 【００１４】 【発明の効果】以上に述べたように、本発明による半導
体デバイスの保護回路は、シリコンチップの表面に設け
た金属入力パッド１０とトランジスタ１３，３３とから
なり、このトランジスタ１３、３３は厚膜ゲート酸化物
層と、前記金属入力パッド１０を電圧供給用の導体部１
１，３１に接続するソース−ドレイン間通路部（チャン
ネル）と、金属ゲート１４，４０と、この金属ゲートお
よび前記入力パッドに対して細長の接触領域２６，４２
により接続されたドレイン領域１２，３２とする。前記
ソース−ドレイン間通路部の幅はこれを該通路部の長さ
の少なくとも約２５倍とするとともに、前記シリコンチ
ップの表面に沿って前記ソース−ドレイン間通路部から
前記接触領域２６，４２に至る距離を前記ソース−ドレ
イン間通路部の長さの少なくとも約２倍とすることによ
り、結果として入力あるいは出力保護対象たるＭＯＳ等
の半導体デバイス１９に対して、大きな瞬時電流スパイ
クを僅小の順方向電圧降下で導通させることができるよ
うにし、静電放電に対する保護レベルを従来の約３００
０ボルトに対して少なくとも２倍あるいは３倍にまで向
上させることができるという効果がある。
導体デバイスの入出力端子用の静電放電保護装置に関す
るものである。 【０００２】 【従来の技術】ＭＯＳデバイスはすべてその入力および
出力パッドの部分に、静電放電による内部回路の破損防
止用保護回路が設けてある。この種の保護回路が耐え得
る電圧レベルは、通常約３０００ボルトであるが、ＭＯ
Ｓデバイスは、この程度の保護レベルであっても、通常
の取扱い中に破損をきたすことがある。 【０００３】 【目的】本発明は上記の問題を解決するためになされた
もので、その主たる目的はＭＯＳ集積回路の静電放電に
対する、改良された保護装置を提供することにある。本
発明の他の目的は、３０００ボルト以上の静電放電、好
ましくは８０００から１００００ボルトの静電放電まで
耐えられるようなＭＯＳデバイスの入出力保護装置を提
供することにある。 【０００４】 【発明の概要】この発明は上記目的を達成するためにな
されたものであり、その構成は次の通りである。即ち、
第１の導電タイプの基板に形成された第２の導電タイプ
の第１ドープ領域と、基板に形成された第２の導電タイ
プの第２ドープ領域と、この第２ドープ領域は基準電位
に接続されるとともに第１ドープ領域から離れていて両
者の間に電流通路が形成される、この電流通路は第１と
第２のドープ領域の間隔で規定されるその長さよりも実
質的に大きい幅（Ｗ）を持つ、基板表面上の第１の絶縁
層の上に形成された導電性接触パッドと、該パッドは接
触部において第１ドープ領域と導電的に接続され、該接
触部は、その幅を規定する電流通路の実質的な部分にお
いて、電流通路に平行に延ばされ、接触部は前記電流通
路から該電流通路の前記長さの少なくとも２倍以上離さ
れる。 【０００５】 【実施例】以下、図面に示す実施例につき本発明を詳細
に説明する。 【０００６】図１ないし図３に示すように、ＭＯＳデバ
イスの入力回路には金属ボンディングパッド１０が設け
てあり、この金属ボンディングパッド１０は金属導体１
１によりトランジスタ１３のドレイン１２に接続されて
いる。このトランジスタ１３のゲート１４はそのドレイ
ン１２と短絡され、またソース１５はＶｓｓライン１６
に接続されている。上記パッド１０の電位がＶｓｓに対
して正のレベルとなって、このレベルが、Ｖｓｓレベル
に対して＋２０または＋２５ボルト程度の酸化厚膜層ス
レッショルドレベルを越える値になると、トランジスタ
１３は２次ブレークダウンを起こして低インピーダンス
状態となり、Ｖｓｓライン１６と完全に導通する。一
方、パッド１０の電位がＶｓｓに対して負のレベルにな
ると、Ｎ＋ドレイン領域１２（図３）はフォーミングバ
イアスを受けた場合のダイオードとして働いて、Ｖｓｓ
ライン１６と完全に導通する。トランジスタ１３のドレ
インノード１２は、電気抵抗として機能する長いＮ＋型
通路部１７の一端に接続されており、この抵抗体の他端
は「フィールドプレートダイオード」として機能するＭ
ＯＳトランジスタ１９のドレイン１８に接続されてい
る。トランジスタ１９のソース２０は金属−シリコン接
触部２１を介してＶｓｓライン１６に接続されており、
またそのゲート２２（本実施例では多結晶シリコンから
なる）も接触部２３を介してＶｓｓライン１６と接続さ
れている。拡散抵抗としてのＮ＋型通路部１７およびフ
ィールドプレートダイオードとしてのＭＯＳトランジス
タ１９は、前記パッド１０とチップの内部回路との間の
絶縁段として機能するものである。ドレインノード１８
は、金属−シリコン接触部２４によりチップの内部回路
（たとえばアドレスバッファ回路等）に接続されてい
る。前記ＭＯＳトランジスタ１９は、そのポリシリコン
ゲート２２の下部に通常の薄膜ゲート酸化物層を有し、
一方トランジスタ１３はゲート１４の下部に厚膜フィー
ルド酸化物層を有している。 【０００７】図１、図２、図３に示す保護回路の顕著な
特徴は、トランジスタ１３のチャンネル幅Ｗと、このチ
ャンネルの端部２５からドレイン１２を金属導体１１に
結合する金属−シリコン接触部２６に至る距離Ａの設定
にあることが見出された。この距離Ａの設定が支配的で
ある所以は、トランジスタ１３のチャンネル領域で熱が
発生し、この熱が上記チャンネル端部２５からシリコン
の表面に沿って金属接触部２６に伝達され、該接触部を
形成するアルミ材を溶融させてシリコンの溶融混合（ア
ロイング）をきたすことにより、該アルミ層がシリコン
層内に入り込んで、その接合面を短絡することがあるた
めである。この場合、シリコンはシリコン酸化物に較べ
てより良好な熱伝導体であるため、熱は接合部上方の金
属部分へ垂直に伝播するよりもむしろ、シリコンチップ
の表面に沿って接触部２６に伝達されることとなる。 【０００８】上記図１、図２、図３の入力保護回路は、
パッド１０に発生する。たとえば７０００ないし８００
０ボルトの静電圧ビルドアップに耐えられるように構成
されている。静電圧はピーク電流が非常に高くしかも持
続時間の短いごく瞬時的な電流スパイクにより放電され
る。ＭＯＳデバイスの耐えうる静電圧は一般にわずか３
０００ボルト程度のものであるが、この程度の電圧は通
常の取扱い中でも摩擦等により容易に発生するので、従
来はこのような静電圧に起因する破損を防止するため
に、デバイスの端子をすべて接地するか、あるいはこれ
らを相互に短絡させておくなど、特別の予防措置を講ず
ることが必要であった。 【０００９】本発明によれば、トランジスタ１３の前記
チャンネル幅Ｗを少なくとも約５ないし６ミル（５×１
／１０００−６×１／１０００インチ）すなわち、約
０．１２７mm〜０．１５２mmに設定することにより、大
きな瞬時電流スパイスを僅小の順方向電圧降下で導通さ
せることができるようにする。また上記チャンネルの長
さはこれを約３ミクロンとするが、この数値は支配的な
ものではなく、チャンネル長は通常の場合、個々のチッ
プの設計に用いられる設計ルールに応じた標準的なトラ
ンジスタの場合と同じ程度の値としてもよい。ただし、
このチャンネル長の、チャンネル幅Ｗに対する比率の好
適な数値例は約２５以上である。一方、チャンネル端部
２５から接触部２６に至る上記距離Ａは、上記チャンネ
ル長よりも支配的である。すなわちこの距離Ａは、通常
の３ミクロン設計ルールによる場合には３ミクロン程度
でよいところを、少なくとも約６ないし７ミクロン、好
ましくは８ないし１０ミクロンにこれを設定する。そし
て、この距離Ａの、チャンネル長に対する比率の好適な
数値例は約２以上である。したがって本実施例における
該距離Ａは、通常の場合の２ないし３倍の値となる。 【００１０】すなわち本発明によれば、このように距離
Ａを設定することにより、静電放電に対する保護レベル
を従来の約３０００ボルトに対して少なくとも２倍ある
いは３倍まで向上させることが可能となるのである。他
の欠陥メカニズムの生ずるような、９０００〜１０００
０ボルトまでは、許容静電放電レベルに対して該距離Ａ
は一様に増加する関係にあり、またチャンネル幅Ｗと上
記許容静電放電レベルとの間には一次の関数関係がある
ことが確認された。 【００１１】なお、図１、図２、図３に示したデバイス
は、例えばテキサスインスツルメンツ社を譲受人とする
米国特許第４０５５４４４号に記載されているような、
一般的なＮチャンネルシリコンゲートＭＯＳの製造工程
を用いて製造することができる。 【００１２】本発明の概念は、図４、図５、図６に示す
ように、出力端子に対しても適用することが可能であ
る。この場合、出力ボンディングパッド３０は金属ライ
ン３１を介してトランジスタ３３のドレイン３２と接続
され、このトランジスタ３３のソース３４はＶｓｓライ
ン３５に接続されている。金属ライン３１の高電圧側
は、ドレイン３８がＶｄｄライン３９に接続されたトラ
ンジスタ３７のソース３６に接続されている。これら二
つのトランジスタ３３，３７のゲート４０，４１は相補
的な信号により駆動されてプシュプル出力動作を行なう
ものであり、該トランジスタ３３，３７は通常はこれを
交互櫛型結線構造とすることによって、大電流容量にお
いても均一な電流密度が得られるようにする。このよう
なトランジスタの構成の一部を図５および図６に示す。
この例ではトランジスタ３３，３７のそれぞれのチャン
ネルの実効幅Ｗは、たとえば各セグメントについて４０
０ミクロン以上とすることにより、これらのトランジス
タが、静電放電により生じる相当の電流スパイクにも耐
えられるようにすることができる。ただし、接触部４
２、４３の領域においてアルミ層が溶融するという問題
は依然として残るため、前記距離Ａは前述のように一般
に用いられる設定値よりも大きな値にこれを設定するこ
とにより、電流スパイクの持続時間中に、ゲート４０な
いし４１の下のチャンネルで発生した熱がアルミ接触部
４２，４３にまで及ばないようにする。 【００１３】以上本発明の実施例につき各種説明してき
たが、本発明による装置はこれら実施例に限定されるも
のでなく、記載の実施例に適宜各種の追加ないし変更を
加えてもよいことはいうまでもない。 【００１４】 【発明の効果】以上に述べたように、本発明による半導
体デバイスの保護回路は、シリコンチップの表面に設け
た金属入力パッド１０とトランジスタ１３，３３とから
なり、このトランジスタ１３、３３は厚膜ゲート酸化物
層と、前記金属入力パッド１０を電圧供給用の導体部１
１，３１に接続するソース−ドレイン間通路部（チャン
ネル）と、金属ゲート１４，４０と、この金属ゲートお
よび前記入力パッドに対して細長の接触領域２６，４２
により接続されたドレイン領域１２，３２とする。前記
ソース−ドレイン間通路部の幅はこれを該通路部の長さ
の少なくとも約２５倍とするとともに、前記シリコンチ
ップの表面に沿って前記ソース−ドレイン間通路部から
前記接触領域２６，４２に至る距離を前記ソース−ドレ
イン間通路部の長さの少なくとも約２倍とすることによ
り、結果として入力あるいは出力保護対象たるＭＯＳ等
の半導体デバイス１９に対して、大きな瞬時電流スパイ
クを僅小の順方向電圧降下で導通させることができるよ
うにし、静電放電に対する保護レベルを従来の約３００
０ボルトに対して少なくとも２倍あるいは３倍にまで向
上させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明による保護回路の一実施例たる入力保護
回路を示す概略図。 【図２】図１の保護回路を有する半導体チップの一部を
拡大して示す平面図。 【図３】図２の３−３線に沿う断面図。 【図４】本発明を出力保護回路に適用した場合の実施例
を示す概略図。 【図５】図４の保護回路を有する半導体チップの一部を
拡大して示す平面図。 【図６】図５の６−６線に沿う断面図。 【符号の説明】 １０ 入力パッド １１，１６，３１，３５ 金属導体部 １２，１８，３２，３８ ドレイン １３，１９，３３，３７ トランジスタ １４，２２，４０，４１ ゲート １５，２０，３４，３６ ソース ２１，２３，２６，４２，４３ 接触部 ３０ 出力パッド
回路を示す概略図。 【図２】図１の保護回路を有する半導体チップの一部を
拡大して示す平面図。 【図３】図２の３−３線に沿う断面図。 【図４】本発明を出力保護回路に適用した場合の実施例
を示す概略図。 【図５】図４の保護回路を有する半導体チップの一部を
拡大して示す平面図。 【図６】図５の６−６線に沿う断面図。 【符号の説明】 １０ 入力パッド １１，１６，３１，３５ 金属導体部 １２，１８，３２，３８ ドレイン １３，１９，３３，３７ トランジスタ １４，２２，４０，４１ ゲート １５，２０，３４，３６ ソース ２１，２３，２６，４２，４３ 接触部 ３０ 出力パッド
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フロントページの続き
(56)参考文献 特開 昭56−100441（ＪＰ，Ａ)
特開 昭55−65469（ＪＰ，Ａ)
特開 昭57−211272（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．半導体デバイス用保護装置を含む半導体デバイスで
あって、前記半導体デバイス用保護装置が、 （ａ）第１の導電タイプの基板に形成された第２の導電
タイプのソースまたはドレイン領域を規定する第１ドー
プ領域と、 （ｂ）前記基板に形成された前記第２の導電タイプの領
域であって、基準電位に接続されるドレインまたはソー
ス領域を規定する第２ドープ領域と、 （ｃ）前記第１ドープ領域と前記第２ドープ領域とのソ
ースードレイン領域間にあって、前記第１および第２ド
ープ領域間を流れる電流の通路となり、前記第１ドープ
領域と前記第２ドープ領域との間隔で規定される長さ
と、該長さとほぼ垂直方向の幅とを持つ、電流通路と、 （ｄ）前記第１ドープ領域と接触し、前記幅を規定する
前記電流通路の実質的な部分において前記電流通路の幅
方向に平行に配され、前記電流通路から前記電流通路の
前記長さの少なくとも２倍離され、前記第１ドープ領域
と金属ボンディングパッド間に実質的な抵抗値をもつ抵
抗器を介在させずに電気的な結合を提供する接触部と、 を備えたことを特徴とする半導体デバイス。 ２．前記接触部は、金属−シリコン接触部であることを
特徴とする請求項１に記載の半導体デバイス。 ３．前記金属−シリコン接触部は、アルミニウム−シリ
コン接触部であることを特徴とする請求項２に記載の半
導体デバイス。 ４．前記接触部が、前記電流通路の幅方向に平行な複数
の離間された金属−シリコン接触領域を含むことを特徴
とする請求項１乃至３いずれかに記載の半導体デバイ
ス。 ５．前記第１の導電タイプはＰ型であり、前記第２の導
電タイプはＮ型であることを特徴とする請求項１乃至４
いずれかに記載の半導体デバイス。 ６．前記第１ドープ領域は半導体デバイスの内部回路と
拡散層を介して電気的に結合されることを特徴とする請
求項１乃至５いずれかに記載の半導体デバイス。 ７．前記電流通路の幅が、前記電流通路の長さの少なく
とも２５倍であることを特徴とする請求項１乃至６いず
れかに記載の半導体デバイス。 ８．半導体デバイス用保護装置を含む半導体デバイスで
あって、前記半導体デバイス用保護装置が、 （ａ）第１の導電タイプの基板に形成された第２の導電
タイプのソースまたはドレイン領域を規定する第１ドー
プ領域と、 （ｂ）前記基板に形成された前記第２の導電タイプの領
域であって、基準電位に接続されるドレインまたはソー
ス領域を規定する第２ドープ領域と、 （ｃ）前記第１ドープ領域と前記第２ドープ領域とのソ
ースードレイン領域間にあって、前記第１および第２ド
ープ領域間を流れる電流の通路となり、前記第１ドープ
領域と前記第２ドープ領域との間隔で規定される長さ
と、該長さとほぼ垂直方向の幅とを持つ、電流通路と、（ｄ） 前記第１ドープ領域と接触し、前記幅を規定する
前記電流通路の実質的な部分において前記電流通路の幅
方向に平行に離間して配された複数の接触領域を含み、
前記電流通路から前記電流通路の前記長さの少なくとも
２倍離され、前記第１ドープ領域と金属ボンディングパ
ッド間に実質的な抵抗値をもつ抵抗器を介在させずに電
気的な結合を提供する、第１の接触部と、（ｅ） 前記第２ドープ領域と接触し、前記幅を規定する
前記電流通路の実質的な部分において前記電流通路の幅
方向に平行に離間して配された複数の接触領域を含み、
前記第２ドープ領域と前記基準電位間の電気的な結合を
提供する、前記第２の接触部と、 を備えたことを特徴とする半導体デバイス。 ９．前記電流通路はセグメント化され、前記第１ドープ
領域と前記第２ドープ領域が交互櫛形結線構造とされて
いることを特徴とする請求項８に記載の半導体デバイ
ス。 １０．シリコンチップ上の半導体デバイスであって、 （ａ）複数のトランジスタであって、該複数のトランジ
スタがそれぞれ、ソース領域，ドレイン領域，および該
ソース領域と該ドレイン領域との間にあるソース−ドレ
イン間通路となる領域を含み、前記ドレイン領域が前記
ソース−ドレイン間通路となる領域から設計距離だけ離
れた金属−シリコン接触部を有する、前記複数のトラン
ジスタと、 （ｂ）前記シリコンチップの上方にある金属ボンディン
グパッドと、 （ｃ）前記シリコンチップの表面に形成された出力トラ
ンジスタであって、該出力トランジスタが、前記金属ボ
ンディングパッドを電圧供給導体に結合するソース−ド
レイン間通路，前記電圧供給導体に結合されたソース領
域，および前記ソース−ドレイン間通路の幅の実質的な
部分において該幅に平行に配された金属−シリコン接触
部で前記金属ボンディングパッドと結合されたドレイン
領域を含み、前記平行に配された金属−シリコン接触部
が前記ドレイン領域とのすべての接触を含み、前記ソー
ス−ドレイン間通路の幅が前記ソース−ドレイン間通路
の長さよりも数倍も大きく、該ソース−ドレイン間通路
と前記平行に配された金属−シリコン接触部との間の前
記表面に沿った最小間隔が前記設計距離よりも実質的に
大きく、該最小間隔が前記ソース−ドレイン間通路の長
さの少なくとも２倍である、半導体デバイス保護機能を
有する前記出力トランジスタと、 を備えたことを特徴とする半導体デバイス。 １１．前記平行に配された金属−シリコン接触部が、複
数の金属−シリコン接触部と、該複数の金属−シリコン
接触部の間の領域とを含むことを特徴とする請求項１０
に記載の半導体デバイス。 １２．前記ソース−ドレイン間通路がセグメント化され
ており、前記ソース領域および前記ドレイン領域が交互
櫛型構造とされていることを特徴とする請求項１０また
は１１に記載の半導体デバイス。 １３．前記設計距離よりも実質的に大きい量が少なくと
も２倍であることを特徴とする請求項１０乃至１２いず
れかに記載の半導体デバイス。 １４．前記数倍が少なくとも２５倍であることを特徴と
する請求項１０乃至１３いずれかに記載の半導体デバイ
ス。 １５．シリコンチップ上の半導体デバイスであって、 （ａ）複数のトランジスタであって、該複数のトランジ
スタがそれぞれ、ソース領域，ドレイン領域，および該
ソース領域と該ドレイン領域との間にあるソース−ドレ
イン間通路となる領域を含み、前記ドレイン領域が、前
記ソース−ドレイン間通路となる領域から設計距離だけ
離れた第１の金属−シリコン接触部を有する、前記複数
のトランジスタと、 （ｂ）前記シリコンチップの上方にある金属ボンディン
グパッドと、 （ｃ）前記半導体デバイス用の出力トランジスタであっ
て、該出力トランジスタは、半導体デバイス保護機能を
有し、 １）前記シリコンチップ内の第１のＮ型拡散領域と、 ２）前記シリコンチップ内の第２のＮ型拡散領域であっ
て、前記第１のＮ型拡散領域から離れた前記第２のＮ型
拡散領域と、 ３）前記シリコンチップ内の前記第１のＮ型拡散領域と
前記第２のＮ型拡散領域との間に形成された、該第１の
Ｎ型拡散領域を該第２のＮ型拡散領域に結合するＰ型領
域からなるソース−ドレイン間通路であって、長さより
も幅が数倍大きい前記ソース−ドレイン間通路と、 ４）前記シリコンチップの表面にあって、前記金属ボン
ディングパッドを前記第１のＮ型拡散領域に結合するす
べての接触部を含む第２の金属−シリコン接触部であっ
て、 ５）少なくとも前記ソース−ドレイン間通路の幅の実質
的な部分において該幅に平行に前記シリコンチップの表
面に沿って配され、前記設計距離よりも実質的に大きい
量だけかつ前記ソース−ドレイン間通路の長さの少なく
とも２倍ほど前記ソース−ドレイン間通路から最小限離
れている前記第２の金属−シリコン接触部と、 ６）前記シリコンチップの電圧供給端子に結合された、
該電圧供給端子を前記第２のＮ型拡散領域に結合する第
３の金属−シリコン接触部であって、前記ソース−ドレ
イン間通路の幅の少なくとも実質的な部分において該幅
に平行に前記シリコンチップの表面に沿って配される前
記第３の金属−シリコン接触部と、 を備えたことを特徴とする半導体デバイス。 １６．前記第１乃至第３の金属−シリコン接触部がそれ
ぞれ、複数の金属−シリコン接触部と該複数の金属−シ
リコン接触部の間の領域とを含むことを特徴とする請求
項１５に記載の半導体デバイス。 １７．前記ソース−ドレイン間通路がセグメント化され
ており、前記第１および第２のＮ型拡散領域が交互櫛型
構造とされたドレイン領域およびソース領域であること
を特徴とする請求項１５または１６に記載の半導体デバ
イス。 １８．前記設計距離よりも実質的に大きい量が少なくと
も２倍であることを特徴とする請求項１５乃至１７いず
れかに記載の半導体デバイス。 １９．前記数倍が少なくとも２５倍であることを特徴と
する請求項１５乃至１８いずれかに記載の半導体デバイ
ス。 ２０．シリコンチップ上の半導体デバイスであって、 （ａ）複数のトランジスタであって、該複数のトランジ
スタがそれぞれ、ソース領域，ドレイン領域，および該
ソース領域と該ドレイン領域との間にあるソース−ドレ
イン間通路となる領域を含み、前記ドレイン領域が、前
記ソース−ドレイン間通路となる領域から設計距離だけ
離れた第１の金属−シリコン接触部を有する、前記複数
のトランジスタと、 （ｂ）前記シリコンチップの上方にある金属ボンディン
グパッドと、 （ｃ）前記半導体デバイス用の出力トランジスタであっ
て、該出力トランジスタは、半導体デバイス保護機能を
有し、 １）前記シリコンチップ内の第１の拡散領域と、 ２）前記シリコンチップ内の第２の拡散領域であって、
前記第１の拡散領域から離れた前記第２の拡散領域と、 ３）ポリシリコンゲートで覆われた、前記シリコンチッ
プ内の前記第１の拡散領域と前記第２の拡散領域との間
に形成された、該第１の拡散領域を該第２の拡散領域に
結合するＰ型領域からなるソース−ドレイン間通路であ
って、長さよりも幅が少なくとも２５倍大きい前記ソー
ス−ドレイン間通路と、 ４）前記シリコンチップの表面にあって、前記金属ボン
ディングパッドを前記第１の拡散領域に結合するすべて
の接触部を含む第２の金属−シリコン接触部であって、 ５）少なくとも前記ソース−ドレイン間通路の幅の実質
的な部分において該幅に平行に前記シリコンチップの表
面に沿って配され、前記設計距離よりも実質的に大きい
量だけおよび前記ソース−ドレイン間通路の長さの少な
くとも２倍ほど前記ソース−ドレイン間通路から最小限
離れている前記第２の金属−シリコン接触部と、 ６）前記シリコンチップの電圧供給端子に結合された、
該電圧供給端子を前記第２の拡散領域に結合する第３の
金属−シリコン接触部であって、前記ソース−ドレイン
間通路の幅の少なくとも実質的な部分において該幅に平
行に前記シリコンチップの表面に沿って配される前記第
３の金属−シリコン接触部と、 を備えたことを特徴とする半導体デバイス。 ２１．前記ソース−ドレイン間通路が、前記金属ボンデ
ィングパッドに与えられる電圧により、前記出力トラン
ジスタがブレークダウンすることにより形成されること
を特徴とする請求項２０に記載の半導体デバイス。 ２２．前記第１乃至第３の金属−シリコン接触部がそれ
ぞれ、複数の金属−シリコン接触部と該複数の金属−シ
リコン接触部の間の領域とを含むことを特徴とする請求
項２０または２１に記載の半導体デバイス。 ２３．前記ソース−ドレイン間通路がセグメント化され
ており、前記第１および第２の拡散領域が交互櫛型構造
とされたドレイン領域およびソース領域であることを特
徴とする請求項２０乃至２２いずれかに記載の半導体デ
バイス。 ２４．前記設計距離よりも実質的に大きい量が少なくと
も２倍であることを特徴とする請求項２０乃至２３いず
れかに記載の半導体デバイス。
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Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8248203A Expired - Lifetime JP2810874B2 (ja) | 1984-06-06 | 1996-09-19 | 半導体デバイス |
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