JPH065749B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH065749B2 JPH065749B2 JP61118760A JP11876086A JPH065749B2 JP H065749 B2 JPH065749 B2 JP H065749B2 JP 61118760 A JP61118760 A JP 61118760A JP 11876086 A JP11876086 A JP 11876086A JP H065749 B2 JPH065749 B2 JP H065749B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力端子に加えられる静電気などの外部サー
ジから装置を保護するための入力保護回路を備えた半導
体装置に関する。
ジから装置を保護するための入力保護回路を備えた半導
体装置に関する。
第２図は、従来のＭＯＳ型半導体装置の一例の入力保護
回路(a)，マスターパターン(b)を示す。第２図におい
て、入力保護回路(a)は多結晶シリコン又は、拡散層か
ら成る抵抗ＲとＭＯＳトランジスタＴＲ１から成るもの
で、節点Ａに存在する寄生容量Ｃstと抵抗Ｒで決まる時
定数τ＝Ｃst・Ｒにより、入力端子ＩＮからの外部サー
ジのピーク電圧を下げると共に、ＭＯＳトランジスタＴ
Ｒ１のパンチスルーを利用してサージの電荷を逃がし、
節点Ａにおける電圧を低下させることになり、入力トラ
ンジスタＴＲ０のゲート基板などにかかる電界強度を小
さくして酸化膜の破壊などを防止するものである。
回路(a)，マスターパターン(b)を示す。第２図におい
て、入力保護回路(a)は多結晶シリコン又は、拡散層か
ら成る抵抗ＲとＭＯＳトランジスタＴＲ１から成るもの
で、節点Ａに存在する寄生容量Ｃstと抵抗Ｒで決まる時
定数τ＝Ｃst・Ｒにより、入力端子ＩＮからの外部サー
ジのピーク電圧を下げると共に、ＭＯＳトランジスタＴ
Ｒ１のパンチスルーを利用してサージの電荷を逃がし、
節点Ａにおける電圧を低下させることになり、入力トラ
ンジスタＴＲ０のゲート基板などにかかる電界強度を小
さくして酸化膜の破壊などを防止するものである。
尚、抵抗Ｒを拡散層で形成した場合、抵抗ＲのＮ＋型不
純物領域と、Ｐ型基板で必然的に形成されるＮ+Ｐダイ
オードによって、入力端子ＩＮからの外部サージをＮ+
Ｐダイオードの逆方向特性により基板へブレイクダウン
させて、抵抗Ｒにかかる入力サージを緩和する効果を持
つ。
純物領域と、Ｐ型基板で必然的に形成されるＮ+Ｐダイ
オードによって、入力端子ＩＮからの外部サージをＮ+
Ｐダイオードの逆方向特性により基板へブレイクダウン
させて、抵抗Ｒにかかる入力サージを緩和する効果を持
つ。
上述した従来の入力保護回路は、実際にはマスクレイア
ウトに大きく依存し、マスクレイアウト上の制約となる
ことが多いという問題点がある。たとえば、第２図(b)
において、入力端子５ａに外部サージが印加されると、
拡散層抵抗とＭＯＳトランジスタＴＲ１に伝達される
以前に、まず入力端子５ａと拡散層１ａに接続するコン
タクト３ａにサージがかかり、コンタクト３ａ付近の拡
散層１ａの接合がブレイクダウンしてしまう。この時、
コンタクト３ａ近傍に他の基準電位の拡散層１ｂの領域
が存在すると拡散層１ａ−基板（Ｐ型）−拡散層１ｂで
形成される。Ｎ+ＰＮ+バイポーラ異常電流が拡散層１ｂ
に集中し、その接合部が瞬時的に高温になり、接合部の
破壊や上部アルミ５ｄの溶融、短絡を引き起こす。ま
た、この場合、コンタクト３ｄが１つしかない小さな拡
散層の場合には、さらに問題が顕著となる。
ウトに大きく依存し、マスクレイアウト上の制約となる
ことが多いという問題点がある。たとえば、第２図(b)
において、入力端子５ａに外部サージが印加されると、
拡散層抵抗とＭＯＳトランジスタＴＲ１に伝達される
以前に、まず入力端子５ａと拡散層１ａに接続するコン
タクト３ａにサージがかかり、コンタクト３ａ付近の拡
散層１ａの接合がブレイクダウンしてしまう。この時、
コンタクト３ａ近傍に他の基準電位の拡散層１ｂの領域
が存在すると拡散層１ａ−基板（Ｐ型）−拡散層１ｂで
形成される。Ｎ+ＰＮ+バイポーラ異常電流が拡散層１ｂ
に集中し、その接合部が瞬時的に高温になり、接合部の
破壊や上部アルミ５ｄの溶融、短絡を引き起こす。ま
た、この場合、コンタクト３ｄが１つしかない小さな拡
散層の場合には、さらに問題が顕著となる。
このように、従来の入力保護装置では、他の入力端子に
付属している入力保護装置、内部回路などの拡散層との
位置関係に注意を要し、マスクレイアウト上の制約事項
となっている。
付属している入力保護装置、内部回路などの拡散層との
位置関係に注意を要し、マスクレイアウト上の制約事項
となっている。
本発明は目的は、レイアウトの自由度が高く、保護機能
の高い半導体入力保護装置を提供することである。
の高い半導体入力保護装置を提供することである。
本発明は−導電型の半導体基板と逆導電型の不純物拡散
層で形成された低抗体を有する半導体入力保護装置にお
いて前記半導体基板上に近接して平行に延在する前記逆
導電型の不純物拡散層のいずれか一方が接地端子あるい
は、電源端子に接続されており、且つ他の一方が内部回
路への外部入力端子に接続されており、前記平行に延在
する２つの不純物拡散層領域間を分離する領域上には、
導電性電極層が存在しておらず前記抵抗体が分割された
前記入力端子と前記不純物拡散層との接続部の間より延
在して設けられており、この前記低抗体を通じて内部回
路に入力信号を伝達し得る事を特徴とする。
層で形成された低抗体を有する半導体入力保護装置にお
いて前記半導体基板上に近接して平行に延在する前記逆
導電型の不純物拡散層のいずれか一方が接地端子あるい
は、電源端子に接続されており、且つ他の一方が内部回
路への外部入力端子に接続されており、前記平行に延在
する２つの不純物拡散層領域間を分離する領域上には、
導電性電極層が存在しておらず前記抵抗体が分割された
前記入力端子と前記不純物拡散層との接続部の間より延
在して設けられており、この前記低抗体を通じて内部回
路に入力信号を伝達し得る事を特徴とする。
次に、本発明について図面を参照して説明する。
第１図(a)は、本発明の半導体入力保護装置の一実施例
を示す平面図で、第１図(b)は、第１図(a)のＸ−Ｙ線断
面図を示す。
を示す平面図で、第１図(b)は、第１図(a)のＸ−Ｙ線断
面図を示す。
本実施例においては、ボンディングパッドあるいは入力
端子５ａ，ボンディング用スルーホール６は従来例と同
様であるが、ボンディングパッド５ａはコンタクト開孔
部４ａを介して不純物（例えばリン）を含んだ低抵抗多
結晶シリコン層２ａに接続され、さらに、他のコンタク
ト開孔部３ａを介して基板１１の上に形成された不純物
（例えばヒ素）拡散層１ａに接続されている。全く同様
に不純物拡散層１ａと隣接する不純物拡散層１ｂと接地
電位あるいは、電源電位の金属（アルミニウム）配線５
ｂとの接続もコンタクト開孔部３ｂ、不純物（例えばリ
ン）を含んだ多結晶シリコン層２ｂ，コンタクト開孔部
４ｂを介して形成されている。
端子５ａ，ボンディング用スルーホール６は従来例と同
様であるが、ボンディングパッド５ａはコンタクト開孔
部４ａを介して不純物（例えばリン）を含んだ低抵抗多
結晶シリコン層２ａに接続され、さらに、他のコンタク
ト開孔部３ａを介して基板１１の上に形成された不純物
（例えばヒ素）拡散層１ａに接続されている。全く同様
に不純物拡散層１ａと隣接する不純物拡散層１ｂと接地
電位あるいは、電源電位の金属（アルミニウム）配線５
ｂとの接続もコンタクト開孔部３ｂ、不純物（例えばリ
ン）を含んだ多結晶シリコン層２ｂ，コンタクト開孔部
４ｂを介して形成されている。
また、この半導体装置はパッドスルーホール６の領域を
除いて厚い酸化膜１５が被着されている。
除いて厚い酸化膜１５が被着されている。
不純物拡散層１ａと１ｂは、間隔４μｍ長さ１００μｍ
にわたって隣接している。さらに、この隣接した領域１
ａ，１ｂに常に一様な電界が加わるようにコンタクト開
孔部３ａ，４ａ，３ｂ，４ｂの形状やボンディングパッ
ド５ａおよび金属配線層５ｂの端も前記隣接領域１ａ，
１ｂと平行に配置されている。
にわたって隣接している。さらに、この隣接した領域１
ａ，１ｂに常に一様な電界が加わるようにコンタクト開
孔部３ａ，４ａ，３ｂ，４ｂの形状やボンディングパッ
ド５ａおよび金属配線層５ｂの端も前記隣接領域１ａ，
１ｂと平行に配置されている。
本入力保護装置は、ボンディングパッド５ａに異常電圧
が印加されるとこれに接続された不純物拡散層１ａと、
接地電位あるいは電源電位に保たれた不純物拡散層１ｂ
が、上述の通り極めて狭い間隔で隣接しているため異常
電圧による不純物拡散１ａの空乏層が、接地電位あるい
は電源電位に接続された不純物拡散層１ｂに達し、パン
チスルーを起こし、短絡する。
が印加されるとこれに接続された不純物拡散層１ａと、
接地電位あるいは電源電位に保たれた不純物拡散層１ｂ
が、上述の通り極めて狭い間隔で隣接しているため異常
電圧による不純物拡散１ａの空乏層が、接地電位あるい
は電源電位に接続された不純物拡散層１ｂに達し、パン
チスルーを起こし、短絡する。
この時、ボンディングパッド５ａに接続された不純物拡
散層１ａで形成された抵抗が不純拡散層１ａとボンデ
ィングパッド５ａとの間に配置することによって、印加
された異常電圧のパンチスルーによる電流パスは不純拡
散層１ｂの方向に流れ、抵抗が、異常電圧のパンチス
ルーによる電流パスと逆方向に位置しているため抵抗
方向へのピーク電圧が下がり保護機能を果す。即ち、本
発明では、ボンディングパッド５ａに接続された拡散層
１ａのＰＮ接合そのものを用いてパンチスルーをおこさ
せ、電源への電流経路を形成しているので、ブレークダ
ウン電流を確実に電源へ吸収することができる。
散層１ａで形成された抵抗が不純拡散層１ａとボンデ
ィングパッド５ａとの間に配置することによって、印加
された異常電圧のパンチスルーによる電流パスは不純拡
散層１ｂの方向に流れ、抵抗が、異常電圧のパンチス
ルーによる電流パスと逆方向に位置しているため抵抗
方向へのピーク電圧が下がり保護機能を果す。即ち、本
発明では、ボンディングパッド５ａに接続された拡散層
１ａのＰＮ接合そのものを用いてパンチスルーをおこさ
せ、電源への電流経路を形成しているので、ブレークダ
ウン電流を確実に電源へ吸収することができる。
また、本実施例では多結晶シリコン層２ａ，２ｂを１０
μｍ程度とわずかに挿入することによりボンディングパ
ット５ａと金属配線層５ｂを不純物拡散層１ａ，１ｂか
ら垂直方向（厚さ方向）かつ水平方向にはなす工夫がな
されている。これは、異常電圧が印加された際に、電流
により瞬時的に発熱し、金属（アルミニウム）が溶融
し、短絡する現象を避けるためである。本実施例の場
合、多結晶シリコン層２ａ，２ｂの下部分にもフィール
ドの厚い酸化膜１２と重ならない領域には、不純物拡散
領域を形成しておく必要があるため、例えば多結晶シリ
コン２ａ，２ｂを形成する以前に不純物を導入しておく
とよい。
μｍ程度とわずかに挿入することによりボンディングパ
ット５ａと金属配線層５ｂを不純物拡散層１ａ，１ｂか
ら垂直方向（厚さ方向）かつ水平方向にはなす工夫がな
されている。これは、異常電圧が印加された際に、電流
により瞬時的に発熱し、金属（アルミニウム）が溶融
し、短絡する現象を避けるためである。本実施例の場
合、多結晶シリコン層２ａ，２ｂの下部分にもフィール
ドの厚い酸化膜１２と重ならない領域には、不純物拡散
領域を形成しておく必要があるため、例えば多結晶シリ
コン２ａ，２ｂを形成する以前に不純物を導入しておく
とよい。
以上説明したように本発明は、一導電型の半導体基板上
に隣接して延在する他導電型の２つの不純物拡散層領域
間の分離領域には、導電性電極層を含まぬことにより、
異常電圧が印加され、ブレイクダウンした際電流が集中
することを緩和でき、また、ブレイクダウンする接合の
近傍に基準電位の不純物拡散層を配置しているため、他
の入力バッドに付属している入力保護装置、内部回路な
どの不純物拡散層との位置関係に関する考慮なしに入力
保護装置のレイアウトを自由に行なうことができる。
に隣接して延在する他導電型の２つの不純物拡散層領域
間の分離領域には、導電性電極層を含まぬことにより、
異常電圧が印加され、ブレイクダウンした際電流が集中
することを緩和でき、また、ブレイクダウンする接合の
近傍に基準電位の不純物拡散層を配置しているため、他
の入力バッドに付属している入力保護装置、内部回路な
どの不純物拡散層との位置関係に関する考慮なしに入力
保護装置のレイアウトを自由に行なうことができる。
たとえば、入力パッドの間隔を小さくできたり、また
は、内部回路特に、メモリーセルアレイ部やデコーダー
アレイ部など小さなコンタクトを多用した領域の近くに
パッドと入力保護装置を配置できるなど、半導体装置の
高集積化に寄与する。
は、内部回路特に、メモリーセルアレイ部やデコーダー
アレイ部など小さなコンタクトを多用した領域の近くに
パッドと入力保護装置を配置できるなど、半導体装置の
高集積化に寄与する。
第１図(a)は、本発明の半導体入力保護装置の一実施例
の平面図、第１図(b)は、第１図(a)のＸ−Ｙ断面図を示
す。 第２図(a)は、従来例の半導体入力保護等価回路図、第
２図(b)は、第２図(a)の一実施例のマスクパターン図を
示す。 １ａ，１ｂ……不純物拡散層、２ａ，２ｂ……多結晶シ
リコン層、３ａ，３ｂ，３ｃ……多結晶シリコン層と不
純物拡散層とを接続するコンタクト、４ａ，４ｂ……多
結晶シリコン層と金属配線層とを接続するコンタクト、
５ａ……入力パッド、５ｂ，５ｃ……接地電位および電
源電位を有する金属配線層、６……パッドスルーホー
ル、１１……半導体基板、１２……フィールド酸化膜、
１３……ゲート酸化膜、１４……層間絶縁膜、１５……
カバー絶縁膜、ＩＮ……入力端子、……抵抗体、Ａ…
…節点、TR0,TR1……ＭＯＳトランジスタ、Ｃst……寄
生容量。
の平面図、第１図(b)は、第１図(a)のＸ−Ｙ断面図を示
す。 第２図(a)は、従来例の半導体入力保護等価回路図、第
２図(b)は、第２図(a)の一実施例のマスクパターン図を
示す。 １ａ，１ｂ……不純物拡散層、２ａ，２ｂ……多結晶シ
リコン層、３ａ，３ｂ，３ｃ……多結晶シリコン層と不
純物拡散層とを接続するコンタクト、４ａ，４ｂ……多
結晶シリコン層と金属配線層とを接続するコンタクト、
５ａ……入力パッド、５ｂ，５ｃ……接地電位および電
源電位を有する金属配線層、６……パッドスルーホー
ル、１１……半導体基板、１２……フィールド酸化膜、
１３……ゲート酸化膜、１４……層間絶縁膜、１５……
カバー絶縁膜、ＩＮ……入力端子、……抵抗体、Ａ…
…節点、TR0,TR1……ＭＯＳトランジスタ、Ｃst……寄
生容量。
Claims (1)
- 【請求項１】外部入力端子に接続されたポリシリコン層
と、一導電型の半導体基板上に形成され前記ポリシリコ
ン層に接続された逆導電型第１の不純物拡散層と、前記
第１の不純物拡散層に対して所定の間隔をおいて並行に
延在し接地または電源電位に接続された逆導電型の第２
の不純物拡散層と、前記第１の不純物拡散層の側面であ
って前記第２の不純物拡散層に対向する側面とは異なる
側面に接続された逆導電型の拡散抵抗層とを有し、前記
第１及び第２の不純物拡散層の間の領域の上には導電性
電極層が存在していないことを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61118760A JPH065749B2 (ja) | 1986-05-22 | 1986-05-22 | 半導体装置 |
| DE8787107503T DE3784793T2 (de) | 1986-05-22 | 1987-05-22 | Integrierte schaltung mit verbesserter schutzvorrichtung. |
| EP87107503A EP0253105B1 (en) | 1986-05-22 | 1987-05-22 | Integrated circuit with improved protective device |
| US07/052,923 US4819046A (en) | 1986-05-22 | 1987-05-22 | Integrated circuit with improved protective device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61118760A JPH065749B2 (ja) | 1986-05-22 | 1986-05-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62274664A JPS62274664A (ja) | 1987-11-28 |
| JPH065749B2 true JPH065749B2 (ja) | 1994-01-19 |
Family
ID=14744380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61118760A Expired - Lifetime JPH065749B2 (ja) | 1986-05-22 | 1986-05-22 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4819046A (ja) |
| EP (1) | EP0253105B1 (ja) |
| JP (1) | JPH065749B2 (ja) |
| DE (1) | DE3784793T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2626229B2 (ja) * | 1989-10-12 | 1997-07-02 | 日本電気株式会社 | 半導体入力保護装置 |
| US5066999A (en) * | 1989-10-23 | 1991-11-19 | Micron Technology, Inc. | Resistor under wirebond pad |
| US5121179A (en) * | 1990-10-08 | 1992-06-09 | Seiko Epson Corporation | Higher impedance pull-up and pull-down input protection resistors for MIS transistor integrated circuits |
| JPH03259561A (ja) * | 1990-03-09 | 1991-11-19 | Fujitsu Ltd | 半導体装置 |
| US5189638A (en) * | 1990-04-26 | 1993-02-23 | Mitsubishi Denki Kabushiki Kaisha | Portable semiconductor memory device |
| JPH04332163A (ja) * | 1991-05-02 | 1992-11-19 | Sony Corp | 半導体メモリ |
| US6002155A (en) * | 1993-02-12 | 1999-12-14 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
| US5754380A (en) * | 1995-04-06 | 1998-05-19 | Industrial Technology Research Institute | CMOS output buffer with enhanced high ESD protection capability |
| US5572394A (en) * | 1995-04-06 | 1996-11-05 | Industrial Technology Research Institute | CMOS on-chip four-LVTSCR ESD protection scheme |
| DE19581809B4 (de) * | 1995-04-06 | 2008-12-24 | Transpacific Ip, Ltd. | MOS-Zelle, Mehrfachzellentransistor und IC-Chip |
| US5637900A (en) * | 1995-04-06 | 1997-06-10 | Industrial Technology Research Institute | Latchup-free fully-protected CMOS on-chip ESD protection circuit |
| TW308733B (ja) * | 1995-07-20 | 1997-06-21 | Siemens Ag | |
| US5929491A (en) * | 1995-07-20 | 1999-07-27 | Siemens Aktiengesellschaft | Integrated circuit with ESD protection |
| US6414341B1 (en) * | 1998-09-25 | 2002-07-02 | Nec Corporation | Input/output protective device |
| US7244992B2 (en) * | 2003-07-17 | 2007-07-17 | Ming-Dou Ker | Turn-on-efficient bipolar structures with deep N-well for on-chip ESD protection |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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