JPS62274664A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62274664A JPS62274664A JP61118760A JP11876086A JPS62274664A JP S62274664 A JPS62274664 A JP S62274664A JP 61118760 A JP61118760 A JP 61118760A JP 11876086 A JP11876086 A JP 11876086A JP S62274664 A JPS62274664 A JP S62274664A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
3、発明の詳細な説明
〔産業上の利用分野〕
本発明は、入力端子に加えられる静電気などの外部サー
ジから装置を保護するだめの入力保護回路を備えた半導
体装置に関する。
ジから装置を保護するだめの入力保護回路を備えた半導
体装置に関する。
第2図は、従来のMO3型半導体装置の一例の入力保護
回路(a)、マスターパターンfblを示す。第2図に
おいて、入力保護回路(a)は多結晶シリコン又は、拡
散層から成る抵抗RとMOSトランジスタTRIから成
るもので、節点AK:存在する寄生容量Cstと抵抗R
で決まる時定数τ=C3t−Rにより、入力端子INか
らの外部サージのピーク電圧を下げると共に、MOSト
ランジスタTRr のパンチスルーを利用してサージの
電荷を逃がし、節点Aにおける電圧を低下させることに
なシ、入力トランジスタTRo のゲート基板などに
かかる電界強度を小さくして酸化膜の破壊などを防止す
るものである。
回路(a)、マスターパターンfblを示す。第2図に
おいて、入力保護回路(a)は多結晶シリコン又は、拡
散層から成る抵抗RとMOSトランジスタTRIから成
るもので、節点AK:存在する寄生容量Cstと抵抗R
で決まる時定数τ=C3t−Rにより、入力端子INか
らの外部サージのピーク電圧を下げると共に、MOSト
ランジスタTRr のパンチスルーを利用してサージの
電荷を逃がし、節点Aにおける電圧を低下させることに
なシ、入力トランジスタTRo のゲート基板などに
かかる電界強度を小さくして酸化膜の破壊などを防止す
るものである。
尚、抵抗Rを拡散層で形成した場合、抵抗RのN+型不
純物領域と、P型基板で必然的に形成されるN+P
ダイオードによって、入力端子INからの外部サージを
NAPダイオードの逆方向特性により基板へブレイクダ
ウンさせて、抵抗Rにかかる入力サージを緩和する効果
を持つ。
純物領域と、P型基板で必然的に形成されるN+P
ダイオードによって、入力端子INからの外部サージを
NAPダイオードの逆方向特性により基板へブレイクダ
ウンさせて、抵抗Rにかかる入力サージを緩和する効果
を持つ。
上述した従来の入力保護回路は、実際にはマスクレイア
ウトに大きく依存し、マスクレイアウト上の制約となる
ことが多いという問題点がある。
ウトに大きく依存し、マスクレイアウト上の制約となる
ことが多いという問題点がある。
たとえば、第2図(b)において、入力端子saK外部
すニジが印加されると、拡散層抵抗@とMOSトランジ
スタTR1に伝達される以前に、まず入力端子5aと拡
散層1aに接続するコンタクト3aにサージがかかシ、
コンタク)3a付近の拡散層1aの接合がブレイクダウ
ンしてしまう。この時、コンタク)3Jl近傍に他の基
準電位の拡散層1bの領域が存在すると拡散層1a−基
板(P型)−拡散層1bで形成される。NゝPN+バイ
ポーラ異常電流が拡散層1bK集中し、その接合部が瞬
時的に高温になシ、接合部の破壊や上部アルミ5dの溶
融、短絡を引き起こす。また、この場合、コンタクト3
dが1つしかない小さな拡散層の場合には、さらに問題
が顕著となる。
すニジが印加されると、拡散層抵抗@とMOSトランジ
スタTR1に伝達される以前に、まず入力端子5aと拡
散層1aに接続するコンタクト3aにサージがかかシ、
コンタク)3a付近の拡散層1aの接合がブレイクダウ
ンしてしまう。この時、コンタク)3Jl近傍に他の基
準電位の拡散層1bの領域が存在すると拡散層1a−基
板(P型)−拡散層1bで形成される。NゝPN+バイ
ポーラ異常電流が拡散層1bK集中し、その接合部が瞬
時的に高温になシ、接合部の破壊や上部アルミ5dの溶
融、短絡を引き起こす。また、この場合、コンタクト3
dが1つしかない小さな拡散層の場合には、さらに問題
が顕著となる。
このように、従来の入力保護装置では、他の入力端子に
付属している入力保護装置、内部回路などの拡散層との
位置関係に注意を要し、マスクレイアウト上の制約事項
となっている。
付属している入力保護装置、内部回路などの拡散層との
位置関係に注意を要し、マスクレイアウト上の制約事項
となっている。
本発明は目的は、レイアウトの自由度が高く、保護機能
の高い半導体入力保護装催ヲ提供することである。
の高い半導体入力保護装催ヲ提供することである。
本発明は一導電型の半導体基板と逆導を型の不純物拡散
層で形成された抵抗体を有する半導体入力保護装置にお
いて前記半導体基板上に近接して平行に延在する前記逆
導電型の不純物拡散層のいずれか一方が接地端子あるい
は、電源端子に接続されており、且つ他の一方が内部回
路への外部入力端子に接続されており、前記平行に延在
する2つの不純物拡散層領域間を分離する領域上には、
導電性電極層が存在しておらず前記抵抗体が分割された
前記入力端子と前記不純物拡散層との接続部の間より延
在して設けられており、この前記抵抗体を通じて内部回
路に入力信号を伝達し得る事を特徴とする。
層で形成された抵抗体を有する半導体入力保護装置にお
いて前記半導体基板上に近接して平行に延在する前記逆
導電型の不純物拡散層のいずれか一方が接地端子あるい
は、電源端子に接続されており、且つ他の一方が内部回
路への外部入力端子に接続されており、前記平行に延在
する2つの不純物拡散層領域間を分離する領域上には、
導電性電極層が存在しておらず前記抵抗体が分割された
前記入力端子と前記不純物拡散層との接続部の間より延
在して設けられており、この前記抵抗体を通じて内部回
路に入力信号を伝達し得る事を特徴とする。
次に1不発明について口面を参照して説明する。
第1図(a)は、本発明の半導体入力保護装置の一実施
例を示す平面図で、第1図(b)Fi、第1図(a)の
X−Y1fM断面図を示す。
例を示す平面図で、第1図(b)Fi、第1図(a)の
X−Y1fM断面図を示す。
本実施例においては、ボンブイイブパッドあるいは入力
端子5a、ボンディング用スルーホール6は従来例と同
様であるが、ポンディングパッド53はコンタクト開孔
部4aを介して不純物(例えばリン)を含んだ低抵抗多
結晶シリコン層2aK接続され、さらに、他のコンタク
l孔部3aを介して基板11の上に形成さ五た不純物(
例えばヒ素)拡散層1aに接続されている。全く同様に
不純物拡散層1aと隣接する不純物拡散層1bと接地電
位あるいは、電源電位の金楓(アルミニウム)配線5b
との接続もコンタクト開孔部3b。
端子5a、ボンディング用スルーホール6は従来例と同
様であるが、ポンディングパッド53はコンタクト開孔
部4aを介して不純物(例えばリン)を含んだ低抵抗多
結晶シリコン層2aK接続され、さらに、他のコンタク
l孔部3aを介して基板11の上に形成さ五た不純物(
例えばヒ素)拡散層1aに接続されている。全く同様に
不純物拡散層1aと隣接する不純物拡散層1bと接地電
位あるいは、電源電位の金楓(アルミニウム)配線5b
との接続もコンタクト開孔部3b。
不純物(例えばリン)1含んだ多結晶シリコン層2b、
コンタクト開孔部4bを介して形成されている。
コンタクト開孔部4bを介して形成されている。
また、この半導体装Mはパッドスルーホール6の領域を
除いて厚い酸化膜15が被着されている。
除いて厚い酸化膜15が被着されている。
不純物拡散層1aと1bは、間隔4μm長さ100μm
にわたって隣接している。さらに、この隣接した領域1
a、1bK常に一様な電界が加わるようにコンタクト開
孔部3a、4a、3b。
にわたって隣接している。さらに、この隣接した領域1
a、1bK常に一様な電界が加わるようにコンタクト開
孔部3a、4a、3b。
4bの形状やポンディングパッド5aおよび金属配線層
5bの端も前記隣接領域1a、1bと平行に配置されて
いる。
5bの端も前記隣接領域1a、1bと平行に配置されて
いる。
本人力保護装置は、ポンディングパッド5aK異常電圧
が印加されるととれに接続された不純物拡散層1′&と
、接地電位あるいは電源電位に保たれた店純物拡散層1
bが、上述の通シ極めて狭い間隔で隣接しているため異
常電圧による不純物拡散1aの空乏層が、接地電位ある
いは電源電位に接続された不純物拡散N1bに達し、パ
ンチスルーを起こし、短絡する。
が印加されるととれに接続された不純物拡散層1′&と
、接地電位あるいは電源電位に保たれた店純物拡散層1
bが、上述の通シ極めて狭い間隔で隣接しているため異
常電圧による不純物拡散1aの空乏層が、接地電位ある
いは電源電位に接続された不純物拡散N1bに達し、パ
ンチスルーを起こし、短絡する。
この時、ポンディングパッド5aに接続された不純物拡
散層1aで形成された抵抗@が不純拡散層1aとポンデ
ィングパッド5a、との間に配置することによって、印
加された異常電圧のパンチスルーによる電流パスは不純
拡散層1bの方向に流れ、抵抗@が、異常電圧のパンチ
スルーによる電流パスと純方向に位置しているため抵抗
■方向へのピーク電圧が下がシ保護機能を果す。
散層1aで形成された抵抗@が不純拡散層1aとポンデ
ィングパッド5a、との間に配置することによって、印
加された異常電圧のパンチスルーによる電流パスは不純
拡散層1bの方向に流れ、抵抗@が、異常電圧のパンチ
スルーによる電流パスと純方向に位置しているため抵抗
■方向へのピーク電圧が下がシ保護機能を果す。
また、本実施例では多結晶シリコン層2a。
2bを10μm程度とわずかに挿入することによりポン
ディングバット5&と金属配線層5bを不純物拡散層1
a、lbから垂直方向(厚さ方向)かつ水平方向にはな
す工夫がなされている。これは、異常電圧が印加された
際に、電流により瞬時的に発熱し、金属(アルミニウム
)が溶融し、短絡する現象を避けるためである。本実施
例の場合、多結晶シリコン層2a、2bの下部分くもフ
ィールドの厚い酸化膜12と重ならない領域には、不純
物拡散領域を形成しておく必要があるため、例えば多結
晶シリコン2a 、2bを形成する以前に不純物を導入
しておくとよい。
ディングバット5&と金属配線層5bを不純物拡散層1
a、lbから垂直方向(厚さ方向)かつ水平方向にはな
す工夫がなされている。これは、異常電圧が印加された
際に、電流により瞬時的に発熱し、金属(アルミニウム
)が溶融し、短絡する現象を避けるためである。本実施
例の場合、多結晶シリコン層2a、2bの下部分くもフ
ィールドの厚い酸化膜12と重ならない領域には、不純
物拡散領域を形成しておく必要があるため、例えば多結
晶シリコン2a 、2bを形成する以前に不純物を導入
しておくとよい。
以上説明したように本発明は、−導tmの半導体基板上
に隣接して延在する他導電をの2つの不純物拡散層領域
間の分離領域には、導電性電極層を含まぬことによシ、
異常電圧が印加され、ブレイクダウンした際電流が集中
することを緩和でき、また、ブレイクダウンする接合の
近傍に基準電位の不純物拡散層を配置しているため、他
の入力パッドに付属している入力保護装置、内部回路な
どの不純物拡散層との位置関係に関する考慮なしに入力
保護装置のレイアウトを自由に行なうことができる。
に隣接して延在する他導電をの2つの不純物拡散層領域
間の分離領域には、導電性電極層を含まぬことによシ、
異常電圧が印加され、ブレイクダウンした際電流が集中
することを緩和でき、また、ブレイクダウンする接合の
近傍に基準電位の不純物拡散層を配置しているため、他
の入力パッドに付属している入力保護装置、内部回路な
どの不純物拡散層との位置関係に関する考慮なしに入力
保護装置のレイアウトを自由に行なうことができる。
たとえば、入力バッドの間隔上手さくできたシ、または
、内部回路特に、メモリーセルアレイ部やデコーダーア
レイ部など小さなコンタクトを多用した領域の近くにパ
ッドと入力保護装置を配置できるなど、半導体装置の高
集積化に寄与する。
、内部回路特に、メモリーセルアレイ部やデコーダーア
レイ部など小さなコンタクトを多用した領域の近くにパ
ッドと入力保護装置を配置できるなど、半導体装置の高
集積化に寄与する。
第1図(alは、本発明の半導体人力保護装置の一実施
例の平面図、第1図(blは、第1図(ajのX−Y断
面図を示す。 82図(a)は、従来例の半導体入力保護等価回路図、
第2図(b)は、第2図体)の一実施例のマスクパター
ン図を示す。 la、lb・・・・・・不純物拡散層、2a、2b・−
・・・・多結晶シリコン層、3a、3b、3c・・・・
・・多結晶シリコン層と不純物拡散層とを接続するコン
タク)、4a、4b・・・・・・多結晶シリコン層と金
属配線層とを接続するコンタクト、5a−=・・・・入
力パッド、5b 、 5c・・・・・・接地電位および
電源電位を有する41J4配MM、6・・・・−・パッ
ドスルーホール、11・−・・・・半導体基板、12・
・・・・・フィールド酸化膜、13・・・・・・ゲート
酸化膜、14・−・・・・層間絶縁膜、15・・・・・
・カバー絶縁膜、IN・・・・・・入力端子、[F]・
・・・・・抵抗体、A・・・・・・節点、TRO,TR
I ・・・・・・MOSトランジスタ、C3t・・・
・・・寄生容量。 、2 〜・: 代理人 弁理士 内 原 口 。 牢I 凹
例の平面図、第1図(blは、第1図(ajのX−Y断
面図を示す。 82図(a)は、従来例の半導体入力保護等価回路図、
第2図(b)は、第2図体)の一実施例のマスクパター
ン図を示す。 la、lb・・・・・・不純物拡散層、2a、2b・−
・・・・多結晶シリコン層、3a、3b、3c・・・・
・・多結晶シリコン層と不純物拡散層とを接続するコン
タク)、4a、4b・・・・・・多結晶シリコン層と金
属配線層とを接続するコンタクト、5a−=・・・・入
力パッド、5b 、 5c・・・・・・接地電位および
電源電位を有する41J4配MM、6・・・・−・パッ
ドスルーホール、11・−・・・・半導体基板、12・
・・・・・フィールド酸化膜、13・・・・・・ゲート
酸化膜、14・−・・・・層間絶縁膜、15・・・・・
・カバー絶縁膜、IN・・・・・・入力端子、[F]・
・・・・・抵抗体、A・・・・・・節点、TRO,TR
I ・・・・・・MOSトランジスタ、C3t・・・
・・・寄生容量。 、2 〜・: 代理人 弁理士 内 原 口 。 牢I 凹
Claims (1)
- 一導電型の半導体基板と逆導電型の不純物拡散層で形成
された抵抗体を有する半導体入力保護装置において、前
記半導体基板上に近接して平行に延在する前記逆導電型
の不純物拡散層のいずれか一方が接地端子あるいは電源
端子に接続されており、且つ他の一方が内部回路への外
部入力端子に接続されており、前記平行に延在する2つ
の不純物拡散層領域を分離する領域上には導電性電極層
が存在しておらず、前記抵抗体が分割された前記入力端
子と前記不純物拡散層との接続部の間より延在して設け
られており、この前記抵抗体を通じて内部回路に入力信
号を伝達し得る事を特徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61118760A JPH065749B2 (ja) | 1986-05-22 | 1986-05-22 | 半導体装置 |
DE8787107503T DE3784793T2 (de) | 1986-05-22 | 1987-05-22 | Integrierte schaltung mit verbesserter schutzvorrichtung. |
EP87107503A EP0253105B1 (en) | 1986-05-22 | 1987-05-22 | Integrated circuit with improved protective device |
US07/052,923 US4819046A (en) | 1986-05-22 | 1987-05-22 | Integrated circuit with improved protective device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61118760A JPH065749B2 (ja) | 1986-05-22 | 1986-05-22 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62274664A true JPS62274664A (ja) | 1987-11-28 |
JPH065749B2 JPH065749B2 (ja) | 1994-01-19 |
Family
ID=14744380
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61118760A Expired - Lifetime JPH065749B2 (ja) | 1986-05-22 | 1986-05-22 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4819046A (ja) |
EP (1) | EP0253105B1 (ja) |
JP (1) | JPH065749B2 (ja) |
DE (1) | DE3784793T2 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2626229B2 (ja) * | 1989-10-12 | 1997-07-02 | 日本電気株式会社 | 半導体入力保護装置 |
US5066999A (en) * | 1989-10-23 | 1991-11-19 | Micron Technology, Inc. | Resistor under wirebond pad |
US5121179A (en) * | 1990-10-08 | 1992-06-09 | Seiko Epson Corporation | Higher impedance pull-up and pull-down input protection resistors for MIS transistor integrated circuits |
JPH03259561A (ja) * | 1990-03-09 | 1991-11-19 | Fujitsu Ltd | 半導体装置 |
US5189638A (en) * | 1990-04-26 | 1993-02-23 | Mitsubishi Denki Kabushiki Kaisha | Portable semiconductor memory device |
JPH04332163A (ja) * | 1991-05-02 | 1992-11-19 | Sony Corp | 半導体メモリ |
US6002155A (en) * | 1993-02-12 | 1999-12-14 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
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