JPH05129529A - 半導体入力保護装置 - Google Patents
半導体入力保護装置Info
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- JPH05129529A JPH05129529A JP28531391A JP28531391A JPH05129529A JP H05129529 A JPH05129529 A JP H05129529A JP 28531391 A JP28531391 A JP 28531391A JP 28531391 A JP28531391 A JP 28531391A JP H05129529 A JPH05129529 A JP H05129529A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】ＩＣチップのパッド１に接続された第１のＮ+
型不純物拡散層と対向して第１のＰ+ 型不純物拡散層６
を設ける。又、別に第２のＰ+ 型不純物拡散層８を設
け、アルミニウム配線４で接続する。第２のＰ+ 型不純
物拡散層８に対向して第２のＮ+ 型不純物拡散層１１を
設け、アルミニウム配線９により接地端子へつなぐ。各
入力端子に対する第２の不純物拡散層を共有化できる。 【効果】第２の不純物拡散層を小さくでき、レイアウト
上の自由度が増し、半導体入力保護装置のＩＣチップ上
の占有面積を少なくできる。
型不純物拡散層と対向して第１のＰ+ 型不純物拡散層６
を設ける。又、別に第２のＰ+ 型不純物拡散層８を設
け、アルミニウム配線４で接続する。第２のＰ+ 型不純
物拡散層８に対向して第２のＮ+ 型不純物拡散層１１を
設け、アルミニウム配線９により接地端子へつなぐ。各
入力端子に対する第２の不純物拡散層を共有化できる。 【効果】第２の不純物拡散層を小さくでき、レイアウト
上の自由度が増し、半導体入力保護装置のＩＣチップ上
の占有面積を少なくできる。
Description
【０００１】
【産業上の利用分野】本発明は半導体入力保護装置に関
し、特に静電破壊を防止する半導体入力保護装置に関す
る。
し、特に静電破壊を防止する半導体入力保護装置に関す
る。
【０００２】
【従来の技術】従来の半導体装置の入力保護には、拡散
層パンチスルー方式が有効で、一般的に図３の等価回路
で示される様な、半導体基板と逆導電型の不純物拡散層
で形成されたパンチスルー素子ＱPT，抵抗素子Ｒ及びＢ
ＶＤＳ素子ＭBVDSで構成されている。 従来の入力保護
の拡散層パンチスルー部はＰ型シリコン基板を用いた場
合、図４または図５に示す様なレイアウトが用いられて
いる。パッド１０１のアルミニウム膜はコンタクト孔１
０２または１０２−１，１０２−２を介してＮ+ 型不純
物拡散層１０３または１０３−１，１０３−２とそれぞ
れ接続されており、そのＮ+ 型不純物拡散層と所定の距
離を隔てて、接地端子のアルミニウム配線層１０９また
は１０９ａにそれぞれコンタクト孔１１０または１１０
−１ないし１１０−３を介して接続されたＮ+ 型不純物
拡散層１１１または１１１−１ないし１１１−３が、そ
れぞれ平行（図４）又は格子状（図５）に形成されてい
る。またＮ+ 型不純物拡散層１０３または１０３−１，
１０３−２からコンタクト孔１１２または１１２−１，
１１２−２をそれぞれ介して接続された配線層１１３ま
たは１１３−ａの先にはＢＶＤＳ素子ＭBVDSがある。
層パンチスルー方式が有効で、一般的に図３の等価回路
で示される様な、半導体基板と逆導電型の不純物拡散層
で形成されたパンチスルー素子ＱPT，抵抗素子Ｒ及びＢ
ＶＤＳ素子ＭBVDSで構成されている。 従来の入力保護
の拡散層パンチスルー部はＰ型シリコン基板を用いた場
合、図４または図５に示す様なレイアウトが用いられて
いる。パッド１０１のアルミニウム膜はコンタクト孔１
０２または１０２−１，１０２−２を介してＮ+ 型不純
物拡散層１０３または１０３−１，１０３−２とそれぞ
れ接続されており、そのＮ+ 型不純物拡散層と所定の距
離を隔てて、接地端子のアルミニウム配線層１０９また
は１０９ａにそれぞれコンタクト孔１１０または１１０
−１ないし１１０−３を介して接続されたＮ+ 型不純物
拡散層１１１または１１１−１ないし１１１−３が、そ
れぞれ平行（図４）又は格子状（図５）に形成されてい
る。またＮ+ 型不純物拡散層１０３または１０３−１，
１０３−２からコンタクト孔１１２または１１２−１，
１１２−２をそれぞれ介して接続された配線層１１３ま
たは１１３−ａの先にはＢＶＤＳ素子ＭBVDSがある。
【０００３】いま、入力端子ＩＮ（１０１）に接地端子
に対して正の高電圧が加わると、Ｎ+ 型不純物拡散層１
０３または１０３−１，１０３−２とＰ型シリコン基板
との接合がブレイクダウンして接地端子に接続されたＮ
+ 型不純物拡散層１１１または１１１−１ないし１１１
−３にそれぞれ向って電流が流れる。また正の高電圧が
印加された時は、接地端子に接続されたＮ+ 型不純物拡
散層１１１または１１１−１ないし１１１−３からそれ
ぞれＮ+ 型不純物拡散層１０３または１０３−１，１０
３−２を通して入力端子ＩＮ（１０１）に向って電流が
流れ、入力保護の機能を果している。
に対して正の高電圧が加わると、Ｎ+ 型不純物拡散層１
０３または１０３−１，１０３−２とＰ型シリコン基板
との接合がブレイクダウンして接地端子に接続されたＮ
+ 型不純物拡散層１１１または１１１−１ないし１１１
−３にそれぞれ向って電流が流れる。また正の高電圧が
印加された時は、接地端子に接続されたＮ+ 型不純物拡
散層１１１または１１１−１ないし１１１−３からそれ
ぞれＮ+ 型不純物拡散層１０３または１０３−１，１０
３−２を通して入力端子ＩＮ（１０１）に向って電流が
流れ、入力保護の機能を果している。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
入力保護装置は以下に示す問題点がある。
入力保護装置は以下に示す問題点がある。
【０００５】入力保護にパンチスルー素子を用いる場
合、パンチスルー素子にはできるだけ少ない電流を均等
に流さないとＮ+ 型不純物拡散層とＰ型シリコン基板の
接合が破壊されてしまうため、パンチスルー素子は大き
なサイズにしなければいけない。そのため、入力保護部
の面積が大きくなり、チップサイズが小さければ小さい
ほどパッド配置に影響を与える他、チップサイズも大き
くなる。また、電源端子に対する保護素子を設けるとま
すますチップサイズが大きくなり、実際上その余裕はな
いのが現状である。
合、パンチスルー素子にはできるだけ少ない電流を均等
に流さないとＮ+ 型不純物拡散層とＰ型シリコン基板の
接合が破壊されてしまうため、パンチスルー素子は大き
なサイズにしなければいけない。そのため、入力保護部
の面積が大きくなり、チップサイズが小さければ小さい
ほどパッド配置に影響を与える他、チップサイズも大き
くなる。また、電源端子に対する保護素子を設けるとま
すますチップサイズが大きくなり、実際上その余裕はな
いのが現状である。
【０００６】
【課題を解決するための手段】本発明の半導体入力保護
装置は、Ｐ（又はＮ）型半導体装置基板に選択的に形成
された第１のＮ+ （又はＰ+ ）型不純物拡散層と、前記
第１のＮ+ （又はＰ+ ）型不純物拡散層に接続された入
力端子と、前記第１のＮ+ （又はＰ+ ）型不純物拡散層
と、所定距離を隔てて対向する第１のＰ+ （又はＮ+ ）
型不純物拡散層と、前記第１のＰ+ （又はＮ+ ）型不純
物拡散層と離れて形成された第２のＰ+ （又はＮ+ ）型
不純物拡散層と、前記第１および第２のＰ+ （又は
Ｎ+ ）不純物拡散層をつなぐ金属配線層と、前記第２の
Ｐ+ （又はＮ+ ）型不純物拡散層と所定距離を隔てて対
向する第２のＮ+ （又はＰ+ ）型不純物拡散層と、前記
第２のＮ+ （又はＰ+ ）型不純物拡散層を固定電位端子
につなぐ接続手段とを有するというものである。
装置は、Ｐ（又はＮ）型半導体装置基板に選択的に形成
された第１のＮ+ （又はＰ+ ）型不純物拡散層と、前記
第１のＮ+ （又はＰ+ ）型不純物拡散層に接続された入
力端子と、前記第１のＮ+ （又はＰ+ ）型不純物拡散層
と、所定距離を隔てて対向する第１のＰ+ （又はＮ+ ）
型不純物拡散層と、前記第１のＰ+ （又はＮ+ ）型不純
物拡散層と離れて形成された第２のＰ+ （又はＮ+ ）型
不純物拡散層と、前記第１および第２のＰ+ （又は
Ｎ+ ）不純物拡散層をつなぐ金属配線層と、前記第２の
Ｐ+ （又はＮ+ ）型不純物拡散層と所定距離を隔てて対
向する第２のＮ+ （又はＰ+ ）型不純物拡散層と、前記
第２のＮ+ （又はＰ+ ）型不純物拡散層を固定電位端子
につなぐ接続手段とを有するというものである。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１（ａ）は本発明の第１の実施例の主要
部を示す平面図、図１（ｂ）はＢ１（ａ）のＡ−Ａ線断
面図である。
部を示す平面図、図１（ｂ）はＢ１（ａ）のＡ−Ａ線断
面図である。
【０００９】Ｐ型シリコン基板、パッド１（入力端）の
アルミニウム膜にコンタクト孔２を介して接続された第
１のＮ+ 型不純物拡散層３が形成されており、その第１
のＮ+ 型不純物拡散層３に所定の距離（１０μｍ程度）
を隔てて、入力保護装置に電流経路用に新たにスクライ
ブ線の内側に設けられたアルミニウム配線４にコンタク
ト孔５を介して接続された第１のＰ+ 型不純物拡散層６
が対向して設けられている。また電流経路用のアルミニ
ウム配線４の適当な位置にコンタクト孔７を介して接続
された第２のＰ+ 型不純物拡散層８が形成されており、
その第２のＰ+ 型不純物拡散層８に所定の距離（１０μ
ｍ程度）を隔てて、接地用のアルミニウム配線９にコン
タクト孔１０を介して接続された第２のＮ+ 型不純物拡
散層１１が対向している。また、第１のＮ+ 型不純物拡
散層３はコンタクト孔１２を介してアルミニウム配線１
３に接続され、ＢＶＤＳ素子ＭBVDSへ向かう。また、不
純物拡散層の分離領域には厚いフィールド酸化膜１７、
アルミニウム配線の下には層間絶縁膜１８，最上層には
カバー類１９が形成されている。
アルミニウム膜にコンタクト孔２を介して接続された第
１のＮ+ 型不純物拡散層３が形成されており、その第１
のＮ+ 型不純物拡散層３に所定の距離（１０μｍ程度）
を隔てて、入力保護装置に電流経路用に新たにスクライ
ブ線の内側に設けられたアルミニウム配線４にコンタク
ト孔５を介して接続された第１のＰ+ 型不純物拡散層６
が対向して設けられている。また電流経路用のアルミニ
ウム配線４の適当な位置にコンタクト孔７を介して接続
された第２のＰ+ 型不純物拡散層８が形成されており、
その第２のＰ+ 型不純物拡散層８に所定の距離（１０μ
ｍ程度）を隔てて、接地用のアルミニウム配線９にコン
タクト孔１０を介して接続された第２のＮ+ 型不純物拡
散層１１が対向している。また、第１のＮ+ 型不純物拡
散層３はコンタクト孔１２を介してアルミニウム配線１
３に接続され、ＢＶＤＳ素子ＭBVDSへ向かう。また、不
純物拡散層の分離領域には厚いフィールド酸化膜１７、
アルミニウム配線の下には層間絶縁膜１８，最上層には
カバー類１９が形成されている。
【００１０】次にこの実施例の動作について説明する。
入力端子（１）に接地端子に対して正の高電圧が印加さ
れた場合、パッド１に接続された第１のＮ+ 型不純物拡
散層３とＰ型シリコン基板２０との接合がブレイクダウ
ンして、接地端子に向って大電流が流れようとする。こ
の時、本実施例では第１のＮ+ 型不純物拡散層３からＰ
型シリコン基板２０へ流れた電流は、第１のＰ+ 不純物
拡散層６から電流経路用のアルミニウム配線４を経由し
て第２のＰ+ 型不純物拡散層８へ流れ、更に接地端子に
接続された第２のＮ+ 型不純物拡散層１１に流れ込む。
これは、第２のＮ+ 型不純物拡散層３が接地端子に接続
された第２のＮ+ 型不純物拡散層１１と所定の距離を隔
てて対向している事と実質的に同等だからである。ま
た、入力端子に接地端子に対して負の高電圧が印加され
た場合は、正電圧印加時の逆の経路で電流が流れる。
入力端子（１）に接地端子に対して正の高電圧が印加さ
れた場合、パッド１に接続された第１のＮ+ 型不純物拡
散層３とＰ型シリコン基板２０との接合がブレイクダウ
ンして、接地端子に向って大電流が流れようとする。こ
の時、本実施例では第１のＮ+ 型不純物拡散層３からＰ
型シリコン基板２０へ流れた電流は、第１のＰ+ 不純物
拡散層６から電流経路用のアルミニウム配線４を経由し
て第２のＰ+ 型不純物拡散層８へ流れ、更に接地端子に
接続された第２のＮ+ 型不純物拡散層１１に流れ込む。
これは、第２のＮ+ 型不純物拡散層３が接地端子に接続
された第２のＮ+ 型不純物拡散層１１と所定の距離を隔
てて対向している事と実質的に同等だからである。ま
た、入力端子に接地端子に対して負の高電圧が印加され
た場合は、正電圧印加時の逆の経路で電流が流れる。
【００１１】保護を必要とする入力端子は複数個ＩＣチ
ップに設けられているのが普通であり、各入力端子に第
１のＮ+ 型不純物拡散層３と第１のＰ+ 型不純物拡散層
６を設けるのは勿論であるが、各入力端子に対して設け
られる第２のＰ+ 型不純物拡散層８をアルミニウム配線
４で共通に接続しておけば、その大きさは各入力端子あ
たりでいえば小さくすることができる。従って第２のＮ
+ 型拡散層１１の大きさも同様に小さくできる。あるい
はまた、各入力端子につき、それぞれ１個の第２のＰ+
型拡散層を設ける必要はなく、いくつかの入力端子あた
り１つの第２のＮ+ 型拡散層を設けて共用してもよい。
従って、レイアウト上の自由度が増すばかりでなく、チ
ップサイズも小さくできる。
ップに設けられているのが普通であり、各入力端子に第
１のＮ+ 型不純物拡散層３と第１のＰ+ 型不純物拡散層
６を設けるのは勿論であるが、各入力端子に対して設け
られる第２のＰ+ 型不純物拡散層８をアルミニウム配線
４で共通に接続しておけば、その大きさは各入力端子あ
たりでいえば小さくすることができる。従って第２のＮ
+ 型拡散層１１の大きさも同様に小さくできる。あるい
はまた、各入力端子につき、それぞれ１個の第２のＰ+
型拡散層を設ける必要はなく、いくつかの入力端子あた
り１つの第２のＮ+ 型拡散層を設けて共用してもよい。
従って、レイアウト上の自由度が増すばかりでなく、チ
ップサイズも小さくできる。
【００１２】また第２のＮ+ 型不純物拡散層１１を接地
端子の代りに電源端子に接続すれば、電源端子に対して
高電圧が印加された場合の入力保護機能を持たせること
ができる。また、本実施例はＰ型シリコン基板を使用し
ているが、不純物拡散層の導電型を反対にすればＮ型シ
リコン基板でもよい。
端子の代りに電源端子に接続すれば、電源端子に対して
高電圧が印加された場合の入力保護機能を持たせること
ができる。また、本実施例はＰ型シリコン基板を使用し
ているが、不純物拡散層の導電型を反対にすればＮ型シ
リコン基板でもよい。
【００１３】図２は、本発明の第２の実施例の主要を示
す平面図である。
す平面図である。
【００１４】本実施例では、電流経路用のアルミニウム
配線１４−１，１４−２をスクライブ線のアルミニウム
配線１５に接続している。スクライブ線のアルミニウム
配線１５はＰ型シリコン基板に形成されたＰ+ 型不純物
拡散層１６に接続されており、ＩＣチップの外周部を一
周して設けられている。スクライブ線のアルミニウム配
線１５は、コンタクト孔２１および２３を介してそれぞ
れ第１のＰ+ 型不純物拡散層２２および第２のＰ+ 型不
純物拡散層２４に接続されており、第１のＰ+ 型不純物
拡散層２２および第２のＰ+ 型不純物拡散層２４は、パ
ッド１に接続された第１のＮ+ 型不純物拡散層３およ
び、接地端子に接続された第２のＮ+ 型不純物拡散層１
１にそれぞれ所定の距離（１０μｍ程度）を隔てて形成
されている。
配線１４−１，１４−２をスクライブ線のアルミニウム
配線１５に接続している。スクライブ線のアルミニウム
配線１５はＰ型シリコン基板に形成されたＰ+ 型不純物
拡散層１６に接続されており、ＩＣチップの外周部を一
周して設けられている。スクライブ線のアルミニウム配
線１５は、コンタクト孔２１および２３を介してそれぞ
れ第１のＰ+ 型不純物拡散層２２および第２のＰ+ 型不
純物拡散層２４に接続されており、第１のＰ+ 型不純物
拡散層２２および第２のＰ+ 型不純物拡散層２４は、パ
ッド１に接続された第１のＮ+ 型不純物拡散層３およ
び、接地端子に接続された第２のＮ+ 型不純物拡散層１
１にそれぞれ所定の距離（１０μｍ程度）を隔てて形成
されている。
【００１５】動作については、第１の実施例と同様であ
る。
る。
【００１６】また、本実施例において第１，第２のＰ+
型不純物拡散層２２，２４はスクライブ線のＰ+ 型不純
物拡散層１６に直接接続してもよいし更にはＰ+ 型不純
物拡散層１６で代用してもよい。このように、本実施例
は第１の実施例に較べてチップサイズを小さくできる利
点がある。
型不純物拡散層２２，２４はスクライブ線のＰ+ 型不純
物拡散層１６に直接接続してもよいし更にはＰ+ 型不純
物拡散層１６で代用してもよい。このように、本実施例
は第１の実施例に較べてチップサイズを小さくできる利
点がある。
【００１７】
【発明の効果】以上説明した様に、本発明は、入力端子
に接続された第１のＮ+ （又はＰ+ ）型不純物拡散層
と、第１のＮ+ （又はＰ+ ）型不純物拡散層と所定の距
離を隔てて対向する第１のＰ+ （又はＮ+ ）型不純物拡
散層を有し、接地電位又は、電源電位などの固定電位端
子に接続された第２のＮ+ （又はＰ+ ）型不純物拡散層
と、第２のＮ+ （又はＰ+ ）型不純物拡散層と所定の距
離を隔てて対向する第２のＰ+ （又はＮ+ ）型不純物拡
散層を有し、前記第１，第２のＰ+ （又はＮ+ ）型不純
物拡散層を接続する金属配線を有しているので、パンチ
スルー素子の、パッドに接続された第１のＮ+ （又はＰ
+ ）型不純物拡散層と固定電位端子に接続された第２の
Ｎ+ （又はＰ+ ）型不純物拡散層を分離して配置する事
ができ、複数の入力端子に対する入力保護素子として接
地端子に接続された不純物拡散層を共用する事によっ
て、入力保護素子の面積を大幅に減少でき、パッド配置
が自由になる他チップサイズも小さくできる。また、接
地端子に対する入力保護素子だけでなく、電源端子に対
する入力保護素子も容易に形成できる。
に接続された第１のＮ+ （又はＰ+ ）型不純物拡散層
と、第１のＮ+ （又はＰ+ ）型不純物拡散層と所定の距
離を隔てて対向する第１のＰ+ （又はＮ+ ）型不純物拡
散層を有し、接地電位又は、電源電位などの固定電位端
子に接続された第２のＮ+ （又はＰ+ ）型不純物拡散層
と、第２のＮ+ （又はＰ+ ）型不純物拡散層と所定の距
離を隔てて対向する第２のＰ+ （又はＮ+ ）型不純物拡
散層を有し、前記第１，第２のＰ+ （又はＮ+ ）型不純
物拡散層を接続する金属配線を有しているので、パンチ
スルー素子の、パッドに接続された第１のＮ+ （又はＰ
+ ）型不純物拡散層と固定電位端子に接続された第２の
Ｎ+ （又はＰ+ ）型不純物拡散層を分離して配置する事
ができ、複数の入力端子に対する入力保護素子として接
地端子に接続された不純物拡散層を共用する事によっ
て、入力保護素子の面積を大幅に減少でき、パッド配置
が自由になる他チップサイズも小さくできる。また、接
地端子に対する入力保護素子だけでなく、電源端子に対
する入力保護素子も容易に形成できる。
【図１】本発明の第１の実施例の主要部を示す平面図
（図１（ａ））および断面図（図１（ｂ））である。
（図１（ａ））および断面図（図１（ｂ））である。
【図２】本発明の第２の実施例の主要部を示す平面図で
ある。
ある。
【図３】半導体入力保護装置の等価回路図である。
【図４】従来例の主要部を示す平面図である。
【図５】他の従来例の主要部を示す平面図である。
１，１０１ パッド ２，１０２，１０２−１，１０２−２ コンタクト孔 ３，１０３，１０３−１〜１０３−３ 第１のＮ型不
純物拡散層 ４ 電流経路用のアルミニウム配線 ５ コンタクト孔 ６ 第１のＰ+ 型不純物拡散層 ７ コンタクト孔 ８ 第２のＰ+ 型不純物拡散層 ９，１０９，１０９ａ 接地端子へつながるアルミニ
ウム配線 １０，１１０，１１０−１〜１１０−３ コンタクト
孔 １１，１１１，１１１−１〜１１１−３ 第２のＮ+
型不純物拡散層 １２，１１２，１１２−１，１１２−２ コンタクト
孔 １３，１１３，１１３ａ アルミニウム配線 １４，１１４ パッドスルーホール １５ スクライブ線領域に接続されたアルミニウム配
線 １６ スクライブ線領域のＰ+ 型不純物拡散層 １７ フィールド酸化膜 １８ 層間絶縁膜 １９ カバー膜
純物拡散層 ４ 電流経路用のアルミニウム配線 ５ コンタクト孔 ６ 第１のＰ+ 型不純物拡散層 ７ コンタクト孔 ８ 第２のＰ+ 型不純物拡散層 ９，１０９，１０９ａ 接地端子へつながるアルミニ
ウム配線 １０，１１０，１１０−１〜１１０−３ コンタクト
孔 １１，１１１，１１１−１〜１１１−３ 第２のＮ+
型不純物拡散層 １２，１１２，１１２−１，１１２−２ コンタクト
孔 １３，１１３，１１３ａ アルミニウム配線 １４，１１４ パッドスルーホール １５ スクライブ線領域に接続されたアルミニウム配
線 １６ スクライブ線領域のＰ+ 型不純物拡散層 １７ フィールド酸化膜 １８ 層間絶縁膜 １９ カバー膜
Claims (2)
- 【請求項１】 Ｐ（又はＮ）型半導体基板に選択的に形
成された第１のＮ+ （又はＰ+ ）型不純物拡散層と、前
記第１のＮ+ （又はＰ+ ）型不純物拡散層に接続された
入力端子と、前記第１のＮ+ （又はＰ+ ）型不純物拡散
層と、所定距離を隔てて対向する第１のＰ+ （又は
Ｎ+ ）型不純物拡散層と、前記第１のＰ+ （又はＮ+ ）
型不純物拡散層と離れて形成された第２のＰ+ （又はＮ
+ ）型不純物拡散層と、前記第１および第２のＰ+ （又
はＮ+ ）不純物拡散層をつなぐ金属配線層と、前記第２
のＰ+ （又はＮ+）型不純物拡散層と所定距離を隔てて
対向する第２のＮ+ （又はＰ+ ）型不純物拡散層と、前
記第２のＮ+ （又はＰ+ ）型不純物拡散層を固定電位端
子につなぐ接続手段とを有することを特徴とする半導体
入力保護装置。 - 【請求項２】 金属配線層は半導体チップ周辺部のスク
ライブ線領域に形成されたＰ+ （又はＮ+ ）型不純物拡
散層に形成されている請求項１記載の半導体入力保護装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285313A JP2822727B2 (ja) | 1991-10-31 | 1991-10-31 | 半導体入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285313A JP2822727B2 (ja) | 1991-10-31 | 1991-10-31 | 半導体入力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129529A true JPH05129529A (ja) | 1993-05-25 |
| JP2822727B2 JP2822727B2 (ja) | 1998-11-11 |
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ID=17689918
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|---|---|---|---|
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|---|---|
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Citations (4)
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|---|---|---|---|---|
| JPS52122090A (en) * | 1976-04-06 | 1977-10-13 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS61102766A (ja) * | 1984-10-26 | 1986-05-21 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS63314860A (ja) * | 1987-06-17 | 1988-12-22 | Mitsubishi Electric Corp | 入力保護回路 |
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-
1991
- 1991-10-31 JP JP3285313A patent/JP2822727B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52122090A (en) * | 1976-04-06 | 1977-10-13 | Toshiba Corp | Semiconductor integrated circuit device |
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| JPH0245654U (ja) * | 1988-09-24 | 1990-03-29 |
Also Published As
| Publication number | Publication date |
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| JP2822727B2 (ja) | 1998-11-11 |
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