JPS589373A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS589373A JPS589373A JP10707181A JP10707181A JPS589373A JP S589373 A JPS589373 A JP S589373A JP 10707181 A JP10707181 A JP 10707181A JP 10707181 A JP10707181 A JP 10707181A JP S589373 A JPS589373 A JP S589373A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路、特にサイリスタブリッヂを半
導体チップに組み込む時のサイリスタブリッヂを構成す
るサイリスタ等の回路素子のレイアウトに関するもので
ある。
導体チップに組み込む時のサイリスタブリッヂを構成す
るサイリスタ等の回路素子のレイアウトに関するもので
ある。
半導体集積回路の半導体チップへのサイリスタ、トラン
ジスタ、抵抗、ダイオード等のレイアウトは半導体チッ
プへ形成させる回路構成とその回路定数値が決まれば開
始できる。そして、レイアウトは回路め接続関係の平面
化と各回路素子の素子寸法の決定より始められる。素子
寸法は電気的特性との関係から算定できるが、接続関係
を平面化し、しかもチップ占有面積に無駄が生じないよ
うに各回路素子とその配線をレイアウトすることは相当
な困難が伴う。例えば、各回路素子は外部との接続のた
めに、半導体チップに設けられた外部接続端子（フェー
スダウンボンディング法による場合は半田のボンディン
グパッドが該当する。）を介して行なわれるが、この外
部接続端子と各回路素子を接続する配線Ｃ半導体チップ
上にアルミニウム等の導電性金属を選択的に蒸着して設
けられたもの）相互の交差数を最小にする必要がある。
ジスタ、抵抗、ダイオード等のレイアウトは半導体チッ
プへ形成させる回路構成とその回路定数値が決まれば開
始できる。そして、レイアウトは回路め接続関係の平面
化と各回路素子の素子寸法の決定より始められる。素子
寸法は電気的特性との関係から算定できるが、接続関係
を平面化し、しかもチップ占有面積に無駄が生じないよ
うに各回路素子とその配線をレイアウトすることは相当
な困難が伴う。例えば、各回路素子は外部との接続のた
めに、半導体チップに設けられた外部接続端子（フェー
スダウンボンディング法による場合は半田のボンディン
グパッドが該当する。）を介して行なわれるが、この外
部接続端子と各回路素子を接続する配線Ｃ半導体チップ
上にアルミニウム等の導電性金属を選択的に蒸着して設
けられたもの）相互の交差数を最小にする必要がある。
接続の容易さ、ひずみ等を考慮すると外部接続端子は半
導体チップの周辺に配置した方が良い。また、半導体チ
ップの面積の大小は１枚の半導体ウェファから得られる
半導体チップの数や半導体チップ内に欠陥を含む確率、
すなわち歩留に対して影響を与えるので半導体チップの
面積はできるだけ小さくする必要がある。
導体チップの周辺に配置した方が良い。また、半導体チ
ップの面積の大小は１枚の半導体ウェファから得られる
半導体チップの数や半導体チップ内に欠陥を含む確率、
すなわち歩留に対して影響を与えるので半導体チップの
面積はできるだけ小さくする必要がある。
本発明の目的は、配線の交差数が少なく、また、半導体
チップの面積を小さくすることができるサイリスタブリ
ッヂを組み込んだ半導体集積回路を提供するにある。
チップの面積を小さくすることができるサイリスタブリ
ッヂを組み込んだ半導体集積回路を提供するにある。
上記目的を達成する本発明の特徴とするところは、半導
体チップの周辺に沿って、カソードが互に接続される１
対のサイリスタを中央に、そしてその両側にアノードが
互に接続される１対のサイリスタの各々を配し、これら
各サイリスタのゲート回路および保護回路を半導体チッ
プの中央に各サイリスタに従属して配していることにあ
る。
体チップの周辺に沿って、カソードが互に接続される１
対のサイリスタを中央に、そしてその両側にアノードが
互に接続される１対のサイリスタの各々を配し、これら
各サイリスタのゲート回路および保護回路を半導体チッ
プの中央に各サイリスタに従属して配していることにあ
る。
以下、図面に示した一実施例と共に本発明を説明する。
第１図はサイリスタブリッヂの１個のアームを構成する
サイリスタとその保護回路および駆動口あｔ票いい、。
サイリスタとその保護回路および駆動口あｔ票いい、。
図中、１はサイリスタ、２は保護回路、３は駆動回路で
ある。保護回路２はサイリスタ１のゲート・カソード間
に設けられた保護用トランジスタＱ＋ 、高抵抗Ｒ＋
、ダイオードＤ１、トランジスタＱ１の収−スとサイリ
スタｌのアノード電位個所（アノード、アノード側エミ
ツタ層、アノード側ペース層のいずれか）の間に設けら
れた駆動用トランジスタＱ２、両トランジスタＱ１ 、
Ｑ２のエミッタ・ベース間に設けられたダイオードＤ２
１Ｄ３から構成されている。また、駆動回路３はダイオ
ードＤ４ 、 Ｄ！１ とこの先に続く定電流回路等か
ら構成されている。
ある。保護回路２はサイリスタ１のゲート・カソード間
に設けられた保護用トランジスタＱ＋ 、高抵抗Ｒ＋
、ダイオードＤ１、トランジスタＱ１の収−スとサイリ
スタｌのアノード電位個所（アノード、アノード側エミ
ツタ層、アノード側ペース層のいずれか）の間に設けら
れた駆動用トランジスタＱ２、両トランジスタＱ１ 、
Ｑ２のエミッタ・ベース間に設けられたダイオードＤ２
１Ｄ３から構成されている。また、駆動回路３はダイオ
ードＤ４ 、 Ｄ！１ とこの先に続く定電流回路等か
ら構成されている。
保護回路２はサイリスタ１のアノード・カソード間に急
峻な立ち上り電圧ｄｖ／ｄｔが加わった時、サイリスタ
１が誤点弧することを防ぐものである。
峻な立ち上り電圧ｄｖ／ｄｔが加わった時、サイリスタ
１が誤点弧することを防ぐものである。
即ち、トランジスタＱ２、ダイオードＤ３でｄｖ／ｄｔ
量を検出してトランジスタＱ１ｅ導通させ、サイリスタ
１のゲート・カソード間を短絡する。従って、ｄｖ／ｄ
ｔによってサイリスタ１内に生じた変位電流はトランジ
スタＱ１を側路してカソードに至り、誤点弧を起さない
。ｄｖ／ｄｔ量が小さく、トランジスタＱ１が導通しな
い時は、高抵抗Ｒ１を介して変位電流が側路される。
量を検出してトランジスタＱ１ｅ導通させ、サイリスタ
１のゲート・カソード間を短絡する。従って、ｄｖ／ｄ
ｔによってサイリスタ１内に生じた変位電流はトランジ
スタＱ１を側路してカソードに至り、誤点弧を起さない
。ｄｖ／ｄｔ量が小さく、トランジスタＱ１が導通しな
い時は、高抵抗Ｒ１を介して変位電流が側路される。
急峻な立ち上り電圧が加わらない状態においては、トラ
ンジスタＱ１は開放状態にあるので、ダイオードＤ３を
介して加えられるゲート信号は高抵抗Ｒ１をわずか側路
するものの、大部分はサイリスタ１のゲートに加えられ
、サイリスタ１全点弧する。従って、ゲート感度は良好
で、また保持電流も小さい利点がある。
ンジスタＱ１は開放状態にあるので、ダイオードＤ３を
介して加えられるゲート信号は高抵抗Ｒ１をわずか側路
するものの、大部分はサイリスタ１のゲートに加えられ
、サイリスタ１全点弧する。従って、ゲート感度は良好
で、また保持電流も小さい利点がある。
導通状態にあるサイリスタ１を開放させるためには、駆
動回路３からダイオードＤ４を介してゲート信号を加え
、トランジスタＱ１を導通させる。
動回路３からダイオードＤ４を介してゲート信号を加え
、トランジスタＱ１を導通させる。
トランジスタＱ１の導通によシサイリスタ１のゲートと
カソード間は短絡され、サイリスタは導通を止め、開放
状態に移行する。
カソード間は短絡され、サイリスタは導通を止め、開放
状態に移行する。
尚、ダイオードＤＩ、Ｄ２は各素子に充電される電荷の
放電経路を形成するために設けられたものである。
放電経路を形成するために設けられたものである。
このような保護回路および駆動回路を各々有する４個の
サイリスタは、半導体チップにブリッヂとして組み込ま
れるが−組み込む際に本発明が採用される。
サイリスタは、半導体チップにブリッヂとして組み込ま
れるが−組み込む際に本発明が採用される。
半導体チップは一例として第２図に示すように誘電体絶
縁分離基板１１が利用される。該基板１１は複数個の半
導体単結晶島領域１２が基板１１の一主表面に露出する
ように、誘電体膜１３を介して、半導体多結晶支持領域
１４に支持されている。第１図に示したサイリスタ１、
トランジスタＱｓ 、Ｑ２等は各島領域１２に個別にあ
るいはだき合わせて、公知のＩＣ技術により形成される
。
縁分離基板１１が利用される。該基板１１は複数個の半
導体単結晶島領域１２が基板１１の一主表面に露出する
ように、誘電体膜１３を介して、半導体多結晶支持領域
１４に支持されている。第１図に示したサイリスタ１、
トランジスタＱｓ 、Ｑ２等は各島領域１２に個別にあ
るいはだき合わせて、公知のＩＣ技術により形成される
。
例えば、サイリスタ１は、ｎ型の島領域１２に選択拡散
法により不純物を拡散してｐ型エミッタ層１）１％ ｐ
型ベース層ｐＢを形成し、ｐ型ベース層ｐｍ中にｎ型エ
ミッタ層ｎｌを形成し、不純物が拡散されなかった領域
はｎ型ベーヌ層ｎＢとして利用され、ラテラル型のサイ
リスタ１を構成する。マタ、左側の島領域１２にはトラ
ンジスタＱ２が形成される。サイリスタ１を構成する各
層には、基板１１の上側主表面に設けたシリコン酸化膜
１５における開孔を介してシリコン酸化膜１５上を延在
するアルミニウム配線１６が低抵抗接触する。この上に
更にシリコン酸化膜１７が設けられ、絶縁性を維持する
。電気的接続は配線１６によって行う場合と、シリコン
酸化膜１７に設けた開孔を介して設けた下地金属１８、
半田球１９を利用する場合がある。半田球１９は外部接
続端子である。
法により不純物を拡散してｐ型エミッタ層１）１％ ｐ
型ベース層ｐＢを形成し、ｐ型ベース層ｐｍ中にｎ型エ
ミッタ層ｎｌを形成し、不純物が拡散されなかった領域
はｎ型ベーヌ層ｎＢとして利用され、ラテラル型のサイ
リスタ１を構成する。マタ、左側の島領域１２にはトラ
ンジスタＱ２が形成される。サイリスタ１を構成する各
層には、基板１１の上側主表面に設けたシリコン酸化膜
１５における開孔を介してシリコン酸化膜１５上を延在
するアルミニウム配線１６が低抵抗接触する。この上に
更にシリコン酸化膜１７が設けられ、絶縁性を維持する
。電気的接続は配線１６によって行う場合と、シリコン
酸化膜１７に設けた開孔を介して設けた下地金属１８、
半田球１９を利用する場合がある。半田球１９は外部接
続端子である。
本発明は、サイリスタが構成される島領域とサイリスタ
以外の回路素子が構成される島領域および外部接続端子
の改良された配置構成について提案するものであり、第
３図はその実施例を示している。
以外の回路素子が構成される島領域および外部接続端子
の改良された配置構成について提案するものであり、第
３図はその実施例を示している。
第３図において、第２図と同一物には同一符号を付けて
いる。そして、基板１１上に設けられたシリコン酸化膜
は省略している。
いる。そして、基板１１上に設けられたシリコン酸化膜
は省略している。
本発明に従って、基板１１の周辺に沿った島領域１２３
〜１２ｄにブリッヂのアームとなるサイリスタが各々組
み込まれている。この時、カソードが互に接続される１
対のサイリスタが中央の島領域１２ｂ、１２Ｃに組み込
まれ、アノードが互に接続される１対のサイリスタがそ
の両側の島領域１２ａ、１２ｄに組み込まれるように配
されている。図中、斜線が付けられた部分は、第２図に
おける配線１６に相当する。
〜１２ｄにブリッヂのアームとなるサイリスタが各々組
み込まれている。この時、カソードが互に接続される１
対のサイリスタが中央の島領域１２ｂ、１２Ｃに組み込
まれ、アノードが互に接続される１対のサイリスタがそ
の両側の島領域１２ａ、１２ｄに組み込まれるように配
されている。図中、斜線が付けられた部分は、第２図に
おける配線１６に相当する。
第１図に示したサイリスタ１の保護回路および駆動回路
は基板１１の内部中央側に各サイリスクに従属して配置
される。二点鎖線で囲った領域２０ａ〜２０ｄ、２１ａ
〜２１ｄは両回路が組み込まれる島領域複数個を総括し
て示している。
は基板１１の内部中央側に各サイリスクに従属して配置
される。二点鎖線で囲った領域２０ａ〜２０ｄ、２１ａ
〜２１ｄは両回路が組み込まれる島領域複数個を総括し
て示している。
図示するように、両回路への配線は同一方向へ伸び、ま
た、サイリスタ相互の配線は半田球１９の外側を引き廻
すことができるので、配線の交差がない。このため、交
差のた込に高絶縁性を確保する必要はなく、また基板１
１の面積も削減できる。
た、サイリスタ相互の配線は半田球１９の外側を引き廻
すことができるので、配線の交差がない。このため、交
差のた込に高絶縁性を確保する必要はなく、また基板１
１の面積も削減できる。
第４図、第５図は各々、本発明の異なる実施例を示して
いる。各実施例において、第３図に示す実施例と相違す
る点はサイリスタ全構成する各層の平面パターン、およ
び、半田球の位置である。
いる。各実施例において、第３図に示す実施例と相違す
る点はサイリスタ全構成する各層の平面パターン、およ
び、半田球の位置である。
各図において第３図に示したものと同一物、相当物には
同一符号を付けている。
同一符号を付けている。
第４図に示す実施例では各島領域１２ ａ −１２ｄに
設けられたサイリスタは全く同じ形状であり、同一配置
になっている。ｐｇ、ｎＥ層は直線細状であり、ｐＢ層
は凸状である。
設けられたサイリスタは全く同じ形状であり、同一配置
になっている。ｐｇ、ｎＥ層は直線細状であり、ｐＢ層
は凸状である。
第５図に示す実施例では各島領域１２ａ−１２ｄに設け
られたサイリスクは同一形状であるが、配置方向が異な
っている。
られたサイリスクは同一形状であるが、配置方向が異な
っている。
以上の様に、配線１６、半田球１９との接続を考慮しな
がら、サイリスタの形状や配置を決めればよい。
がら、サイリスタの形状や配置を決めればよい。
また、保護回路や駆動回路の回路構成は自由に選んで用
いても本発明の効果は変らない。
いても本発明の効果は変らない。
第１図はサイリスタブリッヂの１個のアームを構成する
サイリスタとその保護回路および駆動回路を示す回路接
続図、第２図は半導体チップの一例を示す部分的縦断面
図、第３図〜第５図はそれぞれ本発明の異なる実施例を
示す半導体チップの部分的平面図である。 ｌ・・・サイリスタ、２・・・保護回路、３・・・駆動
回路、１１・・・半導体チップ、１２・・・島領域、１
３・・・誘電第 ４ 回 第 ５ ｌ 第１頁の続き ０発 明 者 細用義和 日立市幸町３丁目１番１号株式 ％式％ 式会社日立製作所戸塚工場内 ＠出 願 人 日本電気株式会社 東京都港区芝五丁目３３番１号 ０出 願 人 沖電気工業株式会社 東京都港区虎ノ門１丁目７番１２ 号 ■出 願 人 富士通株式会社 川崎市中原区上小田中１０１５番地 ＠出 願 人 株式会社日立製作所 東京都千代田区丸の内−丁目５ 番１号
サイリスタとその保護回路および駆動回路を示す回路接
続図、第２図は半導体チップの一例を示す部分的縦断面
図、第３図〜第５図はそれぞれ本発明の異なる実施例を
示す半導体チップの部分的平面図である。 ｌ・・・サイリスタ、２・・・保護回路、３・・・駆動
回路、１１・・・半導体チップ、１２・・・島領域、１
３・・・誘電第 ４ 回 第 ５ ｌ 第１頁の続き ０発 明 者 細用義和 日立市幸町３丁目１番１号株式 ％式％ 式会社日立製作所戸塚工場内 ＠出 願 人 日本電気株式会社 東京都港区芝五丁目３３番１号 ０出 願 人 沖電気工業株式会社 東京都港区虎ノ門１丁目７番１２ 号 ■出 願 人 富士通株式会社 川崎市中原区上小田中１０１５番地 ＠出 願 人 株式会社日立製作所 東京都千代田区丸の内−丁目５ 番１号
Claims (1)
- 【特許請求の範囲】 １、サイリスタブリッヂを形成する４個のサイリスタの
うちカソードが互に接続される１対のサイリスタを半導
体チップの一主表面の周辺に沿って中央に、そしてその
両側にアノードが互に接続される１対のサイリスタの各
々を配し、各サイリスタの駆動回路および保護回路は王
妃半導体チップの中央に各サイリスタに従属して配し、
外部接続端子を半導体チップの周辺に配したことを特徴
とする半導体集積回路。 ２、特許請求の範囲第１項において、各サイリスタはラ
テラル型でカソードが接続される一方導電型層はアノー
ドが接続される他方導電型層に対してゲートが接続され
ている他の他方導電型層の部分よりも接近しておシ、互
に隣り合うサイリスタはアノードが接続される他方導電
型層同志が接近していることを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10707181A JPS589373A (ja) | 1981-07-10 | 1981-07-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10707181A JPS589373A (ja) | 1981-07-10 | 1981-07-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589373A true JPS589373A (ja) | 1983-01-19 |
| JPH0136267B2 JPH0136267B2 (ja) | 1989-07-31 |
Family
ID=14449743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10707181A Granted JPS589373A (ja) | 1981-07-10 | 1981-07-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589373A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02158153A (ja) * | 1988-12-12 | 1990-06-18 | Nec Corp | 誘電体絶縁分離型半導体集積回路 |
| JPH03500320A (ja) * | 1987-09-18 | 1991-01-24 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 高電圧スイツチ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240662U (ja) * | 1988-09-12 | 1990-03-20 |
-
1981
- 1981-07-10 JP JP10707181A patent/JPS589373A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03500320A (ja) * | 1987-09-18 | 1991-01-24 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 高電圧スイツチ |
| JPH02158153A (ja) * | 1988-12-12 | 1990-06-18 | Nec Corp | 誘電体絶縁分離型半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0136267B2 (ja) | 1989-07-31 |
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