JPH0362934A - 集積回路パツケージ - Google Patents
集積回路パツケージInfo
- Publication number
- JPH0362934A JPH0362934A JP2103238A JP10323890A JPH0362934A JP H0362934 A JPH0362934 A JP H0362934A JP 2103238 A JP2103238 A JP 2103238A JP 10323890 A JP10323890 A JP 10323890A JP H0362934 A JPH0362934 A JP H0362934A
- Authority
- JP
- Japan
- Prior art keywords
- wire
- conductor
- integrated circuit
- chip
- circuit package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004020 conductor Substances 0.000 claims abstract description 63
- 239000003990 capacitor Substances 0.000 claims abstract description 52
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 239000010410 layer Substances 0.000 claims description 26
- 238000002955 isolation Methods 0.000 claims description 15
- 229910000679 solder Inorganic materials 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- 230000010354 integration Effects 0.000 claims description 2
- 239000011229 interlayer Substances 0.000 claims description 2
- 230000008878 coupling Effects 0.000 abstract description 5
- 238000010168 coupling process Methods 0.000 abstract description 5
- 238000005859 coupling reaction Methods 0.000 abstract description 5
- 239000012876 carrier material Substances 0.000 abstract description 4
- 238000010276 construction Methods 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 238000004806 packaging method and process Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/147—Semiconductor insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0102—Calcium [Ca]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/916—Narrow band gap semiconductor material, <<1ev
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/901—Capacitive junction
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
この発明は電源分配線に実装され電気的に結合されてい
る少なくとも１つのアクティブ集積回路チップと、絶縁
キャパシタが実現されている半導体相互接続キャリアの
頂部表面に形状されたチップ相互接続信号線とを有する
集積回路パッケージに関する。
る少なくとも１つのアクティブ集積回路チップと、絶縁
キャパシタが実現されている半導体相互接続キャリアの
頂部表面に形状されたチップ相互接続信号線とを有する
集積回路パッケージに関する。
Ｂ、従来の技術
超大規模集積（ＶＬＳＩ）回路が複雑になるにつれ、よ
り多くの駆動回路およびラッチをより高速にスイッチン
グさせ、それら回路の効率を向上させる必要が生じてい
る。そしてこのようなスイッチング速度の高速化により
ノイズも増大する。
り多くの駆動回路およびラッチをより高速にスイッチン
グさせ、それら回路の効率を向上させる必要が生じてい
る。そしてこのようなスイッチング速度の高速化により
ノイズも増大する。
スイッチング速度の増大に伴うノイズを減少させるため
に種々の手法が採用されてきた。１つの手法は電源電圧
の間に絶縁キャパシタとじてディスクリートのコンデン
サを実装するものである。
に種々の手法が採用されてきた。１つの手法は電源電圧
の間に絶縁キャパシタとじてディスクリートのコンデン
サを実装するものである。
一般にディスクリートのキャパシタは半導体チップから
離れて実装され、複数の電源線や大きな電源パスによっ
て半導体チップに電気的に結合される。これら電源線は
通常長いインダクタンス経路を構成する。さらに複数の
線を流れる電流のスイッチング速度が増大するとそこで
の電圧降下が生じてしまう。電圧降下は好ましくない電
源分配ノイズとなる。
離れて実装され、複数の電源線や大きな電源パスによっ
て半導体チップに電気的に結合される。これら電源線は
通常長いインダクタンス経路を構成する。さらに複数の
線を流れる電流のスイッチング速度が増大するとそこで
の電圧降下が生じてしまう。電圧降下は好ましくない電
源分配ノイズとなる。
インダクタンス経路を小さくする１つの手法はできるだ
けディスクリートのキャパシタを半導体チップに近付け
ることである。しかし半導体チップに関連するワイア線
のレイアウトないしディスクリートのキャパシタの寸法
のために、ディスクリートのキャパシタを電圧降下ない
しノイズをなくすように配置するのは不可能である。さ
らに以上の目的で採用されるディスクリートのキャパシ
タは通常高周波数、低インダクタンスのキャパシタであ
り、コスト・アップを招来する。電流スイッチング速度
の増大によりもたらされるノイズは効率を悪くし、同時
スイッチング可能なＶＬＳ■回路数を低減させることに
なる。
けディスクリートのキャパシタを半導体チップに近付け
ることである。しかし半導体チップに関連するワイア線
のレイアウトないしディスクリートのキャパシタの寸法
のために、ディスクリートのキャパシタを電圧降下ない
しノイズをなくすように配置するのは不可能である。さ
らに以上の目的で採用されるディスクリートのキャパシ
タは通常高周波数、低インダクタンスのキャパシタであ
り、コスト・アップを招来する。電流スイッチング速度
の増大によりもたらされるノイズは効率を悪くし、同時
スイッチング可能なＶＬＳ■回路数を低減させることに
なる。
したがって電流スイッチング速度の増大に関連するノイ
ズを低減し、インダクタンス経路およびコストをも低減
する手法が望まれる。
ズを低減し、インダクタンス経路およびコストをも低減
する手法が望まれる。
ＩＢＭ ＴＤＢ Ｖｏｌ、２２． Ｎｏ、１２
、ｐｐ、５３３０−５３３１はチップ直下の多層構造に
配された絶縁キャパシタとキャパシタの絶縁材料に延び
るワイアとを開示している。この構成は構造に含まれる
インダクタンスを最小化するようにするものである。
、ｐｐ、５３３０−５３３１はチップ直下の多層構造に
配された絶縁キャパシタとキャパシタの絶縁材料に延び
るワイアとを開示している。この構成は構造に含まれる
インダクタンスを最小化するようにするものである。
ＩＢＭ ＴＤＢ Ｖｏ １．２０． Ｎｏ、９゜
ｐｐ、３４３６−３４３７ は多層セラミック・モジュ
ールを開示し、このモジュールではグリーン・シート構
造内にキャパシタを一実装している。
ｐｐ、３４３６−３４３７ は多層セラミック・モジュ
ールを開示し、このモジュールではグリーン・シート構
造内にキャパシタを一実装している。
これら従来のチップ・キャリアにおいては、チップ近く
のキャパシタが大きくなり、チップとキャパシタとの間
が超低インダクタンスの結合になるという問題がある。
のキャパシタが大きくなり、チップとキャパシタとの間
が超低インダクタンスの結合になるという問題がある。
高効率のパッケージを実現するには、オン・モジュール
の絶縁キャパシタを用いて同時スイッチングのノイズを
抑圧する必要がある。そのようなキャパシタのインダク
タンスは最小のもの、理想的にはゼロでなくてはならな
い。このためＥＰ−ＡＯＯ８３４０５は埋込みキャパシ
タ構造を含むキャリアを開示している。
の絶縁キャパシタを用いて同時スイッチングのノイズを
抑圧する必要がある。そのようなキャパシタのインダク
タンスは最小のもの、理想的にはゼロでなくてはならな
い。このためＥＰ−ＡＯＯ８３４０５は埋込みキャパシ
タ構造を含むキャリアを開示している。
逆方向に延びるように整列されたコネクタ線が設けられ
、キャパシタへのリードを流れる電流による磁束を除去
するようになっている。キャパシタは多数のセグメント
を有し、これらセグメントがキャリア本体内に配され、
かつ機械的またはレーザによる除去でキャパシタのキャ
パシタンスを反転できるように、または製作後の欠陥を
なくすように適合化すべく接続されている。
、キャパシタへのリードを流れる電流による磁束を除去
するようになっている。キャパシタは多数のセグメント
を有し、これらセグメントがキャリア本体内に配され、
かつ機械的またはレーザによる除去でキャパシタのキャ
パシタンスを反転できるように、または製作後の欠陥を
なくすように適合化すべく接続されている。
多重チップ・キャリアとして、セラミック・キャリアを
用いる代りに、シリコンを用いるパッケージ手法がＩＥ
ＥＥ Ｔｒａｎｓａｅｔｉｏｎｓ ａｎｄ Ｃｏ
ｍｐｏｎｅｎｔｓ、 Ｈｙｂｒｉｄｓ ａｎｄ
ＭａｎｕｆａｅｔｕｒｉｎｇＴｅｅｈｎｏ ｌ ｏｇｙ
、 Ｖｏ １．ＣＧＭＴ −７、Ｎｏ、２．１９８４
６月、 ｐｐ、１９３−１９６に記載されている。
用いる代りに、シリコンを用いるパッケージ手法がＩＥ
ＥＥ Ｔｒａｎｓａｅｔｉｏｎｓ ａｎｄ Ｃｏ
ｍｐｏｎｅｎｔｓ、 Ｈｙｂｒｉｄｓ ａｎｄ
ＭａｎｕｆａｅｔｕｒｉｎｇＴｅｅｈｎｏ ｌ ｏｇｙ
、 Ｖｏ １．ＣＧＭＴ −７、Ｎｏ、２．１９８４
６月、 ｐｐ、１９３−１９６に記載されている。
多重集積回路チップはフリップ・チップまたはフェース
・ダウン・ボンドであり、回路チップのパッドを、相互
接続キャリアに設けられたワイヤ層の対応するパッドに
物理的に結合する。このパッケージ手法は著しい効果を
もたらす。写真エツチング手法は相互接続キャリアとチ
ップとで同じであるので、極めて高い実装密度が実現で
き、相互接続の最小寸法のりクアイアメントにも答える
ことができる。さらに低コストのパッケージが可能であ
る。なぜならキャリアには通常の集積化プロセスを用い
、かつ能動素子がなければ半導体材料の欠陥も受容でき
るからである。しかしこのキャリアを能動素子に用いた
い場合もある。
・ダウン・ボンドであり、回路チップのパッドを、相互
接続キャリアに設けられたワイヤ層の対応するパッドに
物理的に結合する。このパッケージ手法は著しい効果を
もたらす。写真エツチング手法は相互接続キャリアとチ
ップとで同じであるので、極めて高い実装密度が実現で
き、相互接続の最小寸法のりクアイアメントにも答える
ことができる。さらに低コストのパッケージが可能であ
る。なぜならキャリアには通常の集積化プロセスを用い
、かつ能動素子がなければ半導体材料の欠陥も受容でき
るからである。しかしこのキャリアを能動素子に用いた
い場合もある。
さらにこのパッケージ手法に関しては、ＰＣＴＷＯ８６
１０２４９０が電源分配ワイヤ上に実装され、電気的に
結合された集積回路チップと、電源絶縁キャパシタが実
装された半導体相互接続キャリアの表面に形成されたチ
ップ相互接続信号ワイヤとを有する集積回路パッケージ
を開示している。このシリコン・キャリアは高度にドー
プされ、相対的に導電性を有するようになっている。
１０２４９０が電源分配ワイヤ上に実装され、電気的に
結合された集積回路チップと、電源絶縁キャパシタが実
装された半導体相互接続キャリアの表面に形成されたチ
ップ相互接続信号ワイヤとを有する集積回路パッケージ
を開示している。このシリコン・キャリアは高度にドー
プされ、相対的に導電性を有するようになっている。
実質的に平坦なメタライゼーション層がこのキャリアの
上部表面に横たわるように形成されている。誘電体層が
上部メタライゼーション層の主たる部分の下に設けられ
ている。メタライゼーショ層の、この部分が、キャリア
寸法の絶縁キャパシタの一方の電極を構成する。さらに
連続したメタライゼーション層がキャリアの底面に形成
されている。導体キャリア自体およびこの底面層がキャ
パシタの他の電極を構成する。電気的接続がチップのパ
ッドと上筒層との間にあるときはいつでもキャリアの大
きさのキャパシタも実効的な絶縁をなしなから低いイン
ダクタンスでチップと結合する。
上部表面に横たわるように形成されている。誘電体層が
上部メタライゼーション層の主たる部分の下に設けられ
ている。メタライゼーショ層の、この部分が、キャリア
寸法の絶縁キャパシタの一方の電極を構成する。さらに
連続したメタライゼーション層がキャリアの底面に形成
されている。導体キャリア自体およびこの底面層がキャ
パシタの他の電極を構成する。電気的接続がチップのパ
ッドと上筒層との間にあるときはいつでもキャリアの大
きさのキャパシタも実効的な絶縁をなしなから低いイン
ダクタンスでチップと結合する。
現在知られ、利用可能なパッケージは主にバイポーラ・
チップに適用すべく開発されてきた。他方、業界はバイ
ポーラ技術からＣＭＯ５技術へと大きく変わろうとして
いる。ＣＭＯ８技術は新たな可能性をもたらす。すなわ
ち超高密度、低電力消費、多くのプロセッサを１個のチ
ップに集積できる点などである。利用可能なパッケージ
は大消費電力、高効率のバイポーラ・チップの多重チッ
プ・プロセッサ・ユニットに対して最適化されている。
チップに適用すべく開発されてきた。他方、業界はバイ
ポーラ技術からＣＭＯ５技術へと大きく変わろうとして
いる。ＣＭＯ８技術は新たな可能性をもたらす。すなわ
ち超高密度、低電力消費、多くのプロセッサを１個のチ
ップに集積できる点などである。利用可能なパッケージ
は大消費電力、高効率のバイポーラ・チップの多重チッ
プ・プロセッサ・ユニットに対して最適化されている。
これらのパッケージでは、電源ラインさらには信号ライ
ンにも高いＤＣ電流が保持されなければならない。
ンにも高いＤＣ電流が保持されなければならない。
ＣＭＯ８ＶＬＳＩ手法ではパッケージに新しい要件が加
わる。ＣＭＯ８ＶＬＳＩチップでは電源に極めて高い電
流サージが必要であり、したがって新たにＣＭＯ５にＲ
適化されたパッケージ仕様が必要である。
わる。ＣＭＯ８ＶＬＳＩチップでは電源に極めて高い電
流サージが必要であり、したがって新たにＣＭＯ５にＲ
適化されたパッケージ仕様が必要である。
Ｃ０発明が解決しようとする課題
この発明は電流のスイッチング速度の増大によるノイズ
減少の要請に関連する問題を解決することを目的として
いる。
減少の要請に関連する問題を解決することを目的として
いる。
９０課題を解決するための手段
この発明では半導体相互接続キャリアに半導体チップが
実装され、かつ絶縁キャパシタが電源分配システムに一
体化されている改良された電子パッケージが提供される
。
実装され、かつ絶縁キャパシタが電源分配システムに一
体化されている改良された電子パッケージが提供される
。
ここに提案するチップ・キャリアはとくに高密度ＣＭＯ
８態様に設計されている。高速のＣＭＯＳチップを保持
するために、絶縁キャパシタがキャリアに一体化される
。チップ・キャリア上のワイヤはキャパシティを最小に
し、抵抗を最小化するようにレイアウトされている。
８態様に設計されている。高速のＣＭＯＳチップを保持
するために、絶縁キャパシタがキャリアに一体化される
。チップ・キャリア上のワイヤはキャパシティを最小に
し、抵抗を最小化するようにレイアウトされている。
Ｅ、実施例
第１図の模式図は受動半導体相互接続キャリア２を含む
集積回路に関する。このキャリアの上部表面にはたとえ
ば９個の能動回路チップ１が配列されている。
集積回路に関する。このキャリアの上部表面にはたとえ
ば９個の能動回路チップ１が配列されている。
第２図の断面図から明らかなようにフリップ・チップな
いしフェース・ダウン・ボンディングの手法を用いて、
チップ１を、キャリア２の上部表面に配されたワイヤ（
図示しない〉に接続する。
いしフェース・ダウン・ボンディングの手法を用いて、
チップ１を、キャリア２の上部表面に配されたワイヤ（
図示しない〉に接続する。
この手法では、能動回路チップ１のパッドを相互接続キ
ャリア２のワイヤの対応するパッドに配置して結合する
。抵抗性結合を形成するために、またチップとキャリア
とを分離するために回路チップ１、キャリア２または双
方にメタリック・バンプ１５が生成される。もちろん同
様の目的を達成するメタル・システムも種々可能である
。これらは一長一短がある。採用されるシステムには超
音波ボンディング、熱圧着ボンディングおよびはんだフ
ロー・ボンディングがある。受動相互接続キャリア２は
絶縁キャパシタ・システムを有し、この絶縁キャパシタ
・システムはこの発明にしたがって回路チップ１の高密
度実装および高スィッチング速度に起因するノイズの問
題に関して最適化されている。
ャリア２のワイヤの対応するパッドに配置して結合する
。抵抗性結合を形成するために、またチップとキャリア
とを分離するために回路チップ１、キャリア２または双
方にメタリック・バンプ１５が生成される。もちろん同
様の目的を達成するメタル・システムも種々可能である
。これらは一長一短がある。採用されるシステムには超
音波ボンディング、熱圧着ボンディングおよびはんだフ
ロー・ボンディングがある。受動相互接続キャリア２は
絶縁キャパシタ・システムを有し、この絶縁キャパシタ
・システムはこの発明にしたがって回路チップ１の高密
度実装および高スィッチング速度に起因するノイズの問
題に関して最適化されている。
絶縁キャパシタ、所望の電源分配ワイヤおよびチップ相
互接続信号ワイヤの配列は第３図ないし第７図を参照し
て詳細に説明される。
互接続信号ワイヤの配列は第３図ないし第７図を参照し
て詳細に説明される。
この発明の集積回路パッケージの平面図が第３図に示さ
れる。そしてＡ−Ａｙｆｒ面図が第４図に示される。こ
の断面図には半導体相互接続キャリア２の断面が含まれ
ている。このキャリア２は好ましくは単結晶シリコンか
らなっている。
れる。そしてＡ−Ａｙｆｒ面図が第４図に示される。こ
の断面図には半導体相互接続キャリア２の断面が含まれ
ている。このキャリア２は好ましくは単結晶シリコンか
らなっている。
このキャリア２はＰ＋で高密度にドープされている。キ
ャリア２の表面にはＮ＋のウェルがある。このウェルは
好ましくは適切なドープ材料のインプランテーションま
たは拡散により生成される。好ましい実施例ではウェル
は、キャリア２にわたって分散する。規則正しく配列さ
れた平行なストライプ４から構成されている。
ャリア２の表面にはＮ＋のウェルがある。このウェルは
好ましくは適切なドープ材料のインプランテーションま
たは拡散により生成される。好ましい実施例ではウェル
は、キャリア２にわたって分散する。規則正しく配列さ
れた平行なストライプ４から構成されている。
第１のワイヤ平面ＷＬＩ内では第１導体線Ｓがストライ
プ４の表面に直接に配列されている。これら（好ましく
はメタリック）線５はストライプ４と低オーミツクで接
続される。さらにストライプ４どうじの間すなわち第１
導体ｌＲ５どうしの間で、キャリア２の表面領域に第２
導体１ｉ６が被着されている。これら導体ａ６はＰ＋の
キャリア材料と低オーミツクに接続される。
プ４の表面に直接に配列されている。これら（好ましく
はメタリック）線５はストライプ４と低オーミツクで接
続される。さらにストライプ４どうじの間すなわち第１
導体ｌＲ５どうしの間で、キャリア２の表面領域に第２
導体１ｉ６が被着されている。これら導体ａ６はＰ＋の
キャリア材料と低オーミツクに接続される。
第１および第２導体線５および６は櫛状に配列されてい
る。第１絶縁層７は第１ワイヤ平面ＷＬ１に被着されて
いる。第２ワイヤ平面ＷＬ２においては第３および第４
導体線８および９が第１絶縁層７条に被着されている。
る。第１絶縁層７は第１ワイヤ平面ＷＬ１に被着されて
いる。第２ワイヤ平面ＷＬ２においては第３および第４
導体線８および９が第１絶縁層７条に被着されている。
第３および第４導体線は第１ワイヤ平面ＷＬＩの線５お
よび６に直交して延びる。第３導体線８は第１導体線５
と電気的に接続され、第４導体ａ９は第２導体線６と電
気的に接続されている。第３導体線８は正の電圧ＶＤを
供給する電源結合パッドに結合され、第４導体線９は接
地電位ＧＮＤを供給する電源結合パッドに結合されてい
る。これによりＮ＋ストライプ４およびＰ＋キャリア２
の接合が逆方向にバイアスされる。この結果生じるデイ
プリージョン層のキャパシタンスが絶縁キャパシタを構
成し、能動チップ１の電源用として実現される。キャリ
ア２のチップ構成およびキャリアのワイヤ平面への電気
的な接続構成は以下のように動作する。
よび６に直交して延びる。第３導体線８は第１導体線５
と電気的に接続され、第４導体ａ９は第２導体線６と電
気的に接続されている。第３導体線８は正の電圧ＶＤを
供給する電源結合パッドに結合され、第４導体線９は接
地電位ＧＮＤを供給する電源結合パッドに結合されてい
る。これによりＮ＋ストライプ４およびＰ＋キャリア２
の接合が逆方向にバイアスされる。この結果生じるデイ
プリージョン層のキャパシタンスが絶縁キャパシタを構
成し、能動チップ１の電源用として実現される。キャリ
ア２のチップ構成およびキャリアのワイヤ平面への電気
的な接続構成は以下のように動作する。
第２絶縁層１１は、第３および第４導体層を含む第２ワ
イヤ平面ＷＬＺ上に被着される。第３ワイヤ平面ＷＬ３
は能動チップ１用の信号相互接続および信号ワイヤを含
み、第２絶縁層ｌｌ上に被着される。さらに能動チップ
および電源の機能上必要なら、信号ワイヤおよび第２ワ
イヤ平面ＷＬ２の間に電気接続貫通孔１０が設けられる
。第３絶縁層１３は第３ワイヤ平面ＷＬ３を被覆し、ボ
ール規定パッド１４がその上に設けられる。
イヤ平面ＷＬＺ上に被着される。第３ワイヤ平面ＷＬ３
は能動チップ１用の信号相互接続および信号ワイヤを含
み、第２絶縁層ｌｌ上に被着される。さらに能動チップ
および電源の機能上必要なら、信号ワイヤおよび第２ワ
イヤ平面ＷＬ２の間に電気接続貫通孔１０が設けられる
。第３絶縁層１３は第３ワイヤ平面ＷＬ３を被覆し、ボ
ール規定パッド１４がその上に設けられる。
ボール規定パッド１４は受けはんだバンプ１５を有して
いる。このはんだバンプ１５は能動チップ１と、３つの
ワイヤ平面に配されたチップ相互接続信号ワイヤおよび
電源分配ワイヤとの間の電気的接続を実現する。
いる。このはんだバンプ１５は能動チップ１と、３つの
ワイヤ平面に配されたチップ相互接続信号ワイヤおよび
電源分配ワイヤとの間の電気的接続を実現する。
第５図、第６図および第７図にそれぞれ示される実施例
は第３図および第４図に示されるものと本質的には異な
らない。したがって異なる部分のみ示す。主たる相違は
絶縁キャパシタの実現の仕方である。第３図および第４
図の実施例では、絶縁キャパシタはストライプ４および
キャリア材料の間の接合のデイプリージョン層により構
成されるが、第５図の実施例は純粋な誘電体キャパシタ
を用いる。また第６図および第７図の実施例はジャンク
ションおよび誘電体キャパシタを結合して用いる。
は第３図および第４図に示されるものと本質的には異な
らない。したがって異なる部分のみ示す。主たる相違は
絶縁キャパシタの実現の仕方である。第３図および第４
図の実施例では、絶縁キャパシタはストライプ４および
キャリア材料の間の接合のデイプリージョン層により構
成されるが、第５図の実施例は純粋な誘電体キャパシタ
を用いる。また第６図および第７図の実施例はジャンク
ションおよび誘電体キャパシタを結合して用いる。
第５図の実施例はさらに高ドープの受動半導体相互接続
キャリア２を含む。キャリア２の表面には離間された誘
電体中間層のストライプ１６が設けられている。第１ワ
イヤ平面ＷＬＩの第１導体′ｌＢ５はこれらストライプ
１６の表面に被着されている。これが誘電体キャパシタ
の第１電極を構成する。第２導体線６はストライプ１６
の間でキャリア２とオーミックに接続し、高ドープキャ
リア材料とともにキャパシタの第２電極を構成する。
キャリア２を含む。キャリア２の表面には離間された誘
電体中間層のストライプ１６が設けられている。第１ワ
イヤ平面ＷＬＩの第１導体′ｌＢ５はこれらストライプ
１６の表面に被着されている。これが誘電体キャパシタ
の第１電極を構成する。第２導体線６はストライプ１６
の間でキャリア２とオーミックに接続し、高ドープキャ
リア材料とともにキャパシタの第２電極を構成する。
第２ワイヤ平面ＷＬ２は貫通孔１０を介して第１ワイヤ
平面ＷＬＩに電気的に接続され、これら第１および第２
ワイヤ平面が電源分配ワイヤを構成する。
平面ＷＬＩに電気的に接続され、これら第１および第２
ワイヤ平面が電源分配ワイヤを構成する。
第５図の実施例のチップおよび第３ワイヤ平面の構成は
第３図および第４図に対応するので、図示しない。
第３図および第４図に対応するので、図示しない。
第６図の実施例において、Ｎ＋ストライプ４はまたＰ＋
キャリア２の表面内に形成される。第１ワイヤ平面ＷＬ
Ｉの第１および第２導体線５および６はストライプ４お
よびキャリア４の対応する面と、これらストライプ４の
間でオーミックに接続される。第２導体線６の付加的な
特徴に固有な点で技術的に重要な点は、第２導体＃！６
が隣接ストライプ領域にまで部分的に延び、ただ付加的
な誘電体の中間層のストライプ１７によって表面から離
間しているという点である。
キャリア２の表面内に形成される。第１ワイヤ平面ＷＬ
Ｉの第１および第２導体線５および６はストライプ４お
よびキャリア４の対応する面と、これらストライプ４の
間でオーミックに接続される。第２導体線６の付加的な
特徴に固有な点で技術的に重要な点は、第２導体＃！６
が隣接ストライプ領域にまで部分的に延び、ただ付加的
な誘電体の中間層のストライプ１７によって表面から離
間しているという点である。
第６図および第７図の実施例に共通な点はジャンクショ
ン・キャパシタおよび誘電体キャパシタの並列回路とし
て絶縁キャパシタを構成した点である。すなわちこれら
２種類のキャパシタを足して大容量を実現している。
ン・キャパシタおよび誘電体キャパシタの並列回路とし
て絶縁キャパシタを構成した点である。すなわちこれら
２種類のキャパシタを足して大容量を実現している。
Ｆ０発明の効果
この発明の重要な特徴は、能動集積回路チップおよび絶
縁キャパシタ構造を能動チップの電源パッド・グリッド
に結合する受動半導体キャリアを集積回路パッケージに
含ませる点である。能動集積回路チップの電源は所望の
絶縁キャパシタを有し、電源分配ワイヤを適合化して最
適化される。
縁キャパシタ構造を能動チップの電源パッド・グリッド
に結合する受動半導体キャリアを集積回路パッケージに
含ませる点である。能動集積回路チップの電源は所望の
絶縁キャパシタを有し、電源分配ワイヤを適合化して最
適化される。
最も重要な点は、各チップの真下に電源絶縁キャパシタ
を設ける点である。チップおよびキャパシタの間が極め
て近くで結合されているので、直列のインダクタンスは
ほとんどない。したがってこのキャパシタは極めて高周
波の絶縁キャパシタとして動作する。付加、的な利点は
、第２ワイヤ平面ＷＬ２が通常はわずかな電源線および
第３ワイヤ平面用のアンダーパスしか含まないという点
である。結局これにより第２ワイヤ平面ＷＬ２は極めて
低いワイヤ密度しか持たない。第３ワイヤ平画ＷＬ３の
低キャパシタンスおよび中間層のショート故障に起因す
る製造歩留りの向上という点から極めて有利である。
を設ける点である。チップおよびキャパシタの間が極め
て近くで結合されているので、直列のインダクタンスは
ほとんどない。したがってこのキャパシタは極めて高周
波の絶縁キャパシタとして動作する。付加、的な利点は
、第２ワイヤ平面ＷＬ２が通常はわずかな電源線および
第３ワイヤ平面用のアンダーパスしか含まないという点
である。結局これにより第２ワイヤ平面ＷＬ２は極めて
低いワイヤ密度しか持たない。第３ワイヤ平画ＷＬ３の
低キャパシタンスおよび中間層のショート故障に起因す
る製造歩留りの向上という点から極めて有利である。
付加的な利点は第１ワイヤ平酉ＷＬ１が第４図に示され
るように直接にシリコンに接続されているという点であ
る。シリコンとメタル層１の間にはなんら絶縁層は不要
である。したがってこれらの間の相互接続貫通孔が省略
できる。メタル層１およびシリコンの間のインターフェ
ースは欠陥に左右されにくい。これは第４図の構成にま
さにあてはまり、第５図ないし第７図でも若干少なくな
るものの同様の効果がある。
るように直接にシリコンに接続されているという点であ
る。シリコンとメタル層１の間にはなんら絶縁層は不要
である。したがってこれらの間の相互接続貫通孔が省略
できる。メタル層１およびシリコンの間のインターフェ
ースは欠陥に左右されにくい。これは第４図の構成にま
さにあてはまり、第５図ないし第７図でも若干少なくな
るものの同様の効果がある。
第１図はこの発明の適用される集積回路パッケージを示
す平面図、第２図は第１図の断面図、第３図はこの発明
の第１の実施例を示す平面図、第４図は第３図の実施例
の断面図、第５図はこの発明の第２の実施例を示す断面
図、第６図および第７図はこの発明の第３の実施例を示
す断面図である。 １・・・能動回路チップ、２・・・受動半導体相互接続
キャリア、４・・・ウェルを構成するストライプ、５・
・・第１導体線、６・・・第２導体線、ＷＬＩ・・・第
１ワイヤ平面、ＷＬ２・・・第２ワイヤ平面。
す平面図、第２図は第１図の断面図、第３図はこの発明
の第１の実施例を示す平面図、第４図は第３図の実施例
の断面図、第５図はこの発明の第２の実施例を示す断面
図、第６図および第７図はこの発明の第３の実施例を示
す断面図である。 １・・・能動回路チップ、２・・・受動半導体相互接続
キャリア、４・・・ウェルを構成するストライプ、５・
・・第１導体線、６・・・第２導体線、ＷＬＩ・・・第
１ワイヤ平面、ＷＬ２・・・第２ワイヤ平面。
Claims (11)
- （１）電源絶縁キャパシタが実装される受動半導体相互
接続キャリアの上部表面にそれぞれ形成された電源分配
ワイヤおよびチップ相互接続信号ワイヤに実装され電気
的に接続される少なくとも１つの能動集積回路チップを
具備する集積回路パッケージにおいて、 上記受動半導体相互接続キャリアが第１導電型であり、 第２導電型の複数のウェルが上記受動半導体相互接続キ
ャリアの表面に相互に離間して設けられ、 上記電源分配ワイヤが第１ワイヤ平面に設けられた第１
導体線および第２導体線を含み、 上記第１導体線が上記ウェルの表面領域にオーミックに
被着され、上記第２導体線が上記ウェルに挟まれる上記
受動半導体相互接続キャリアの表面部分にオーミックに
被着され、 上記第１導体線および第２導体線がそれぞれ電源の第１
端子および第２端子に接続され、上記ウェルと、上記ウ
ェルに埋めこまれた上記受動半導体相互接続キャリアの
材料との間の接合キャパシタンスが上記絶縁キャパシタ
を構成するようにしたことを特徴とする集積回路パッケ
ージ。 - （２）電源絶縁キャパシタが実装される受動半導体相互
接続キャリアの上部表面にそれぞれ形成された電源分配
ワイヤおよびチップ相互接続信号ワイヤに実装され電気
的に接続される少なくとも１つの能動集積回路チップを
具備する集積回路パッケージにおいて、 上記受動半導体相互接続キャリアが第１導電型であり、 誘電体層の複数のストライプが上記受動半導体相互接続
キャリアの表面に相互に離間して設けられ、 上記電源分配ワイヤが第１ワイヤ平面に設けられた第１
導体線および第２導体線を含み、 上記第１導体線が上記ストライプの表面領域に被着され
、上記第２導体線が上記ストライプに挟まれる上記受動
半導体相互接続キャリアの表面部分にオーミックに被着
され、 上記第１導体線および第２導体線がそれぞれ電源の第１
端子および第２端子に接続され、上記第１導体線、第２
導体線およびこれらの間の誘電体層の上記ストライプが
、上記絶縁キャパシタを構成するようにしたことを特徴
とする集積回路パッケージ。 - （３）上記ウェルが規則正しく平行して配置されたスト
ライプからなり、上記第１導体線および第２導体線が上
記第１ワイヤ平面において櫛状に配される請求項１記載
の集積回路パッケージ。 - （４）上記ストライプは規則正しく平行して配置され、
上記第１導体線および第２導体線が上記第１ワイヤ平面
において櫛状に配される請求項２記載の集積回路パッケ
ージ。 - （５）上記第２導体線は隣接する上記ウェルに部分的に
わたって延び、しかも上記第２導体線は上記ウェルの表
面から誘電体中間層により離間されている請求項１また
は３記載の集積回路パッケージ。 - （６）上記第１導体線は上記受動半導体相互接続キャリ
アの隣接領域に部分的にわたって延び、しかも上記第１
導体線は上記隣接領域の表面から誘電体中間層により離
間されている請求項１または３記載の集積回路パッケー
ジ。 - （７）上記電源分配ワイヤはさらに第３導体線および第
４導体線を含む第２ワイヤ平面を有し、上記第２ワイヤ
平面は第１絶縁層により上記第１ワイヤ平面から分離さ
れ、 上記第３導体線は貫通孔を介して上記第１導体線に接続
され、 上記第４導体線は貫通孔を介して上記第２導体線に接続
され、 上記チップの電源パッドが上記第３導体線および第４導
体線に接続される請求項１ないし６記載の集積回路パッ
ケージ。 - （８）上記第４導体線は上記第１ワイヤ平面の導体線に
対して直交して平行に設けられる請求項７記載の集積回
路パッケージ。 - （９）上記第１ワイヤ平面および第２ワイヤ平面のグリ
ル形状が上記チップの電源パッドのグリッドに合わされ
る請求項７または８記載の集積回路パッケージ。 - （１０）上記チップ相互接続信号ワイヤが上記第２ワイ
ヤ平面から第２絶縁層を介して離間される１または複数
の第３ワイヤ平面からなる請求項７ないし９記載の集積
回路パッケージ。 - （１１）上記チップのパッドは上記第３ワイヤ平面には
んだバンプにより結合される請求項１ないし１０記載の
集積回路パッケージ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP89107094.8 | 1989-04-20 | ||
| EP89107094A EP0393220B1 (en) | 1989-04-20 | 1989-04-20 | Integrated circuit package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0362934A true JPH0362934A (ja) | 1991-03-19 |
| JPH0587977B2 JPH0587977B2 (ja) | 1993-12-20 |
Family
ID=8201258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2103238A Granted JPH0362934A (ja) | 1989-04-20 | 1990-04-20 | 集積回路パツケージ |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5016087A (ja) |
| EP (1) | EP0393220B1 (ja) |
| JP (1) | JPH0362934A (ja) |
| DE (1) | DE68916784T2 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354695A (en) * | 1992-04-08 | 1994-10-11 | Leedy Glenn J | Membrane dielectric isolation IC fabrication |
| US5216280A (en) * | 1989-12-02 | 1993-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having pads at periphery of semiconductor chip |
| JP2960560B2 (ja) * | 1991-02-28 | 1999-10-06 | 株式会社日立製作所 | 超小型電子機器 |
| US5434453A (en) * | 1991-04-26 | 1995-07-18 | Hitachi, Ltd. | Semiconductor integrated circuit device and computer system using the same |
| KR930008891A (ko) * | 1991-10-30 | 1993-05-22 | 정몽헌 | 온-칩 디카플링 캐패시터 구성방법 |
| JPH05183019A (ja) * | 1991-12-27 | 1993-07-23 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US5404265A (en) * | 1992-08-28 | 1995-04-04 | Fujitsu Limited | Interconnect capacitors |
| KR0170456B1 (ko) * | 1993-07-16 | 1999-03-30 | 세끼사와 다까시 | 반도체 장치 및 그 제조방법 |
| US5341979A (en) * | 1993-09-03 | 1994-08-30 | Motorola, Inc. | Method of bonding a semiconductor substrate to a support substrate and structure therefore |
| US5371403A (en) * | 1993-09-24 | 1994-12-06 | Vlsi Technology, Inc. | High performance package using high dielectric constant materials for power/ground and low dielectric constant materials for signal lines |
| US5661336A (en) * | 1994-05-03 | 1997-08-26 | Phelps, Jr.; Douglas Wallace | Tape application platform and processes therefor |
| US5534465A (en) * | 1995-01-10 | 1996-07-09 | At&T Corp. | Method for making multichip circuits using active semiconductor substrates |
| JP3160198B2 (ja) * | 1995-02-08 | 2001-04-23 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | デカップリング・コンデンサが形成された半導体基板及びこれの製造方法 |
| US5620927A (en) * | 1995-05-25 | 1997-04-15 | National Semiconductor Corporation | Solder ball attachment machine for semiconductor packages |
| US6111317A (en) * | 1996-01-18 | 2000-08-29 | Kabushiki Kaisha Toshiba | Flip-chip connection type semiconductor integrated circuit device |
| US5643818A (en) * | 1996-05-02 | 1997-07-01 | International Business Machines Corporation | Removal of residues from metallic insert used in manufacture of multi-layer ceramic substrate with cavity for microelectronic chip |
| US5811868A (en) * | 1996-12-20 | 1998-09-22 | International Business Machines Corp. | Integrated high-performance decoupling capacitor |
| TW448524B (en) * | 1997-01-17 | 2001-08-01 | Seiko Epson Corp | Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment |
| US6015955A (en) | 1997-06-20 | 2000-01-18 | International Business Machines Corporation | Reworkability solution for wirebound chips using high performance capacitor |
| US6118180A (en) * | 1997-11-03 | 2000-09-12 | Lsi Logic Corporation | Semiconductor die metal layout for flip chip packaging |
| US6385565B1 (en) * | 1998-06-18 | 2002-05-07 | Sun Microsystems, Inc. | System and method for determining the desired decoupling components for power distribution systems using a computer system |
| US6532439B2 (en) | 1998-06-18 | 2003-03-11 | Sun Microsystems, Inc. | Method for determining the desired decoupling components for power distribution systems |
| KR100294449B1 (ko) * | 1998-07-15 | 2001-07-12 | 윤종용 | 본딩패드하부에형성되는커패시터를구비한반도체집적회로장치 |
| JP2000100814A (ja) * | 1998-09-18 | 2000-04-07 | Hitachi Ltd | 半導体装置 |
| US6495442B1 (en) | 2000-10-18 | 2002-12-17 | Magic Corporation | Post passivation interconnection schemes on top of the IC chips |
| US6600364B1 (en) * | 1999-01-05 | 2003-07-29 | Intel Corporation | Active interposer technology for high performance CMOS packaging application |
| US6137161A (en) * | 1999-09-14 | 2000-10-24 | International Business Machines Corporation | Interposer array module for capacitive decoupling and filtering |
| JP2001217242A (ja) * | 2000-02-03 | 2001-08-10 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US6827325B2 (en) * | 2000-08-28 | 2004-12-07 | Johnson & Johnson Vision Care, Inc. | Shape memory polymer or alloy ophthalmic lens mold and methods of forming ophthalmic products |
| JP2004055628A (ja) * | 2002-07-17 | 2004-02-19 | Dainippon Printing Co Ltd | ウエハレベルの半導体装置及びその作製方法 |
| US6789241B2 (en) * | 2002-10-31 | 2004-09-07 | Sun Microsystems, Inc. | Methodology for determining the placement of decoupling capacitors in a power distribution system |
| US7435627B2 (en) * | 2005-08-11 | 2008-10-14 | International Business Machines Corporation | Techniques for providing decoupling capacitance |
| EP2291701A4 (en) * | 2008-06-16 | 2013-11-06 | Hardisty Optical Group Llc | NOSE SUPPORT FOR LIGHT SURFACE GLASSES |
| JP5102726B2 (ja) * | 2008-09-08 | 2012-12-19 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US8497564B2 (en) * | 2009-08-13 | 2013-07-30 | Broadcom Corporation | Method for fabricating a decoupling composite capacitor in a wafer and related structure |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1487945A (en) * | 1974-11-20 | 1977-10-05 | Ibm | Semiconductor integrated circuit devices |
| US4453176A (en) * | 1981-12-31 | 1984-06-05 | International Business Machines Corporation | LSI Chip carrier with buried repairable capacitor with low inductance leads |
| JPS58158958A (ja) * | 1982-03-16 | 1983-09-21 | Seiko Epson Corp | 複合型固体装置 |
| NL8202470A (nl) * | 1982-06-18 | 1984-01-16 | Philips Nv | Hoogfrequentschakelinrichting en halfgeleiderinrichting voor toepassing in een dergelijke inrichting. |
| US4616655A (en) * | 1984-01-20 | 1986-10-14 | Cordis Corporation | Implantable pulse generator having a single printed circuit board and a chip carrier |
| EP0172889A1 (en) * | 1984-02-17 | 1986-03-05 | AT&T Corp. | Integrated circuit chip assembly |
| US4675717A (en) * | 1984-10-09 | 1987-06-23 | American Telephone And Telegraph Company, At&T Bell Laboratories | Water-scale-integrated assembly |
| JPS60220939A (ja) * | 1985-03-20 | 1985-11-05 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6272144A (ja) * | 1985-09-25 | 1987-04-02 | Toshiba Corp | 半導体装置 |
| US4866507A (en) * | 1986-05-19 | 1989-09-12 | International Business Machines Corporation | Module for packaging semiconductor integrated circuit chips on a base substrate |
-
1989
- 1989-04-20 DE DE68916784T patent/DE68916784T2/de not_active Expired - Fee Related
- 1989-04-20 EP EP89107094A patent/EP0393220B1/en not_active Expired - Lifetime
-
1990
- 1990-02-15 US US07/480,422 patent/US5016087A/en not_active Expired - Lifetime
- 1990-04-20 JP JP2103238A patent/JPH0362934A/ja active Granted
-
1991
- 1991-05-07 US US07/696,675 patent/US5162264A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0393220B1 (en) | 1994-07-13 |
| US5162264A (en) | 1992-11-10 |
| EP0393220A1 (en) | 1990-10-24 |
| DE68916784D1 (de) | 1994-08-18 |
| US5016087A (en) | 1991-05-14 |
| DE68916784T2 (de) | 1995-01-05 |
| JPH0587977B2 (ja) | 1993-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0362934A (ja) | 集積回路パツケージ | |
| EP0197089B1 (en) | Wafer-scale-integrated assembly | |
| US5384488A (en) | Configuration and method for positioning semiconductor device bond pads using additional process layers | |
| JP4592122B2 (ja) | パッケージ層の数を削減したフリップチップ・パッケージ | |
| US4021838A (en) | Semiconductor integrated circuit devices | |
| US6376917B1 (en) | Semiconductor device | |
| US7064444B2 (en) | Multi-chip ball grid array package | |
| US6770963B1 (en) | Multi-power ring chip scale package for system level integration | |
| US4888665A (en) | Customizable circuitry | |
| US6727597B2 (en) | Integrated circuit device having C4 and wire bond connections | |
| US5093708A (en) | Multilayer integrated circuit module | |
| JP3758678B2 (ja) | 高性能集積回路パッケージ | |
| US7821128B2 (en) | Power semiconductor device having lines within a housing | |
| US5606199A (en) | Resin-molded type semiconductor device with tape carrier connection between chip electrodes and inner leads of lead frame | |
| CN1568543B (zh) | 半导体元件 | |
| KR100299560B1 (ko) | 리드프레임리드와도전성트레이스를조합한고밀도집적회로어셈블리 | |
| JP2000124352A (ja) | 半導体集積回路装置およびその製造方法 | |
| US5021869A (en) | Monolithic semiconductor chip interconnection technique and arrangement | |
| US5148249A (en) | Semiconductor protection device | |
| JPH0519983B2 (ja) | ||
| JP2002170920A (ja) | フリップチップ装置 | |
| JP2002270643A (ja) | 半導体チップ及び半導体装置 | |
| JPH01264237A (ja) | 半導体装置 | |
| JPH04249325A (ja) | 半導体集積回路 | |
| JPS59165440A (ja) | 集積回路パツケ−ジ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071220 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081220 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081220 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091220 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091220 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101220 Year of fee payment: 17 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101220 Year of fee payment: 17 |