KR100294449B1 - 본딩패드하부에형성되는커패시터를구비한반도체집적회로장치 - Google Patents

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Abstract

여기에 개시되는 반도체 장치는 주 표면을 가지는 반도체 기판과, 상기 주 표면 상에 형성되는 적어도 하나의 본딩 패드를 가지되, 상기 적어도 하나의 본딩 패드와 상기 주 표면 사이에 다층 배선 구조를 가지는 영역을 포함한다. 상기 다층 배선 구조는 적어도 제 1 및 제 2 배선 막들 그리고 상기 배선 막들 사이에 적어도 하나의 층간 절연막을 가지며 상기 제 1 배선 막, 상기 층간 절연막 그리고 상기 제 2 배선 막은 상기 본딩 패드 하부에 커패시터를 구성한다.

Description

본딩 패드 하부에 형성되는 커패시터를 구비한 반도체 집적 회로 장치(A SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE WITH A CAPACITOR FORMED UNDER A BONDING PAD)
본 발명은 반도체 집적 회로 장치에 관한 것으로서, 구체적으로 본딩 패드 하부에 형성되는 커패시터를 구비한 반도체 집적 회로 장치에 관한 것이다.
VLSI (a very large scale integrated) 회로에 의해서 점유되는 웨이퍼 면적 (즉, 칩 면적)은 점차적으로 증가하고 있는 추세에 있다. 메모리 반도체 집적 회로의 저장 용량이 증가함에 따라 그리고 다양한 기능들을 수행하는 복수의 기능 블록들 (또는, 칩들)을 하나로 집적함에 따라 그러한 VLSI 회로의 칩 면적이 계속해서 증가하고 있다.
일반적으로, 외부 전원 전압을 칩 내부에 공급하기 위한 전원 배선은 메탈을 이용하여 형성되기 때문에, 그것에 의해서 점유되는 칩 면적은 다른 신호 배선들에 비해서 상대적으로 크다. 도 1에 도시된 바와 같이, 칩 (1)에는, 칩 (1)의 외부와 내부를 연결하기 위한 복수 개의 본딩 패드들 (bonding pads) (12)가 구비된다. 도면에는 도시되지 않았지만, 상기 본딩 패드들 (12)은 대응하는 패키지 핀들에 각각 전기적으로 연결된다. 게다가, 상기 칩 (1) 내에는, 외부 전원 전압을 내부로 공급하기 위한 상기 전원 배선 (14)이 도 1에 도시된 바와 같이 배열되며, 도시의 편의상, 외부 접지 전압을 공급하기 위한 접지 배선은 도시되지 않았다. 도 1에서 알 수 있듯이, 상기 전원 배선 (14)은 칩 (1)의 많은 부분 (또는, 영역)을 점유하고 있다. 상기 본딩 패드들 (12)이 형성되는 영역에 인접한 영역에는, 일반적으로, 반도체 집적 회로가 배열되지 않는다. 상기 본딩 패드들 (12) 역시 상기 전원 배선 (14)과 마찬가지로 많은 칩 면적을 점유하게 된다.
그러므로, 동일한 웨이퍼에서 많은 칩들을 얻기 위해서, 계속해서 증가되는 칩 면적을 효율적으로 줄일 수 있는 레이 아웃 방법이 요구되고 있다.
따라서 본 발명의 목적은 본딩 패드 하부에 형성되는 커패시터를 구비한 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 다른 목적은 본딩 패드 하부에 배열되는 전원 배선 구조를 가지는 반도체 집적 회로 장치를 제공하는 것이다.
도 1은 반도체 집적 회로 장치에서 일반적인 전원 라인 및 본딩 패드 배열을 보여주는 도면;
도 2는 본 발명의 바람직한 제 1 실시예에 따른 반도체 집적 회로 장치의 레이 아웃;
도 3은 도 2의 3a-3a'을 따라 절단된 본딩 패드의 하부 구조를 보여주는 단면도;
도 4는 본 발명의 바람직한 제 2 실시예에 따른 본딩 패드의 다른 하부 구조를 보여주는 단면도;
도 5는 본 발명의 바람직한 제 2 실시예에 따른 모오스 커패시터의 구조를 보여주는 단면도;
도 6은 도 5의 점선 6a-6a'을 따라 절단된 본딩 패드의 하부 구조를 보여주는 단면도; 그리고
도 7은 도 5의 점선 6a-6a'을 따라 절단된 본딩 패드의 다른 하부 구조를 보여주는 단면도이다.
*도면의 주요 부분에 대한 부호 설명
12, 120 : 본딩 패드 14, 180 : 전원 배선
100 : 칩 160 : 코어 영역
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 주 표면을 가지는 반도체 기판 및; 상기 주 표면 상에 형성되는 적어도 하나의 본딩 패드를 가지되, 상기 적어도 하나의 본딩 패드와 상기 주 표면 사이에 다층 배선 구조를 가지는 영역을 포함하고, 상기 다층 배선 구조는 적어도 제 1 및 제 2 배선 막들 그리고 상기 배선 막들 사이에 적어도 하나의 층간 절연막을 가지며 상기 제 1 배선 막, 상기 층간 절연막 그리고 상기 제 2 배선 막은 상기 본딩 패드 하부에 커패시터를 구성한다.
이 실시예에 있어서, 상기 제 1 및 제 2 배선 막들의 각 폭은 상기 적어도 하나의 본딩 패드의 폭과 동일하거나 그보다 크다.
이 실시예에 있어서, 상기 제 1 배선 막은 외부로부터 인가되는 접지 전압을 받아들이기 위한 접지 배선을 이용하여 형성되고, 상기 제 2 배선 막은 외부로부터 인가되는 전원 전압을 받아들이기 위한 전원 배선을 이용하여 형성된다.
이 실시예에 있어서, 상기 커패시터는 접지 노이즈 또는 전원 전압 노이즈를 안정시키기 위한 회로로서 사용된다.
본 발명의 다른 특징에 의하면, 주 표면을 가지는 반도체 기판과; 상기 주 표면 상에 형성되는 복수 개의 본딩 패드들을 가지는 영역과; 상기 주 표면 상에 형성되고 상기 영역을 따라 배열된 복수 개의 제 1 도전 패턴들을 가지는 제 1 도전층과; 상기 주 표면과 상기 제 1 도전층 사이에 형성되고 상기 영역을 따라 배열된 복수 개의 제 2 도전 패턴들을 가지되, 상기 제 2 도전 패턴들은 상기 제 1 도전 패턴들과 오버랩 되도록 배열되는 제 2 도전층 및; 상기 도전층들 사이에 그리고 접하여 형성되는 절연층을 포함한다.
이 실시예에 있어서, 상기 대응하는 제 1 및 제 2 도전 패턴들과 그것 사이의 상기 절연층은 커패시터들을 구성한다.
본 발명의 또 다른 특징에 의하면, 주 표면을 가지는 반도체 기판과; 상기 주 표면 상에 형성되는 복수 개의 본딩 패드들을 가지는 영역과; 상기 주 표면과 상기 패드들 사이에 배열되고 그리고 상기 영역을 따라 신장하는 제 1 배선층과; 상기 주 표면과 상기 제 1 배선층 사이에 배열되고 그리고 상기 영역을 따라 배열되는 제 2 배선층 및; 상기 배선층들 사이에 그리고 접하여 형성된 절연층을 포함한다.
이 실시예에 있어서, 상기 제 1 배선층은 상기 본딩 배선이 상기 본딩 패드에 접착될 때 생기는 스트레스를 줄이기 위해 상기 본딩 패드들 하부에 복수 개의 비아 홀들을 가진다.
본 발명의 또 다른 특징에 의하면, 복수 개의 본딩 패드들을 가지는 반도체 장치에 있어서: 주 표면을 가지는 제 1 도전형의 반도체 기판과; 상기 복수 개의 본딩 패드들을 가지는 영역을 따라 상기 반도체 기판 내에 형성되는 제 2 도전형의 액티브 영역과; 상기 주 표면에 형성되는 절연층 및; 상기 절연층 상에 형성되고 그리고 상기 본딩 패드 영역을 따라 신장하는 도전층을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 액티브 영역은 금속 산화물 반도체 트랜지스터의 소오스 및 드레인 영역들이 형성될 때 동시에 형성되고, 상기 도전층은 상기 금속 산화물 반도체 트랜지스터의 게이트 전극이 형성될 때 동시에 형성되는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 복수 개의 본딩 패드들을 가지는 반도체 장치에 있어서: 주 표면을 가지는 제 1 도전형의 반도체 기판과; 상기 주 표면 상에 형성된 복수 개의 도전 패턴들을 가지며 상기 본딩 패드들을 가지는 영역을 따라 배열되는 도전층과; 상기 주 표면과 상기 도전층 사이에 형성되는 절연층 및; 상기 본딩 패드 영역을 따라 상기 반도체 기판 내에 형성된 제 2 도전형의 복수 개의 액티브 영역들을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 도전 패턴들은 상기 대응하는 액티브 영역들과 각각 오버랩 되도록 배열되는 것을 특징으로 한다.
(작용)
이와 같은 장치에 의해서, 본딩 패드들 하부에 그리고 상기 본딩 패드들이 배열되는 방향으로 신장하도록 절연층이 삽입된 도전층들을 배열하여 대용량 커패시터 (전원 안정화 회로로서 사용될 수 있음)가 형성될 수 있다. 또한, 상기 도전층들 대신에 전원 레일 및 접지 레일이 배열될 수 있다.
(제 1 실시예)
도 2는 본 발명의 바람직한 제 1 실시예에 따른 반도체 집적 회로 장치의 레이 아웃을 보여준다. 도 2를 참조하면, 반도체 집적 회로 장치 (100) 즉, 칩 (또는, 다이)에는, 칩 외부와 칩 내부를 연결하기 위한 복수의 본딩 패드들 (120)이 칩 (100) 주변 영역을 따라 배열되어 되며, 각 본딩 패드 (120)는 대응하는 입/출력 회로들 (140)을 통해서 집적 회로들 (미도시됨) (예를 들면, 메모리 셀들, 로직 회로들, 또는 그와 유사한 것)이 형성되는 코어 영역 (core area) (160)에 전기적으로 연결된다. 또한, 본 발명에 따른 반도체 집적 회로 장치 (100)에는, 상기 본딩 패드들 (120)이 배열되는 영역에 그리고 상기 본딩 패드들 (120)의 하부에 메탈 배선 또는 도전막 (180)이 배열되어 있다. 상술한 레이 아웃에 따르면, 본 발명에 따른 반도체 집적 회로 장치 (100)가 종래의 반도체 집적 회로 장치 (1)에 비해서 보다 적은 칩 면적을 점유함은 이 분야에 숙련된 자들에게 자명하다. 상기 본딩 패드들 (120)이 배열되는 영역의 구조를 보여주는 단면도가 도 3에 도시되어 있다.
도 3을 참조하면, 도 2의 점선 3a-3a'를 따라 절단된 단면도가 도시되어 있다. 반도체 기판 (200) 상에는, 외부 전원 전압 및 외부 접지 전압을 칩 내부로 공급하기 위한 도전층들 (또는, 도전막들) (204) 및 (208)이 적층된 구조로 형성되어 있으며, 절연층 (206)이 그것들 사이에 삽입되어 있다. 상기 도전층 (204)은, 도 3에 도시된 바와 같이, 반도체 기판 (200)에 접하는 절연막 (202) 상에 형성되고 본딩 패드들 (120)은 상기 도전층 (208)에 접하는 절연막 (210) 상에 형성된다. 여기서, 상기 도전층들 (208) 및 (204)은 외부 전원 전압을 칩 내부에 공급하기 위한 전원 레일 (power rail) 및 접지 레일 (ground rail)로서 각각 사용될 수 있으며, 이 경우 메탈 (metal)로 형성될 것이다. 상기 전원 및 접지 레일들 (208) 및 (204)이 도 3에 도시된 바와 같은 구조로 배열되면 (즉, 본딩 패드들 (120) 하부에 배열되는 구조), 본 발명의 반도체 집적 회로 장치는 종래의 반도체 집적 회로 장치보다 더 적은 칩 면적을 차지할 것이다. 또한, 본딩 패드들 (120)과 외부 패키지 핀들을 연결하기 위한 배선들이 형성될 때 생기는 스트레스를 줄이기 위해서, 상기 본딩 패드들 (120) 하부의 도전층 (208) 내에는, 비아 홀들 (via holes) (212)가 형성될 수 있다.
게다가, 상기 도전층들 (204) 및 (208)은 도 2의 코어 영역 (160)에 반도체 집적 회로들 (미도시됨)이 형성될 때 사용되는 도전 물질 (예를 들면, 폴리실리콘)로 형성될 수 있다. 이때, 상기 도전층들 (204) 및 (208)과 상기 절연층 (206)은 하나의 커패시터 (capacitor) (209)로서 작용하며, 상기 도전층 (204)은 상기 커패시터 (209)의 일 전극으로서 사용되고 미도시된 콘택홀을 통해서 접지되고 상기 도전층 (208)은 상기 커패시터 (209)의 다른 전극으로서 사용되고 미도시된 콘택홀을 통해서 전원 전압에 연결된다. 여기서, 상기 커패시터 (209)의 커패시턴스 값 (capacitance value)은 C=ε×(A/D)로 표현될 수 있다. 여기서, C는 커패시턴스 (farads)이고, A는 상기 커패시터의 일 전극 (204) 또는 (208)의 면적이고 상기 커패시터 (209)의 전극들 (204) 및 (208) 사이의 거리이다. 그러므로, 상기 커패시터 (209)는 면적 (A) 및 거리 (D)를 조절함으로써 원하는 커패시턴스 값으로 갖도록 구성될 수 있다. 상기 커패시터의 전극들 (204) 및 (208)사이에 더 높은 유전 상수 (higher dielectric constant)를 가지는 절연층 (206)을 사용하여, ε가 증가될 수 있다. 그렇게 구성되는 즉, 상기 도전층들 (204) 및 (208)이 본딩 패드들 (120)이 배열되는 방향으로 신장하도록 구성함으로써 대용량 커패시터 (209)가 얻어질 수 있다.
앞서 설명된 커패시턴스 값의 조정 방법들 중 하나의 조정 방법으로서, 도 4에 도시된 바와 같이, 도 3의 상기 도전층들 (204) 및 (208)이 상기 본딩 패드들 (120)이 배열되는 방향을 따라 복수 개의 도전 패턴들 (204') 및 (208')으로 각각 나뉘어져 있다. 도전 패턴들 (204') 및 (208')과 절연층 (206')은 하나의 커패시터 (209')를 구성한다. 여기서, 상기 커패시터들 (20')이 동일한 또는 서로 다른 커패시턴스 값들을 갖도록 거리 (D) 및 면적 (A)을 조정할 수 있다.
반도체 집적 회로 장치에는, 통상적으로, 코어 영역 (160)에 집적되는 회로들의 동작 전압 (an operating voltage)으로서 사용되는 내부 전원 전압 (an internal power supply voltage)을 전원 노이즈 (power noise)에 관계없이 안정하게 또는 일정하게 유지하도록 하기 위한 전원 안정화 회로 (power stabilization circuit)가 집적된다. 상기 전원 안정화 회로는 모오스 커패시터 (MOS capacitor) 또는 도전막을 이용하여 일반적으로 상당히 큰 커패시턴스를 가지도록 만들어진다. 이러한 경우, 본 발명의 바람직한 실시예에 따라 코어 영역 (160)에서 사용되는 도전 물질을 이용하여 본딩 패드들 (120) 하부에 전원 안정화 회로로서 상기 도전층들 (204) 및 (208)과 절연층 (206)으로 구성되는 커패시터가 구성될 수 있다.
(제 2 실시예)
본 발명의 바람직한 제 2 실시예에 따른 반도체 집적 회로 장치에는, 본딩 패드들 (120) 하부에 모오스 커패시터들 (MOS capacitors)이 형성된다. 상기 모오스 커패시터는 통상적으로 사용되는 모오스 트랜지스터 (MOS transistor)를 이용하여 쉽게 형성될 수 있다. 즉, 상기 모오스 트랜지스터의 소오스 및 드레인 전극들을 전기적으로 연결하여 커패시터의 일 전극으로 사용하고 상기 모오스 커패시터의 게이트 전극을 다른 전극으로 사용함으로써, 쉽게 구성되고 이를 구성하는 것은 이 분야에 잘 알려져 있다.
도 5는 본 발명의 바람직한 제 2 실시예에 따른 모오스 커패시터의 단면도를 보여준다. 도 5를 참조하면, 참조 번호 (214)는 코어 영역 (160)에 집적되는 모오스 트랜지스터의 소오스 및 드레인 영역들이 형성될 때 동시에 이온 주입되는 액티브 영역 (active area)을 나타낸다. 참조 번호 (216)는 상기 모오스 트랜지스터의 게이트 전극이 형성될 때 동시에 형성되는 도전막을 나타낸다. 그리고 참조 번호 (120)는 본딩 패드들을 나타낸다. 여기서, 상기 액티브 영역 (214)의 폭은 본딩 패드들의 그것보다 넓게 형성되었지만, 디자인 룰에 따라 상기 본딩 패드들 (120)의 그것과 동일하게 또는 더 좁게 형성될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 도 5의 점선 6a-6a'을 따라 절단된 단면도가 도 6에 도시되어 있다.
도 6에 있어서, 도 5의 구성 요소들과 동일한 구성 요소들은 동일한 참조 번호로 표기된다. 도 6에 도시된 바와 같이, 반도체 기판 (200)에는, 코어 영역 (160)의 모오스 트랜지스터의 소오스 및 드레인 영역을 형성할 때 동시에 이온 주입된 액티브 영역 (214)이 형성되어 있다. 상기 액티브 영역 (214) 상에는, 즉 상기 반도체 기판 (200) 표면에는, 절연막 (218)이 형성된다. 상기 절연막 (218)은 게이트 산화막으로 형성될 수 있고, 상기 절연막 (218)의 유전 상수를 크게 만들기 위해서 더 큰 유전 상수를 가지는 절연 물질 또는 상기 게이트 산화막과 상기 절연 물질이 적층된 구조로 형성될 수 있다. 그 다음에, 상기 절연막 (218) 상에는, 게이트 전극으로 사용되는 도전 물질 (예를 들면, 폴리실리콘)로 형성되는 도전막 (216)이 형성된다. 그리고, 본딩 패드들 (120)은 도전막 (216) 상에 형성된 절연막 (220)에 접하여 형성된다.
여기서, 상기 도전막 (216), 상기 절연막 (218) 그리고 상기 액티브 영역 (214)은 하나의 커패시터 (219)를 구성하며, 상기 도전막 (216) 및 상기 액티브 영역 (214)은 도 2에 도시된 바와 같은 본딩 패드들 (120)이 배열되는 방향으로 신장하도록 배열됨으로써, 대용량 커패시터 (219)가 얻어질 수 있다. 도면에는 도시되지 않았지만, 상기 제 1 실시예에 같은 전원 및 접지 레일들 (208) 및 (204)이 상기 절연막 (220) 내에 배열될 수 있고, 상기 액티브 영역 (214)은 미도시된 콘택홀을 통해서 접지되고 상기 도전막 (216)은 미도시된 콘택홀을 통해서 전원 전압에 전기적으로 연결된다. 상기 커패시터 (219) 역시 전원 안정화 회로로서 사용될 수 있다.
또한, 코어 영역에 집적하기에 부적합한 용량을 가지는 복수 개의 커패시터들은 도 7에 도시된 바와 같이 형성될 수 있다. 즉, 도 6의 액티브 영역 (214) 및 도전막 (216)이 각각 복수 개의 액티브 영역들 (214') 및 복수 개의 도전 패턴들 (216')로 분리되며, 상기 대응하는 액티브 영역 (214') 및 대응하는 도전 패턴 (216')과 그것들 사이에 삽입된 절연막 (218')은 서로 다른 또는 동일한 커패시턴스 값을 갖는 커패시터들 (219')로서 구성된다.
앞서 설명된 바와 같이, 본딩 패드들 (120) 하부에 그리고 상기 본딩 패드들 (120)이 배열되는 방향으로 신장하도록 절연층이 삽입된 도전층들을 배열하여 대용량 커패시터 (전원 안정화 회로로서 사용될 수 있음)가 형성될 수 있다. 또한, 상기 도전층들 대신에 전원 레일 및 접지 레일이 배열될 수 있다. 이와 같이, 본딩 패드들 하부에 대용량 커패시터 (또는, 복수의 소용량 커패시터들)가 형성되도록 함으로써 그리고 전원 및 접지 레일들이 배열되도록 함으로써 칩 면적이 종래에 비해서 감소될 수 있다.

Claims (15)

  1. 주 표면을 가지는 반도체 기판 및;
    상기 주 표면 상에 형성되는 적어도 하나의 본딩 패드를 가지되, 상기 적어도 하나의 본딩 패드와 상기 주 표면 사이에 다층 배선 구조를 가지는 영역을 포함하고,
    상기 다층 배선 구조는 적어도 제 1 및 제 2 배선 막들 그리고 상기 배선 막들 사이에 적어도 하나의 층간 절연막을 가지며 상기 제 1 배선 막, 상기 층간 절연막 그리고 상기 제 2 배선 막은 상기 본딩 패드 하부에 커패시터를 구성하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 배선 막들의 각 폭은 상기 적어도 하나의 본딩 패드의 폭과 동일하거나 그보다 큰 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 배선 막은 외부로부터 인가되는 접지 전압을 받아들이기 위한 접지 배선을 이용하여 형성되고, 상기 제 2 배선 막은 외부로부터 인가되는 전원 전압을 받아들이기 위한 전원 배선을 이용하여 형성되는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 커패시터는 접지 노이즈 또는 전원 전압 노이즈를 안정시키기 위한 회로로서 사용되는 반도체 장치.
  5. 주 표면을 가지는 반도체 기판과;
    상기 주 표면 상에 형성되는 복수 개의 본딩 패드들을 가지는 영역과;
    상기 주 표면 상에 형성되고 상기 영역을 따라 배열된 복수 개의 제 1 도전 패턴들을 가지는 제 1 도전층과;
    상기 주 표면과 상기 제 1 도전층 사이에 형성되고 상기 영역을 따라 배열된 복수 개의 제 2 도전 패턴들을 가지되, 상기 제 2 도전 패턴들은 상기 제 1 도전 패턴들과 오버랩 되도록 배열되는 제 2 도전층 및;
    상기 도전층들 사이에 그리고 접하여 형성되는 절연층을 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 대응하는 제 1 및 제 2 도전 패턴들과 그것 사이의 상기 절연층은 커패시터들을 구성하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 제 1 도전 패턴들은 외부로부터 인가되는 전원 전압을 받아들이기 위한 전원 배선을 이용하여 형성되고, 상기 제 2 도전 패턴들은 외부로부터 인가되는 접지 전압을 받아들이기 위한 접지 배선을 이용하여 형성되는 반도체 장치.
  8. 주 표면을 가지는 반도체 기판과;
    상기 주 표면 상에 형성되는 복수 개의 본딩 패드들을 가지는 영역과;
    상기 주 표면과 상기 패드들 사이에 배열되고 그리고 상기 영역을 따라 신장하는 제 1 배선층과;
    상기 주 표면과 상기 제 1 배선층 사이에 배열되고 그리고 상기 영역을 따라 배열되는 제 2 배선층 및;
    상기 배선층들 사이에 그리고 접하여 형성된 절연층을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 배선층은 외부로부터 인가되는 전원 전압을 받아들이기 위한 전원 배선을 이용하여 형성되고, 상기 제 2 배선층은 외부로부터 인가되는 접지 전압을 받아들이기 위한 접지 배선을 이용하여 형성되는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 제 1 배선층은 상기 본딩 배선이 상기 본딩 패드에 접착될 때 생기는 스트레스를 줄이기 위해 상기 본딩 패드들 하부에 복수 개의 비아 홀들을 가지는 반도체 장치.
  11. 복수 개의 본딩 패드들을 가지는 반도체 장치에 있어서:
    주 표면을 가지는 제 1 도전형의 반도체 기판과;
    상기 복수 개의 본딩 패드들을 가지는 영역을 따라 상기 반도체 기판 내에 형성되는 제 2 도전형의 액티브 영역과;
    상기 주 표면에 형성되는 절연층 및;
    상기 절연층 상에 형성되고 그리고 상기 본딩 패드 영역을 따라 신장하는 도전층을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 액티브 영역, 상기 절연층 그리고 상기 도전층은 적어도 하나의 커패시터로서 기능하는 것을 특징으로 하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 액티브 영역은 금속 산화물 반도체 트랜지스터의 소오스 및 드레인 영역들이 형성될 때 동시에 형성되고, 상기 도전층은 상기 금속 산화물 반도체 트랜지스터의 게이트 전극이 형성될 때 동시에 형성되는 것을 특징으로 하는 반도체 장치.
  14. 복수 개의 본딩 패드들을 가지는 반도체 장치에 있어서:
    주 표면을 가지는 제 1 도전형의 반도체 기판과;
    상기 주 표면 상에 형성된 복수 개의 도전 패턴들을 가지며 상기 본딩 패드들을 가지는 영역을 따라 배열되는 도전층과;
    상기 주 표면과 상기 도전층 사이에 형성되는 절연층 및;
    상기 본딩 패드 영역을 따라 상기 반도체 기판 내에 형성된 제 2 도전형의 복수 개의 액티브 영역들을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 도전 패턴들은 상기 대응하는 액티브 영역들과 각각 오버랩 되도록 배열되는 것을 특징으로 하는 반도체 장치.
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