JPH1187645A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置の製造工程数を増大させることな
く、ロジック回路領域におけるキャパシタにおいて、一
定の容量を確保しつつその占有面積を削減することが可
能な半導体装置およびその製造方法を提供する。 【解決手段】 ロジック回路領域において、キャパシタ
の第１の電極１１を形成する。第１の電極１１上に第１
の層間絶縁膜１５からなる誘電体膜を形成する。第１の
層間絶縁膜１５上に第２の電極２０を形成する。第２の
電極２０上に第２の層間絶縁膜２２からなる第２の誘電
体膜を形成する。第２の層間絶縁膜２２上に第３の電極
４０を形成する。第１の電極１１と第３の電極４０と
は、第１および第３の接続領域４３、４５において、開
口部４１、３９を介して接続配線３５により接続され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、ロジック回路
領域にキャパシタを備える半導体装置およびその製造方
法に関する。

【０００２】

【従来の技術】従来、ＤＲＡＭ（Dynamic Random Acces
s Memory）などの半導体装置には、メモリセル領域のま
わりに制御用のロジック回路などが形成されている周辺
回路領域が存在する。この周辺回路領域におけるロジッ
ク回路などでは、キャパシタが多用されている。

【０００３】図４１は従来の半導体装置（ＤＲＡＭ）を
示した断面構造図である。図４１を参照して、従来の半
導体装置の構造を説明する。

【０００４】図４１を参照して、従来の半導体装置は、
メモリセル領域と周辺回路領域とを備える。このメモリ
セル領域には、電界効果型トランジスタと、ビット線１
２１と、キャパシタと、金属配線１３０とが形成されて
いる。また、周辺回路領域においては、ロジック回路に
用いられるキャパシタが形成されている。

【０００５】メモリセル領域においては、半導体基板１
０１の主表面にフィールド酸化膜１０２が形成されてい
る。フィールド酸化膜１０２に囲まれた活性領域にける
半導体基板１０１の主表面には、チャネル領域を挟むよ
うにソース／ドレイン領域１１２、１１３、１１４が形
成されている。チャネル領域上にはゲート絶縁膜１３２
ａ、１３２ｂが形成されている。ゲート絶縁膜１３２
ａ、１３２ｂ上には、ポリシリコン膜１０６が形成され
ている。ポリシリコン膜１０６上には、タングステンシ
リサイド膜１０７が形成されている。このポリシリコン
膜１０６とタングステンシリサイド膜１０７とからゲー
ト電極１１０ａ、１１０ｂは構成されている。半導体基
板１０１の主表面とゲート電極１１０ａ、１１０ｂとの
上には第１の層間絶縁膜１１５が形成されている。ソー
ス／ドレイン領域１１３上に位置する領域においては、
第１の層間絶縁膜１１５の一部を除去することにより開
口部１１７が形成されている。開口部１１７の内部と第
１の層間絶縁膜１１５の上とにソース／ドレイン領域１
１３と接触するようにポリシリコン膜１１８が形成され
ている。ポリシリコン膜１１８上にはタングステンシリ
サイド膜１１９が形成されている。このポリシリコン膜
１１８とタングステンシリサイド膜１１９とからビット
線１２１が構成されている。

【０００６】ビット線１２１と第１の層間絶縁膜１１５
との上に第２の層間絶縁膜１２２が形成されている。ソ
ース／ドレイン領域１１２、１１４上に位置する領域に
おいて、第１および第２の層間絶縁膜１１５、１２２の
一部を除去することにより、開口部１２３、１２４が形
成されている。開口部１２３、１２４の内部と第２の層
間絶縁膜１２２上とに、ソース／ドレイン領域１１２、
１１４と接触するようにポリシリコンからなるキャパシ
タの下部電極１２５、１２６が形成されている。キャパ
シタの下部電極１２５、１２６上にはキャパシタの誘電
体として作用する絶縁膜１４２が形成されている。絶縁
膜１４２上にはキャパシタの上部電極１２７が形成され
ている。上部電極１２７と第２の層間絶縁膜１２２との
上には第３の層間絶縁膜１２８が形成されている。第３
の層間絶縁膜１２８上には金属配線１３０が形成されて
いる。

【０００７】周辺回路領域においては、キャパシタが形
成されている。そして、図４１においては、このキャパ
シタの線分５００における断面と線分６００における断
面との２ヶ所における断面構造図を示している。この線
分５００と線分６００との位置関係を図４２を参照して
説明する。ここで、図４２は、周辺回路領域に形成され
たキャパシタの構造を模式的に示した平面図である。図
４２を参照して、線分５００は、キャパシタの電極の部
分に位置し、線分６００は、開口部１３８、１３９が形
成されている部分に位置している。

【０００８】図４１を参照して、周辺回路領域の線分５
００断面においては、半導体基板１０１の主表面にフィ
ールド酸化膜１０２が形成されている。フィールド酸化
膜１０２に囲まれた活性領域における半導体基板１０１
の主表面上には、絶縁膜１３１が形成されている。絶縁
膜１３１上にはポリシリコン膜１０６が形成されてい
る。ポリシリコン膜１０６上にはタングステンシリサイ
ド膜１０７が形成されている。ポリシリコン膜１０６と
タングステンシリサイド膜１０７とから、周辺回路領域
のキャパシタの下部電極１１１が構成されている。キャ
パシタ下部電極１１１上には、第１の層間絶縁膜１１５
が形成されている。第１の層間絶縁膜１１５上にはポリ
シリコン膜１１８が形成されている。ポリシリコン膜１
１８上にはタングステンシリサイド膜１１９が形成され
ている。ポリシリコン膜１１８とタングステンシリサイ
ド膜１１９とから、周辺回路領域におけるキャパシタの
上部電極１２０が構成されている。上部電極１２０と第
１の層間絶縁膜１１５との上には第２の層間絶縁膜１２
２が形成されている。第２の層間絶縁膜１２２上には第
３の層間絶縁膜１２８が形成されている。

【０００９】周辺回路領域の線分６００断面において
は、半導体基板１０１の主表面にフィールド酸化膜１０
２が形成されている。フィールド酸化膜１０２に囲まれ
た活性領域における半導体基板１０１の主表面上の所定
領域には、絶縁膜１３１が形成されている。絶縁膜１３
１上にはポリシリコン膜１０６が形成されている。ポリ
シリコン膜１０６上にはタングステンシリサイド膜１０
７が形成されている。このポリシリコン膜１０６とタン
グステンシリサイド膜１０７とから、周辺回路領域のキ
ャパシタの下部電極１１１の一部である接続領域１４３
が形成されている。接続領域１４３と半導体基板１０１
の主表面との上には第１の層間絶縁膜１１５が形成され
ている。第１の層間絶縁膜１１５上の接続領域１４３上
に位置する領域には、ポリシリコン膜１１８が形成され
ている。ポリシリコン膜１１８上にはタングステンシリ
サイド膜１１９が形成されている。ポリシリコン膜１１
８とタングステンシリサイド膜１１９とから、周辺回路
領域のキャパシタの上部電極１２０の一部である接続領
域１４４が構成されている。接続領域１４４と第１の層
間絶縁膜１１５との上には第２の層間絶縁膜１２２が形
成されている。第２の層間絶縁膜１２２上には第３の層
間絶縁膜１２８が形成されている。

【００１０】接続領域１４３上に位置する領域におい
て、第１〜３の層間絶縁膜１１５、１２２、１２８の一
部を除去することにより、開口部１３９が形成されてい
る。また、接続領域１４４上に位置する領域において、
第２および第３の層間絶縁膜１２２、１２８の一部を除
去することにより、開口部１３８が形成されている。開
口部１３９の内部と第３の層間絶縁膜１２８上とには、
接続領域１４３と接触するように金属配線１３５が形成
されている。また、開口部１３８の内部と第３の層間絶
縁膜１２８上とには、接続領域１４４と接触するように
金属配線１３４が形成されている。このように、周辺回
路領域においては、キャパシタ下部電極１１１と、キャ
パシタ上部電極１２０と、この上部電極１２０と下部電
極１１１との間に存在し誘電体として作用する第１の層
間絶縁膜１１５とによりキャパシタが構成されている。
そして、この周辺回路領域におけるキャパシタの等価回
路図を示したのが図４３である。

【００１１】次に、図４４〜５９は、従来の半導体装置
（ＤＲＡＭ）の製造工程を説明するための断面構造図で
ある。図４４〜５９を参照して、以下に従来の半導体装
置の製造工程を説明する。

【００１２】まず、半導体基板１０１（図４４参照）の
主表面上に酸化膜１０３（図４４参照）を形成する。酸
化膜１０３上に窒化膜１０４（図４４参照）を形成す
る。この窒化膜１０４上にレジストパターン（図示せ
ず）を形成した後、このレジストパターンをマスクとし
て酸化膜１０３と窒化膜１０４との一部の除去する。次
に、半導体基板１０１の主表面を酸化することによりフ
ィールド酸化膜１０２（図４５参照）を形成する。この
ようにして、図４４に示すような構造を得る。次に、窒
化膜１０４と酸化膜１０３とを半導体基板１０１の主表
面から除去することにより、図４５に示すような構造を
得る。

【００１３】次に、図４６に示すように、半導体基板１
０１の主表面に酸化膜１０５を形成する。酸化膜１０５
とフィールド酸化膜１０２との上にポリシリコン膜１０
６を形成する。ポリシリコン膜１０６上にタングステン
シリサイド膜１０７を形成する。タングステンシリサイ
ド膜１０７上にレジストパターン１０８、１０９を形成
する。

【００１４】次に、レジストパターン１０８、１０９を
マスクとして、タングステンシリサイド膜１０７と、ポ
リシリコン膜１０６と、酸化膜１０５との一部をエッチ
ングにより除去する。その後、レジストパターン１０
８、１０９を除去する。このようにして、図４７に示す
ような構造を得る。そして、メモリセル領域において
は、ポリシリコン膜１０６とタングステンシリサイド膜
１０７とからなる電界効果型トランジスタのゲート電極
１１０ａ、１１０ｂが形成される。また、周辺回路領域
においては、ポリシリコン膜１０６とタングステンシリ
サイド膜１０７とから、キャパシタの下部電極１１１と
接続領域１４３とが形成される。

【００１５】次に、メモリセル領域における半導体基板
１０１の主表面の所定領域に不純物イオンを注入するこ
とにより、ソース／ドレイン領域１１２、１１３、１１
４（図４８参照）を形成する。このようにして、図４８
に示すような構造を得る。

【００１６】次に、図４９に示すように、ゲート電極１
１０ａ、１１０ｂと周辺回路領域におけるキャパシタの
下部電極１１１と接続領域１４３との上に第１の層間絶
縁膜１１５を形成する。第１の層間絶縁膜１１５上にレ
ジストパターン１１６を形成する。

【００１７】次に、レジストパターン１１６をマスクと
して第１の層間絶縁膜１１５の一部を異方性エッチング
により除去することにより開口部１１７（図５０参照）
を形成する。その後、レジストパターン１１６を除去す
る。このようにして、図５０に示すような構造を得る。

【００１８】次に、図５１に示すように、開口部１１７
の内部と第１の層間絶縁膜１１５上とにポリシリコン膜
１１８を形成する。ポリシリコン膜１１８上にタングス
テンシリサイド膜１１９を形成する。

【００１９】次に、タングステンシリサイド膜１１９上
にレジストパターン（図示せず）を形成した後、このレ
ジストパターンをマスクとしてタングステンシリサイド
膜１１９とポリシリコン膜１１８との一部をエッチング
により除去する。このようにして、図５２に示すよう
に、メモリセル領域におけるビット線１２１と周辺回路
領域におけるキャパシタの上部電極１２０と接続領域１
４４とを形成する。このビット線１２１と周辺回路領域
のキャパシタの上部電極１２０と接続領域１４４とはそ
れぞれポリシリコン膜１１８とタングステンシリサイド
膜１１９とから構成されている。

【００２０】次に、ビット線１２１と周辺回路領域のキ
ャパシタの上部電極１２０と接続領域１４４と第１の層
間絶縁膜１１５との上に第２の層間絶縁膜１２２（図５
３参照）を形成する。第２の層間絶縁膜１２２上にレジ
ストパターン（図示せず）を形成した後、このレジスト
パターンをマスクとして第１および第２の層間絶縁膜１
１５、１２２の一部をエッチングにより除去することに
より、開口部１２３、１２４（図５３参照）を形成す
る。その後、レジストパターンを除去する。このように
して、図５３に示すような構造を得る。

【００２１】次に、開口部１２３、１２４の内部と第２
の層間絶縁膜１２２の上とにポリシリコン膜（図示せ
ず）を形成する。このポリシリコン膜上にレジストパタ
ーン（図示せず）を形成した後、このレジストパターン
をマスクとして上記ポリシリコン膜の一部を異方性エッ
チングにより除去することにより、メモリセル領域にお
けるキャパシタの下部電極１２５、１２６（図５４参
照）を形成する。その後、レジストパターンを除去す
る。このようにして、図５４に示すような構造を得る。

【００２２】次に、下部電極１２５、１２６と第２の層
間絶縁膜１２２との上に酸化膜（図示せず）を形成す
る。この酸化膜上にポリシリコン膜（図示せず）を形成
する。そして、このポリシリコン膜上にレジストパター
ン（図示せず）を形成した後、このレジストパターンを
マスクとして、このポリシリコン膜と酸化膜との一部を
異方性エッチングにより除去する。その後、レジストパ
ターンを除去する。このようにして、図５５に示すよう
に、メモリセル領域のキャパシタの上部電極１２７と誘
電体として作用する酸化膜１４２を形成する。

【００２３】次に、図５６に示すように、キャパシタの
上部電極１２７と第２の層間絶縁膜１２２との上に第３
の層間絶縁膜１２８を形成する。

【００２４】次に、図５７に示すように、第３の層間絶
縁膜１２８上にレジストパターン１３６を形成する。

【００２５】次に、レジストパターン１３６をマスクと
して、第１〜３の層間絶縁膜の一部を異方性エッチング
により除去することにより、周辺回路領域において開口
部１３８、１３９（図５８参照）を形成する。その後、
レジストパターン１３６を除去することにより、図５８
に示すような構造を得る。このとき、開口部１３８、１
３９の底部においては、それぞれ接続領域１４３、１４
４の表面の一部が露出している。

【００２６】次に、図５９に示すように、開口部１３
８、１３９の内部と第３の層間絶縁膜１２８の上とに金
属層１２９を形成する。

【００２７】次に、金属層１２９上にレジストパターン
（図示せず）を形成した後、このレジストパターンをマ
スクとして金属層１２９の一部を異方性エッチングによ
り除去する工程およびレジストパターンを除去する工程
を実施し、図４１に示すような構造を得る。

【００２８】このようにして、従来の半導体装置は製造
されていた。

【００２９】

【発明が解決しようとする課題】半導体装置における微
細化、高集積化の要請は近年益々強くなってきている。
ＤＲＡＭを例として取上げると、高集積化のためには、
メモリセル領域の素子のみならず、周辺回路領域におけ
る素子の微細化も重要な要素である。ＤＲＡＭの周辺回
路領域においては、キャパシタがその面積の２０〜３０
％と、大きな部分を占めている。そして、周辺回路領域
におけるキャパシタの容量については、半導体装置のサ
イズが小さくなっても、駆動電圧は大きく低下しないな
どの理由により、ある一定値以上の値を確保することが
要求される。そのため、半導体装置の微細化、高集積化
に伴い、一定値以上のキャパシタの容量を確保しつつ、
同時にそのキャパシタの占有面積を小さくすることが求
められる。

【００３０】また、従来の半導体装置において周辺回路
領域に形成されるキャパシタでは、図５８に示したよう
に、その開口部１３８、１３９を同時に形成するエッチ
ングを行なう際、開口部１３８、１３９のそれぞれの深
さが異なる。これにより、開口部１３８が接続領域１４
４の表面に到達した後も、開口部１３９が接続領域１４
３に到達するまでは、開口部１３８の底部において接続
領域１４４の表面はエッチングされ続けることになる。
そのため、図６０に示すように、開口部１３８が接続領
域１４４を突き抜けて、接続領域１４３に到達する場合
があった。このような場合、周辺回路領域に形成される
キャパシタは、その上部電極１２０（図４１参照）と下
部電極（図４１参照）とがショートしてしまい、キャパ
シタとしての機能を喪失するなどの問題が発生してい
た。そして、このような問題は半導体装置の微細化、高
集積化が進み、周辺回路領域におけるキャパシタのサイ
ズの微細化が進むのに伴って、大きな問題となってきて
いる。そのため、半導体装置を微細化、高集積化してい
く場合にも、こうしたキャパシタの機能が喪失するとい
うような問題の発生しない、信頼性の高いキャパシタが
求められている。

【００３１】一方で、周辺回路領域におけるキャパシタ
の製造工程は、コストダウンの観点から、メモリセル領
域の素子の製造工程における導電層などを利用すること
を基本とし、極力工程数を増加させないようにするとい
う要請もある。そのため、メモリセル領域におけるキャ
パシタの容量に対して適用される手法である、キャパシ
タの電極の形状を立体的に複雑化することによってその
表面積を増大させるといった手法などは、製造工程の複
雑化および製造工程数の増大につながるという理由か
ら、周辺回路領域におけるキャパシタには適用されてい
ない。つまり、製造工程の複雑化を招かず、かつ一定の
容量を確保しながらキャパシタの占有面積を削減でき
る、信頼性の高いキャパシタの構造および製造方法が求
められているのである。

【００３２】本発明は、上記のような課題を解決するた
めになされたものであり、本発明の１つの目的は、半導
体装置の製造工程数を増大させることなく、ロジック回
路領域におけるキャパシタにおいて、一定の容量を確保
しつつその占有面積を削減することが可能な半導体装置
を提供することである。

【００３３】本発明のもう１つの目的は、半導体装置の
製造工程数を増大させることなく、ロジック回路領域に
おけるキャパシタにおいて、一定の容量および信頼性を
確保しつつその占有面積を低減ことが可能な半導体装置
を提供することである。

【００３４】本発明のさらにもう１つの目的は、半導体
装置の製造工程数を増大させることなく、ロジック回路
領域におけるキャパシタにおいて、一定の容量を確保し
つつ占有面積を削減することが可能な半導体装置の製造
方法を提供することである。

【００３５】本発明のさらにもう１つの目的は、半導体
装置の製造工程数を増大させることなく、ロジック回路
領域におけるキャパシタにおいて、一定の容量および信
頼性を確保しつつその占有面積を削減することが可能な
半導体装置の製造方法を提供することである。

【００３６】

【課題を解決するための手段】請求項１における半導体
装置は、ロジック回路領域に第１の導電層からなる第１
の電極が形成されている。上記第１の電極上に第１の層
間絶縁膜からなる第１の誘電体膜が形成されている。上
記第１の誘電体膜上に第２の導電層からなる第２の電極
が形成されている。上記第２の電極上に第２の層間絶縁
膜からなる第２の誘電体膜が形成されている。上記第２
の誘電体膜上に第３の導電層からなる第３の電極が形成
されている。この第１、第２および第３の電極と第１お
よび第２の誘電体膜とからキャパシタが構成されてい
る。上記第３の電極上に第３の層間絶縁膜が形成されて
いる。少なくとも上記第１、第２および第３の層間絶縁
膜に、上記第１の電極の上面に達するように第１の開口
部が形成されている。少なくとも上記第２および第３の
層間絶縁膜に、上記第２の電極の上面に達するように第
２の開口部が形成されている。少なくとも上記第３の層
間絶縁膜に、上記第３の電極の上面に達するように第３
の開口部が形成されている。上記第１の電極は、上記第
１の開口部においてその表面が露出する第１の接続領域
を有している。上記第２の電極は、上記第２の開口部に
おいてその表面が露出する第２の接続領域を有してい
る。上記第３の電極は、上記第３の開口部においてその
表面が露出する第３の接続領域を有している。上記第１
および３の接続領域が第１および３の開口部を介して接
続配線により接続されている。

【００３７】請求項１に記載の発明では、このように、
ロジック回路領域におけるキャパシタの誘電体膜として
第１および第２の層間絶縁膜を利用する。これにより、
例えば、他の領域においてその第１および第２の層間絶
縁膜を介して形成される複数の導電層からなる素子が設
けられる場合、その素子を形成する導電層と同一の導電
層を用いてロジック回路領域におけるキャパシタの電極
を形成することができる。そのため、ロジック回路領域
におけるキャパシタの製造工程を、他の素子の製造工程
と同時に実施することができる。その結果、ロジック回
路領域におけるキャパシタの形成のために製造工程数が
増加することを防止することができる。

【００３８】また、第１〜３の電極が第１および第２の
誘電体膜を介して積層され、かつ、第１および第３の電
極が第１および第３の開口部を介して第１および第３の
接続領域において接続されているので、第１の電極と第
１の誘電体膜と第２の電極とにより形成される第１のキ
ャパシタと、第２の電極と第２の誘電体膜と第３の電極
とにより形成される第２のキャパシタとを並列に接続す
るように形成することができる。このため、キャパシタ
の第１〜３の電極の面積を小さくすることによりキャパ
シタの占有面積を小さくしても、複数のキャパシタを並
列に接続しているので、必要とされるキャパシタの容量
を確保することが可能となる。

【００３９】この結果、半導体装置の製造工程数を増大
させることなく、ロジック回路におけるキャパシタに要
求される一定の容量を確保しつつ、そのキャパシタの半
導体素子上での占有面積を削減することが可能となる。

【００４０】請求項２における半導体装置は、請求項１
の構成において、上記第２の接続領域が、上記第１の電
極と平面的に重ならないように配置されている。請求項
２に記載の発明では、このように、上記第２の接続領域
が、上記第１の電極と平面的に重ならないように配置さ
れているため、第２の開口部を形成する工程において第
２の開口部が第２の接続領域を突き抜けて第１の層間絶
縁膜にまで達した場合でも、第２の開口部と第１の電極
とが接触することを防止することができる。その結果、
それぞれ異なる電位となる第２の電極と第１の電極とが
接続され、上記第１のキャパシタがその機能を喪失する
というような問題の発生を防止することが可能となる。
この結果、ロジック回路における信頼性の高いキャパシ
タを備える半導体装置を得ることが可能となる。

【００４１】請求項３における半導体装置は、請求項１
または２に記載の構成において、上記第１の電極下に第
４の層間絶縁膜を介して、上記半導体基板の主表面に導
電領域が形成されている。上記第１、第２および第３の
層間絶縁膜に、上記導電領域に達するように第４の開口
部が形成されている。上記第２の電極の第２の接続領域
と上記導電領域とは、上記第２および第４の開口部を介
して電気的に接続されている。

【００４２】請求項３に記載の発明では、このように、
上記第１の電極下に第４の層間絶縁膜を介して、上記半
導体基板の主表面に上記導電領域を形成しているので、
第４の導電領域と第４の層間絶縁膜からなる誘電体膜と
第１の電極とにより第３のキャパシタを形成することが
できる。そして、上記第２の電極の第２の接続領域と上
記導電領域とは、上記第２および第４の開口部を介して
電気的に接続されているので、上記第３のキャパシタ
と、上記第１および第２のキャパシタとをさらに並列に
接続するように形成することができる。このため、必要
とされるキャパシタの容量を確保しつつ、キャパシタの
第１〜４の電極の面積をより小さくすることにより、キ
ャパシタの占有面積をより小さくすることができる。

【００４３】請求項４における半導体装置は、請求項１
または２に記載の構成において、上記第３の層間絶縁膜
上に第４の導電層からなる第４の電極が形成されてい
る。上記第４の電極上に第５の層間絶縁膜が形成されて
いる。上記第５の層間絶縁膜に、上記第４の電極に達す
るように、第４の開口部が形成されている。上記第２お
よび第４の電極は、上記第２および第４の開口部を介し
て電気的に接続されている。

【００４４】請求項４に記載の発明では、このように、
上記第３の層間絶縁膜上に第４の導電層からなる第４の
電極が形成されているので、上記第３の電極と第３の層
間絶縁膜からなる誘電体膜と第４の電極とにより第３の
キャパシタを形成することができる。そして、上記第２
および第４の電極は、上記第２および第４の開口部を介
して電気的に接続されているので、上記第３のキャパシ
タと、上記第１および第２のキャパシタとをさらに並列
に接続するように形成することができる。このため、必
要とされるキャパシタの容量を確保しつつ、キャパシタ
の第１〜４の電極の面積をより小さくすることにより、
キャパシタの占有面積をより小さくすることができる。

【００４５】請求項５における半導体装置は、請求項１
〜４のいずれか１項に記載の構成において、上記ロジッ
ク回路領域が、メモリセル領域と周辺回路領域とを備え
る半導体記憶装置における周辺回路領域である。請求項
５に記載の発明では、このように、メモリセル領域と周
辺回路領域とを備える半導体記憶装置における周辺回路
領域において上記キャパシタを形成する。半導体記憶装
置は、半導体装置の中でも特に微細化、高集積化の要請
が強く、かつ、周辺回路領域におけるキャパシタの占有
面積の割合も３０％程度と大きいため、周辺回路領域に
おけるキャパシタの占有面積の減少が半導体記憶装置の
高集積化に対してより顕著な効果を示す。

【００４６】請求項６における半導体装置は、メモリセ
ル領域と周辺回路領域とを備える半導体装置である。上
記メモリセル領域には、半導体基板の主表面にチャネル
領域を挟むように形成された一対のソース／ドレイン領
域、前記チャネル領域上に形成されたゲート絶縁膜、お
よび、前記ゲート絶縁膜上に形成された第１の導電層か
らなるゲート電極を有する電界効果型トランジスタが形
成されている。上記ゲート電極上には上記第１の層間絶
縁膜が形成されている。上記一方のソース／ドレイン領
域に電気的に接続され、上記第１の層間絶縁膜上に延び
るように導電膜からなるビット線が形成されている。上
記ビット線上には上記第２の層間絶縁膜が形成されてい
る。上記他方のソース／ドレイン領域に電気的に接続さ
れ、上記第２の層間絶縁膜上に延びるように下部電極が
形成されている。上記下部電極上には誘電体膜が形成さ
れている。上記誘電体膜上には第３の導電層からなる上
部電極が形成されている。上記下部電極と誘電体膜と上
部電極とから、キャパシタが形成されている。上記上部
電極上には第３の層間絶縁膜が形成されている。上記第
３の層間絶縁膜上には配線層が形成されている。

【００４７】上記周辺回路領域には、上記半導体基板の
主表面上に形成された第１の電極、上記第１の電極上に
形成された上記第１の層間絶縁膜からなる第１の誘電体
膜、上記第１の誘電体膜上に形成された第２の導電層か
らなる第２の電極、上記第２の電極上に形成された上記
第２の層間絶縁膜からなる第２の誘電体膜、および、上
記第２の誘電体膜上に形成された上記第３の導電層から
なる第３の電極を有するキャパシタが形成されている。
上記第３の電極上には上記第３の層間絶縁膜が形成され
ている。少なくとも上記第１、第２および第３の層間絶
縁膜に、上記第１の電極の上面に達するように第１の開
口部が形成されている。少なくとも上記第２および第３
の層間絶縁膜に、上記第２の電極の上面に達するように
第２の開口部が形成されている。少なくとも上記第３の
層間絶縁膜に、上記第３の電極の上面に達するように第
３の開口部が形成されている。上記第１の電極は上記第
１の開口部において表面が露出する第１の接続領域を有
している。上記第２の電極は上記第２の開口部において
表面が露出する第２の接続領域を有している。上記第３
の電極は上記第３の開口部において表面が露出する第３
の接続領域を有している。上記第１および第３の接続領
域は第１および第３の開口部を介して接続配線により接
続されている。

【００４８】請求項６に記載の発明では、このように、
周辺回路領域におけるキャパシタの誘電体膜として第１
および第２の層間絶縁膜を利用する。こにより、例え
ば、メモリセル領域においてその第１および第２の層間
絶縁膜を介して形成される複数の導電層からなる電界効
果型トランジスタなどの素子が設けられる場合、その素
子を形成する導電層と同一の導電層を用いて周辺回路領
域におけるキャパシタの電極を形成することができる。
そのため、周辺回路領域におけるキャパシタの製造工程
を、メモリセル領域における他の素子の製造工程と同時
に実施することができる。その結果、周辺回路領域にお
けるキャパシタの形成のために製造工程数が増加するこ
とを防止することができる。

【００４９】また、第１〜３の電極が第１および第２の
層間絶縁膜を介して積層され、かつ、第１および第３の
電極が第１および第３の開口部を介して接続されている
ので、第１の電極と第１の層間絶縁膜からなる第１の誘
電体膜と第２の電極とにより形成される第１のキャパシ
タと、第２の電極と第２の層間絶縁膜からなる第２の誘
電体膜と第３の電極とにより形成される第２のキャパシ
タとを、並列に接続するように形成することができる。
このため、キャパシタの第１〜３の電極の面積を小さく
することによりキャパシタの占有面積を小さくしても、
複数のキャパシタを並列に接続しているので、必要とさ
れる容量を確保することが可能となる。

【００５０】この結果、半導体装置の製造工程数を増大
させることなく、周辺回路領域におけるキャパシタに要
求される一定の容量を確保しつつ、そのキャパシタの半
導体素子上での占有面積を削減することが可能となる。

【００５１】また、ＤＲＡＭに代表されるこのようなメ
モリセル領域と周辺回路領域とを備える半導体装置で
は、周辺回路領域におけるキャパシタの占有面積の割合
が３０％程度と大きいため、周辺回路領域におけるキャ
パシタの占有面積の減少が半導体装置の高集積化に対し
てより顕著な効果を示す。請求項７における半導体装置
の製造方法は、ロジック回路領域に、第１の導電層から
なり、第１の接続領域を有するキャパシタの第１の電極
を形成する。上記第１の電極上に第１の層間絶縁膜から
なる第１の誘電体膜を形成する。上記第１の誘電体膜上
に、第２の導電層からなり、第２の接続領域を有するキ
ャパシタの第２の電極を形成する。上記第２の電極上に
第２の層間絶縁膜からなる第２の誘電体膜を形成する。
上記第２の誘電体膜上に、第３の導電層からなり、第３
の接続領域を有するキャパシタの第３の電極を形成す
る。上記第３の電極上に第３の層間絶縁膜を形成する。
上記第１〜３の層間絶縁膜の一部を異方性エッチングに
より除去することにより、上記第１の接続領域の表面が
露出するように第１の開口部を形成する。上記第２およ
び３の層間絶縁膜の一部を異方性エッチングにより除去
することにより、上記第２の接続領域の表面が露出する
ように第２の開口部を形成する。上記第３の層間絶縁膜
の一部を異方性エッチングにより除去することにより、
上記第３の接続領域の表面が露出するように第３の開口
部を形成する。上記第１および第３の開口部の内部に接
続配線を形成することにより、上記第１および第３の接
続領域を接続する。

【００５２】請求項７に記載の発明では、このように、
ロジック回路領域におけるキャパシタの誘電体膜として
層間絶縁膜を利用する。これにより、例えば、他の領域
においてその第１および第２の層間絶縁膜を介して形成
される複数の導電層からなる素子が設けられる場合、そ
の素子を形成する導電層と同一の導電層を用いてロジッ
ク回路領域におけるキャパシタの電極を形成することが
できる。そのため、ロジック回路領域におけるキャパシ
タの製造工程を、他の素子の製造工程と同時に実施する
ことができる。その結果、ロジック回路領域におけるキ
ャパシタの形成のために製造工程数が増加することを防
止することができる。

【００５３】また、第１〜３の電極が第１および第２の
誘電体膜を介して積層され、かつ、第１および第３の電
極が第１および第３の開口部を介して第１および第３の
接続領域において接続されているので、第１の電極と第
１の誘電体膜と第２の電極とにより形成される第１のキ
ャパシタと、第２の電極と第２の誘電体膜と第３の電極
とにより形成される第２のキャパシタとを、並列に接続
するように形成することができる。このため、キャパシ
タの第１〜３の電極の面積を小さくすることによりキャ
パシタの占有面積を小さくしても、複数のキャパシタを
並列に接続しているので、必要とされる容量を確保する
ことが可能となる。

【００５４】この結果、半導体装置の製造工程数を増大
させることなく、ロジック回路におけるキャパシタに要
求される一定の容量を確保しつつ、そのキャパシタの半
導体素子上ので占有面積を削減することが可能となる。

【００５５】請求項８における半導体装置の製造方法で
は、請求項７の構成において、上記第２の接続領域を、
上記第１の電極と平面的に重ならない位置に形成する。
請求項６に記載の発明では、このため、上記第２の開口
部を形成する工程において第２の開口部が上記第２の接
続領域を突き抜けて第１の層間絶縁膜にまで達した場合
でも、第２の開口部と第１の電極とが接触することを防
止することができる。その結果、それぞれ異なる電位と
なる第２の電極と第１の電極とが接続され、上記第１の
キャパシタがその機能を喪失するというような問題の発
生を防止することが可能となる。この結果、ロジック回
路領域における信頼性の高いキャパシタを備える半導体
装置を得ることが可能となる。

【００５６】請求項９における半導体装置の製造方法
は、メモリセル領域と周辺回路領域とを備える半導体装
置の製造方法であって、上記メモリセル領域と周辺回路
領域とに第１の導電層を形成する。上記第１の導電層の
一部を異方性エッチングにより除去することにより、上
記メモリセル領域における電界効果型トランジスタのゲ
ート電極と、上記周辺回路領域におけるキャパシタの第
１の接続領域を有する第１の電極とを形成する。上記ゲ
ート電極と上記第１の電極との上に第１の層間絶縁膜を
形成する。上記第１の層間絶縁膜上に第２の導電層を形
成する。上記第２の導電層の一部を異方性エッチングに
より除去することにより、上記メモリセル領域における
ビット線と、上記周辺回路領域におけるキャパシタの第
２の接続領域を有する第２の電極とを形成する。上記ビ
ット線と上記第２の電極との上に第２の層間絶縁膜を形
成する。上記第２の層間絶縁膜上に、メモリセル領域に
おけるキャパシタの下部電極を形成する。上記下部電極
上に誘電体膜を形成する。上記誘電体膜上と上記第２の
層間絶縁膜上とに第３の導電層を形成する。上記第３の
導電層の一部を異方性エッチングにより除去することに
より、メモリセル領域におけるキャパシタの上部電極
と、上記周辺回路領域におけるキャパシタの第３の接続
領域を有する第３の電極とを形成する。上記上部電極と
上記第３の電極との上に第３の層間絶縁膜を形成する。
上記第１〜３の層間絶縁膜の一部を異方性エッチングに
より除去することにより、上記第１の接続領域の表面が
露出するように、第１の開口部を形成する。上記第２お
よび３の層間絶縁膜の一部を異方性エッチングにより除
去することにより、上記第２の接続領域の表面が露出す
るように、第２の開口部を形成する。上記第３の層間絶
縁膜の一部を異方性エッチングにより除去することによ
り、上記第３の接続領域の表面が露出するように、第３
の開口部を形成する。上記第３の層間絶縁膜上と上記第
１〜３の開口部の内部とに第４の導電層を形成する。上
記第４の導電層の一部を異方性エッチングにより除去す
ることにより、上記第１および第３の接続領域を接続す
る接続配線を形成する。

【００５７】請求項９に記載の発明では、このように、
周辺回路領域におけるキャパシタの誘電体膜として層間
絶縁膜を利用する。これにより、例えば、メモリセル領
域においてその第１および第２の層間絶縁膜を介して形
成される複数の導電層からなる電界効果型トランジスタ
およびビット線などの素子が設けられる場合、その素子
を形成する導電層と同一の導電層を用いて周辺回路領域
におけるキャパシタの電極を形成することができる。そ
のため、周辺回路領域におけるキャパシタの製造工程
を、他の素子の製造工程と同時に実施することができ
る。その結果、周辺回路領域におけるキャパシタの形成
のために製造工程数が増加することを防止することがで
きる。

【００５８】また、上記第１〜３の電極が第１および第
２の層間絶縁膜を介して積層され、かつ、第１および第
３の電極が第１および第３の開口部を介して接続されて
いるので、第１の電極と第１の層間絶縁膜からなる第１
の誘電体膜と第２の電極とにより形成される第１のキャ
パシタと、第２の電極と第２の層間絶縁膜からなる第２
の誘電体膜と第３の電極とにより形成される第２のキャ
パシタとを、並列に接続するように形成することができ
る。このため、キャパシタの第１〜３の電極の面積を小
さくすることによりキャパシタの占有面積を小さくして
も、複数のキャパシタを並列に接続しているので、必要
とされる容量を確保することが可能となる。この結果、
半導体装置の製造工程数を増大させることなく、周辺回
路領域におけるキャパシタに要求される一定の容量を確
保しつつ、そのキャパシタの半導体素子上での占有面積
を削減することが可能となる。

【００５９】また、ＤＲＡＭに代表されるこのようなメ
モリセル領域と周辺回路領域とを備える半導体装置で
は、周辺回路領域におけるキャパシタの占有面積の割合
が３０％程度と大きいため、周辺回路領域におけるキャ
パシタの占有面積の減少が半導体装置の高集積化に対し
てより顕著な効果を示す。

【００６０】

【発明の実施の形態】以下に、本発明の実施の形態を図
面に基づいて説明する。

【００６１】（実施の形態１）図１は本発明の実施の形
態１による半導体装置を説明するための断面構造図であ
る。図１を参照して、以下に本発明の実施の形態１によ
る半導体装置を説明する。

【００６２】図１を参照して、本発明の実施の形態１に
よる半導体装置は、メモリセル領域と周辺回路領域とを
備える。メモリセル領域には、電界効果型トランジスタ
と、ビット線２１と、メモリセル領域におけるキャパシ
タと、金属配線３０とが形成されている。周辺回路領域
には、第１〜３の電極１１、２０、４０および導電領域
３３を有する周辺回路領域におけるキャパシタが形成さ
れている。

【００６３】メモリセル領域においては、半導体基板１
の主表面にフィールド酸化膜２が形成されている。フィ
ールド酸化膜２に囲まれた活性領域における半導体基板
１の主表面には、チャネル領域を挟むようにソース／ド
レイン領域１２、１３、１４が形成されている。チャネ
ル領域上にはゲート絶縁膜３２ａ、３２ｂが形成されて
いる。ゲート絶縁膜３２ａ、３２ｂ上には、ポリシリコ
ン膜６が形成されている。ポリシリコン膜６上には、タ
ングステンシリサイド膜７が形成されている。ポリシリ
コン膜６とタングステンシリサイド膜７とから、ゲート
電極１０ａ、１０ｂが形成されている。ゲート電極１０
ａとゲート絶縁膜３２ａとソース／ドレイン領域１２、
１３とから、第１の電界効果型トランジスタは構成され
ている。ゲート電極１０ｂとゲート絶縁膜３２ｂとソー
ス／ドレイン領域１３、１４とから、第２の電界効果型
トランジスタは構成されている。電界効果型トランジス
タのゲート電極１０ａ、１０ｂと半導体基板１の主表面
との上には、第１の層間絶縁膜１５が形成されている。
ソース／ドレイン領域１３上に位置する領域において、
第１の層間絶縁膜１５の一部を異方性エッチングにより
除去することにより開口部１７が形成されている。開口
部１７の内部と第１の層間絶縁膜１５上とに、ポリシリ
コン膜１８が形成されている。ポリシリコン膜１８上に
はタングステンシリサイド膜１９が形成されている。ポ
リシリコン膜１８とタングステンシリサイド膜１９とか
ら、ビット線２１が構成されている。

【００６４】ビット線２１と第１の層間絶縁膜１５との
上に、第２の層間絶縁膜２２が形成されている。ソース
／ドレイン領域１２、１４上に位置する領域において、
第１および第２の層間絶縁膜１５、２２の一部を異方性
エッチングにより除去することにより、開口部２３、２
４が形成されている。開口部２３、２４の内部と第２の
層間絶縁膜２２上とに、ポリシリコンからなるキャパシ
タの下部電極２５、２６が形成されている。下部電極２
５、２６と第２の層間絶縁膜２２との上に、絶縁膜から
なる誘電体膜４２が形成されている。誘電体膜４２上に
はキャパシタ上部電極２７が形成されている。上部電極
２７と第２の層間絶縁膜２２との上には、第３の層間絶
縁膜２８が形成されている。第３の層間絶縁膜２８上に
は金属配線３０が形成されている。

【００６５】周辺回路領域においては、ロジック回路に
おいて用いられるキャパシタが形成されている。図１に
おいては、このキャパシタの線分１００における断面と
線分２００における断面との２ヶ所における断面構造図
を示している。この線分１００と線分２００との位置関
係を、図２を参照して説明する。図２は、周辺回路領域
において形成されているキャパシタの構造を模式的に示
した平面図である。図２を参照して、線分１００はキャ
パシタの電極部に位置している。線分２００は各電極を
接続するための開口部３７、３８、４１、３９が形成さ
れている領域に位置している。

【００６６】図１を参照して、周辺回路領域の線分１０
０における断面においては、半導体基板１の主表面にフ
ィールド酸化膜２が形成されている。フィールド酸化膜
２で囲まれた活性領域における半導体基板１の主表面に
は、不純物を注入された導電領域３３が形成されてい
る。導電領域３３上に位置する半導体基板１の主表面上
には絶縁膜３１が形成されている。絶縁膜３１上にはポ
リシリコン膜６が形成されている。ポリシリコン膜６上
にはタングステンシリサイド膜７が形成されている。ポ
リシリコン膜６とタングステンシリサイド膜７とからキ
ャパシタの第１の電極１１が構成されている。第１の電
極１１上には第１の層間絶縁膜１５が形成されている。
第１の層間絶縁膜１５上には第１の電極１１上に位置す
る領域にポリシリコン膜１８が形成されている。ポリシ
リコン膜１８上にはタングステンシリサイド膜１９が形
成されている。ポリシリコン膜１８とタングステンシリ
サイド膜１９とからキャパシタの第２の電極２０が構成
されている。第２の電極２０と第１の層間絶縁膜１５と
の上には第２の層間絶縁膜２２が形成されている。第２
の電極２０上に位置する領域における第２の層間絶縁膜
２２上には絶縁膜４２が形成されている。絶縁膜４２上
にはキャパシタの第３の電極４０が形成されている。キ
ャパシタの第３の電極４０上には第３の層間絶縁膜２８
が形成されている。

【００６７】周辺回路領域の線分２００における断面で
は、半導体基板１の主表面にフィールド酸化膜２が形成
されている。フィールド酸化膜２に囲まれた活性領域に
おける半導体基板１の主表面の所定領域には、不純物を
注入された導電領域３３が形成されている。導電領域３
３上に位置する領域の、半導体基板１の主表面上の所定
領域には、絶縁膜３１が形成されている。絶縁膜３１上
にはポリシリコン膜６が形成されている。ポリシリコン
膜６上にはタングステンシリサイド膜７が形成されてい
る。このポリシリコン膜６とタングステンシリサイド膜
７とから、第１の電極の第１の接続領域４３が構成され
ている。

【００６８】第１の接続領域４３と半導体基板１の主表
面との上には、第１の層間絶縁膜１５が形成されてい
る。第１の層間絶縁膜１５上の第１の接続領域４３と平
面的に重ならない領域には、ポリシリコン膜１８が形成
されている。ポリシリコン膜１８上にはタングステンシ
リサイド膜１９が形成されている。ポリシリコン膜１８
とタングステンシリサイド膜１９とから、第２の電極２
０の第２の接続領域４４が構成されている。第２の接続
領域４４と第１の層間絶縁膜１５との上に第２の層間絶
縁膜２２が形成されている。第２の層間絶縁膜２２上
の、第１の接続領域４３と平面的に重なる位置に、絶縁
膜４２が形成されている。絶縁膜４２上には導電膜から
なる第３の電極２０の第３の接続領域４５が形成されて
いる。第３の接続領域４５と第２の層間絶縁膜２２との
上には第３の層間絶縁膜２８が形成されている。

【００６９】第１〜３の層間絶縁膜１５、２２、２８の
一部を異方性エッチングにより除去することにより、半
導体基板１の主表面の導電領域３３に接触するように開
口部３７が形成されている。第１〜３の層間絶縁膜１
５、２２、２８の一部を異方性エッチングにより除去す
ることにより、第１の接続領域４３と接触するように開
口部３９が形成されている。第２および第３の層間絶縁
膜２２、２８の一部を異方性エッチングにより除去する
ことにより、第２の接続領域４４と接触するように開口
部３８が形成されている。第３の層間絶縁膜２８の一部
を異方性エッチングにより除去することにより、第３の
接続領域４５と接触するように開口部４１が形成されて
いる。開口部３７、３８の内部と、第３の層間絶縁膜２
８上とには、金属配線３４が形成されている。金属配線
３４により、半導体基板１の主表面の導電領域３３と第
２の接続領域４４とが接続されている。開口部４１、３
９の内部と第３の層間絶縁膜２８上とには、金属配線３
５が形成されている。金属配線３５によって、第１の接
続領域４３と第３の接続領域４５とが接続されている。

【００７０】このような構造により、周辺回路領域にお
いて複数のキャパシタを形成することができる。具体的
には、半導体基板１の導電領域３３からなる下部電極と
絶縁膜３１からなる誘電体膜と第１の電極１１からなる
上部電極とから、第１のキャパシタが構成されている。
第１の電極１１からなる下部電極と、第１の層間絶縁膜
１５からなる誘電体膜と、第２の電極２０からなる上部
電極とから、第２のキャパシタが構成されている。第２
の電極２０からなる下部電極と、第２の層間絶縁膜２２
からなる誘電体膜と、第３の電極４０からなる上部電極
とから、第３のキャパシタが構成されている。そして、
これらの電極を金属配線３４、３５により接続すること
によって、上記第１〜３のキャパシタを図３に示すよう
に並列に接続することができる。ここで図３は、周辺回
路領域において形成されているキャパシタの等価回路図
である。

【００７１】ここで、本発明の実施の形態１では、周辺
回路領域におけるキャパシタの誘電体膜として第１〜３
の層間絶縁膜１５、２２、２８を利用する。これによ
り、例えば、メモリセル領域においてその第１〜３の層
間絶縁膜を介して電界効果型トランジスタおよびキャパ
シタなどの素子が設けられる場合、これらの素子のゲー
ト電極などを形成するポリシリコン膜６、１８およびタ
ングステンシリサイド膜７、１９などを用いて、周辺回
路領域におけるキャパシタの電極を形成することができ
る。そのため、周辺回路領域におけるキャパシタの製造
工程を、メモリセル領域における素子の製造工程と同時
に実施することができる。これにより、周辺回路領域の
キャパシタの形成のために製造工程数が増加することを
防止できる。

【００７２】また、第１〜３の電極１１、２０、４０が
第１および第２の層間絶縁膜１５、２２を介して積層さ
れ、かつ、第１の電極１１と第３の電極４０とが開口部
３９、４１を介して金属配線３５により接続されてい
る。このため、第１の電極１１と第１の層間絶縁膜１５
からなる誘電体膜と第２の電極２０とにより形成される
第２のキャパシタと、第２の電極２０と第２の層間絶縁
膜２２からなる誘電体膜と第３の電極４０とにより形成
される第３のキャパシタとを、並列に接続するように形
成することができる。

【００７３】また、半導体基板１の主表面の導電領域３
３と第２の電極２０とが開口部３７、３８を介して接続
されているので、半導体基板１の主表面の導電領域３３
と絶縁膜３１と第１の電極１１とからなる第１のキャパ
シタも並列に接続されるように形成される。このよう
に、並列に接続される第１〜３のキャパシタを形成する
ことによって、キャパシタの電極１１、２０、４０が占
有する面積を小さくしても、必要とされる容量を確保す
ることが可能となる。

【００７４】また、第２の接続領域４４が、第１の電極
１１と平面的に重ならないように配置されているため、
開口部３８を形成する工程において、開口部３８が第２
の接続領域４４を突き抜けて第１の層間絶縁膜１５まで
達したような場合でも、開口部３８と第１の電極１１と
が接触することを防止することができる。その結果、第
２の電極２０と第１の電極１１とが接続されることによ
りキャパシタがその機能を喪失するというような問題の
発生を防止することが可能となる。

【００７５】これらの結果、半導体装置の製造工程数を
増大させることなく、周辺回路領域におけるキャパシタ
に要求される一定の容量を確保しつつ、このキャパシタ
の半導体基板１上での占有面積を削減することが可能と
なり、同時に信頼性の高いキャパシタを備える半導体装
置を得ることが可能となる。

【００７６】また、この実施の形態１の半導体装置のよ
うに、ＤＲＡＭなどに代表されるメモリセル領域と周辺
回路領域とを備える半導体装置においては、周辺回路領
域におけるキャパシタの占有面積の割合も２０〜３０％
程度と大きいため、周辺回路領域におけるキャパシタの
占有面積の減少が半導体装置の高集積化に対してより顕
著な効果を示す。

【００７７】図４〜１９は、本発明の実施の形態１によ
る半導体装置の製造工程を説明するための断面構造図で
ある。図４〜１９を参照して、以下に本発明の実施の形
態１による半導体装置の製造工程を説明する。

【００７８】まず、半導体基板１（図４参照）の主表面
上に酸化膜３（図４参照）を形成する。酸化膜３上に窒
化膜４（図４参照）を形成する。窒化膜４上にレジスト
パターン（図示せず）を形成する。このレジストパター
ンをマスクとして窒化膜４と酸化膜３の一部を異方性エ
ッチングにより除去する。その後レジストパターンを除
去することにより、図４に示すような構造を得る。

【００７９】次に、半導体基板１の主表面を酸化するこ
とによりフィールド酸化膜２（図５参照）を形成する。
そして、酸化膜３と窒化膜４とを除去することにより、
図５に示すような構造を得る。

【００８０】次に、図６に示すように、周辺回路領域に
おける半導体基板１の主表面の所定領域に不純物を注入
することにより、導電領域３３を形成した後、半導体基
板１の主表面上に酸化膜５を形成する。酸化膜５とフィ
ールド酸化膜２との上にポリシリコン膜６を形成する。
ポリシリコン膜６上にタングステンシリサイド膜７を形
成する。タングステンシリサイド膜７上にレジストパタ
ーン８、９を形成する。

【００８１】次に、レジストパターン８、９をマスクと
してポリシリコン膜６とタングステンシリサイド膜７と
酸化膜５との一部をエッチングにより除去する。その
後、レジストパターン８、９を除去することにより図７
に示すような構造を得る。ここで、メモリセル領域にお
いては、ポリシリコン膜６とタングステンシリサイド膜
７とにより電界効果型トランジスタのゲート電極１０
ａ、１０ｂが構成されている。周辺回路領域における線
分１００断面においては、ポリシリコン膜６とタングス
テンシリサイド膜７とによりキャパシタの第１の電極１
１が形成されている。周辺回路領域の線分２００断面に
おいては、ポリシリコン膜６とタングステンシリサイド
膜７とによりキャパシタの第１の電極１１の第１の接続
領域４３が形成されている。

【００８２】次に、周辺回路領域上にレジストパターン
（図示せず）を形成した後、メモリセル領域の半導体基
板１の主表面に不純物を注入することにより、ソース／
ドレイン領域１２、１３、１４（図８参照）を形成す
る。その後、レジストパターンを除去することにより、
図８に示すような構造を得る。

【００８３】次に、図９に示すように、ゲート電極１０
ａ、１０ｂと第１の電極１１と第１の接続領域４３と半
導体基板１の主表面とフィールド酸化膜２との上に第１
の層間絶縁膜１５を形成する。第１の層間絶縁膜１５上
に、レジストパターン１６を形成する。

【００８４】次に、レジストパターン１６をマスクとし
て第１の層間絶縁膜１５の一部を除去することにより、
開口部１７（図１０参照）を形成する。その後、レジス
トパターン１６を除去することにより、図１０に示すよ
うな構造を得る。

【００８５】次に、図１１に示すように、開口部１７の
内部と第１の層間絶縁膜１５上とにポリシリコン膜１８
を形成する。ポリシリコン膜１８上にタングステンシリ
サイド膜１９を形成する。

【００８６】次に、タングステンシリサイド膜１９上に
レジストパターン（図示せず）を形成する。このレジス
トパターンをマスクとしてポリシリコン膜１８とタング
ステンシリサイド膜１９との一部を異方性エッチングに
より除去する。その後、レジストパターンを除去するこ
とによって図１２に示すような構造を得る。ここで、メ
モリセル領域においては、ポリシリコン膜１８とタング
ステンシリサイド膜１９とからビット線２１が形成され
ている。周辺回路領域の線分１００断面においては、ポ
リシリコン膜１８とタングステンシリサイド膜１９とか
ら周辺回路領域におけるキャパシタの第２の電極２０が
形成されている。周辺回路領域の線分２００断面におい
ては、ポリシリコン膜１８とタングステンシリサイド膜
１９とから、第２の電極２０の第２の接続領域４４が形
成されている。

【００８７】次に、ビット線２１と第２の電極２０と第
２の接続領域４４と第１の層間絶縁膜１５との上に第２
の層間絶縁膜２２（図１３参照）を形成する。第２の層
間絶縁膜２２上にレジストパターン（図示せず）を形成
する。このレジストパターンをマスクとして、第１およ
び第２の層間絶縁膜１５、２２の一部を異方性エッチン
グにより除去することにより、開口部２３、２４（図１
３参照）を形成する。その後、レジストパターンを除去
することにより、図１３に示すような構造を得る。

【００８８】次に、開口部２３、２４の内部と第２の層
間絶縁膜２２の上とにポリシリコン膜（図示せず）を形
成する。このポリシリコン膜上にレジストパターン（図
示せず）を形成する。このレジストパターンをマスクと
して、上記ポリシリコン膜の一部をエッチングにより除
去する。その後レジストパターンを除去することによ
り、図１４に示すような構造を得る。ここでは、開口部
２３、２４の内部と第２の層間絶縁膜２２上とに、ポリ
シリコンからなるメモリセル領域のキャパシタの下部電
極２５、２６が形成されている。

【００８９】次に、キャパシタの下部電極２５、２６上
と第２の層間絶縁膜２２上と酸化膜４２（図１５参照）
を形成する。酸化膜４２上にポリシリコン膜（図示せ
ず）を形成する。このポリシリコン膜上にレジストパタ
ーン（図示せず）を形成する。そしてこのレジストパタ
ーンをマスクとして、上記ポリシリコン膜と酸化膜４２
との一部を異方性エッチングにより除去する。これによ
り、図１５に示すような構造を得る。ここで、メモリセ
ル領域においては、酸化膜４２からなるキャパシタの誘
電体膜とポリシリコンからなるキャパシタの上部電極２
７とが形成されている。また、周辺回路領域において
は、周辺回路領域のキャパシタの第３の電極４０と第３
の接続領域４５とが形成されている。

【００９０】このように、本発明の実施の形態１では、
周辺回路領域におけるキャパシタの誘電体膜として第１
〜３の層間絶縁膜１５、２２、２８を利用する。これに
より、例えば、メモリセル領域においてその第１〜３の
層間絶縁膜を介して電界効果型トランジスタおよびキャ
パシタなどの素子が設けられる場合、これらの素子のゲ
ート電極などを形成するポリシリコン膜６、１８および
タングステンシリサイド膜７、１９などを用いて、周辺
回路領域におけるキャパシタの電極１１、２０などを形
成することができる。そのため、周辺回路領域における
キャパシタの製造工程を、メモリセル領域における素子
の製造工程と同時に実施することができる。これによ
り、周辺回路領域のキャパシタの形成のために製造工程
数が増加することを防止できる。

【００９１】また、周辺回路領域におけるキャパシタの
第２の接続領域４４が、第１の電極１１と平面的に重な
らないように配置されているため、後述する開口部３８
（図１参照）を形成する工程において、開口部３８が第
２の接続領域４４を突き抜けて第１の層間絶縁膜１５に
まで達した場合でも、開口部３８と第１の電極１１とが
接触することを防止することができる。その結果、第２
の電極２０と第１の電極１１とが接続され、周辺回路領
域におけるキャパシタがその機能を喪失するというよう
な問題の発生を防止することが可能となる。

【００９２】次に、図１５に示した工程の後、図１６に
示すように、メモリセル領域と周辺回路領域との全面を
覆うように第３の層間絶縁膜２８を形成する。

【００９３】次に、図１７に示すように、第３の層間絶
縁膜２８上にレジストパターン３６を形成する。

【００９４】次に、レジストパターン３６をマスクとし
て、第１〜３の層間絶縁膜１５、２２、２８の一部を除
去することにより、開口部３７、３８、４１、３９（図
１８参照）を形成する。その後、レジストパターン３６
を除去することにより、図１８に示すような構造を得
る。

【００９５】次に、図１９に示すように、開口部３７、
３８、４１、３９の内部と第３の層間絶縁膜２８の上と
に金属層２９を形成する。次に、金属層２９上にレジス
トパターン（図示せず）を形成する。このレジストパタ
ーンをマスクとして、金属層２９の一部をエッチングに
より除去することにより、図１に示すような半導体装置
を得る。このように、開口部３７、３８、４１、３９を
介して、金属配線３４、３５（図１参照）により周辺回
路領域のキャパシタの第１の電極１１と第３の電極４０
とが接続され、また、半導体基板１の主表面の導電領域
３３と第２の電極２０とが接続されることにより、図３
に示すような並列に接続された複数のキャパシタを形成
することができる。このため、周辺回路領域におけるキ
ャパシタの電極１１、２０、４０の面積を小さくして
も、複数のキャパシタを並列に接続することにより、必
要とされるキャパシタの容量を確保することが可能とな
る。この結果、周辺回路領域におけるキャパシタに要求
される一定の容量を確保しつつ、キャパシタの占有面積
を削減することが可能となる。

【００９６】（実施の形態２）図２０は、本発明の実施
の形態２による半導体装置を説明するための断面構造図
である。図２０を参照して、以下に本発明の実施の形態
による半導体装置を説明する。

【００９７】図２０に示す本発明の実施の形態２による
半導体装置は、基本的には図１に示した本発明の実施の
形態１による半導体装置と同様の構造を備えている。し
かし、メモリセル領域において、第３の層間絶縁膜２８
上に形成されている金属配線４７上に、さらに、第４の
層間絶縁膜４６を備える。また、第４の層間絶縁膜４６
上には第２の金属配線３０が形成されている。

【００９８】周辺回路領域においては、キャパシタがフ
ィールド酸化膜２上に形成されている。ここで、周辺回
路領域の線分３００における断面は、図１に示す線分１
００における断面に対応し、図２０に示す線分４００に
おける断面は、図１に示す線分２００における断面に対
応する。線分３００と線分４００との位置関係を図２１
を参照して説明する。図２１は、周辺回路領域における
キャパシタの構造を模式的に示した平面図である。図２
１を参照して、線分３００はキャパシタの電極の部分に
位置する。線分４００は開口部３７、３８、４１、３９
が形成されている部分に位置する。

【００９９】図２０を参照して、周辺回路領域の線分３
００断面においては、第３の層間絶縁膜２８上に第４の
電極４８が形成されている。第４の電極４８と第３の層
間絶縁膜２８との上には第４の層間絶縁膜４６が形成さ
れている。周辺回路領域における線分４００断面におい
ては、第３の層間絶縁膜２８上に第４の接続領域４９が
形成されている。第４の接続領域４９と第３の層間絶縁
膜２８との上には、第４の層間絶縁膜４６が形成されて
いる。そして、第１の接続領域と第３の接続領域とが、
開口部４１、３９を介して金属配線３５により接続され
ている。また、第２の接続領域４４と第４の接続領域４
９とが、開口部３７、３８を介して金属配線３４によっ
て接続されている。

【０１００】このような構造により、周辺回路領域にお
いて複数のキャパシタを形成することができる。具体的
には、第１の電極１１からなる下部電極と、第１の層間
絶縁膜１５からなる誘電体膜と、第２の電極２０からな
る上部電極とから、第１のキャパシタが構成されてい
る。第２の電極２０からなる下部電極と、第２の層間絶
縁膜２２からなる誘電体膜と、第３の電極４０からなる
上部電極とから、第２のキャパシタが構成されている。
第３の電極４０からなる下部電極と、第３の層間絶縁膜
２８からなる誘電体膜と、第４の電極４８からなる上部
電極とから、第３のキャパシタが構成されている。そし
て、これらの電極を金属配線３４、３５により接続する
ことによって、上記第１〜３のキャパシタを図２２に示
すように並列に接続することができる。ここで図２２
は、周辺回路領域において形成されているキャパシタの
等価回路図である。

【０１０１】このように、本発明の実施の形態２による
半導体装置では、実施の形態１と同様に、周辺回路領域
におけるキャパシタの誘電体膜として第１〜３の層間絶
縁膜１５、２２、２８を利用する。これにより、例え
ば、メモリセル領域においてその第１〜３の層間絶縁膜
を介して電界効果型トランジスタおよびキャパシタなど
の素子が設けられる場合、これらの素子のゲート電極な
どを形成するポリシリコン膜６、１８およびタングステ
ンシリサイド膜７、１９などを用いて、周辺回路領域に
おけるキャパシタの電極を形成することができる。その
ため、周辺回路領域におけるキャパシタの製造工程を、
メモリセル領域における素子の製造工程と同時に実施す
ることができる。これにより、周辺回路領域のキャパシ
タの形成のために製造工程数が増加することを防止でき
る。

【０１０２】また、第１〜４の電極１１、２０、４０、
４８が第１〜３の層間絶縁膜１５、２２、２８からなる
誘電体膜を介して積層され、かつ、第１の電極１１が第
３の電極４０と、第２の電極２０が第４の電極４８とそ
れぞれ金属配線３４、３５により接続されている。この
ため、第１の電極１１と第１の層間絶縁膜１５からなる
誘電体膜と第２の電極２０とからなる第１のキャパシタ
と、第２の電極２０と第２の層間絶縁膜２２からなる誘
電体膜と第３の電極４０とからなる第２のキャパシタ
と、第３の電極４０と第３の層間絶縁膜２８からなる誘
電体膜と第４の電極４８とからなる第３のキャパシタと
がそれぞれ並列に接続されるように形成される。このた
め、キャパシタの電極１１、２０、４８、４０の面積を
小さくすることによりキャパシタの占有面積を小さくし
ても、複数のキャパシタを並列に接続していることで、
必要とされるキャパシタの容量を確保することが可能と
なる。この結果、半導体装置の製造工程数を増大させる
ことなく、周辺回路領域におけるキャパシタに要求され
る一定の容量を確保しつつ、キャパシタの占有面積を削
減することが可能となる。

【０１０３】また、第２の接続領域４４が、第１の電極
１１と平面的に重ならないように配置されているため、
開口部３７を形成する工程において開口部３７が第２の
接続領域４４を突き抜けて第１の層間絶縁膜１５にまで
達した場合でも、開口部３７と第１の電極１１とが接続
され、第１の電極１１と第１の層間絶縁膜１５と第２の
電極２０とからなる第１のキャパシタがその機能を喪失
するというような問題の発生を防止することが可能とな
る。この結果、周辺回路領域における信頼性の高いキャ
パシタを備える半導体装置を得ることが可能となる。

【０１０４】図２３〜４０は、本発明の実施の形態２に
よる半導体装置の製造工程を説明するための断面構造図
である。図２３〜４０を参照して、以下に本発明の実施
の形態２による半導体装置の製造工程を説明する。

【０１０５】図２３および２４に示した製造工程は、図
４および５に示した実施の形態１による半導体装置の製
造工程と実質的に同一である。

【０１０６】次に、図２５および２６に示した本発明の
実施の形態２による半導体装置の製造工程は、図６およ
び７に示した本発明の実施の形態１による製造工程と実
質的に同一である。ただし、本発明の実施の形態２で
は、周辺回路領域におけるキャパシタをフィールド酸化
膜２上に形成するために、図２５に示すように、タング
ステンシリサイド膜７上にレジストパターン９を形成す
る際、周辺回路領域においては、このレジストパターン
９をフィールド酸化膜２上に位置するように形成してい
る。そのため、図２６を参照して、周辺回路領域におけ
るキャパシタの第１の電極１１と第１の接続領域４３と
は、フィールド酸化膜２上に形成されている。

【０１０７】次に、図２７〜３５に示した製造工程は、
図８〜１６に示した本発明の実施の形態１による半導体
装置の製造工程と実質的に同一である。

【０１０８】ここで、図３４に示すように、第２の接続
領域４４を第１の電極１１と平面的に重ならないように
配置しているため、開口部３７（図２０参照）を形成す
る工程において、開口部３７が第２の接続領域４４を突
き抜けて第１の層間絶縁膜１５にまで達した場合でも、
開口部３７と第１の電極１１とが接触することを防止す
ることができる。そのため、第２の電極２０と第１の電
極１１とが開口部３７を介して金属配線３４（図２０参
照）によって接続され、第１の電極１１と第１の層間絶
縁膜１５からなる誘電体膜と第２の電極２０とからなる
キャパシタがその機能を喪失するというような問題の発
生を防止することが可能となる。また、第３の接続領域
４５を第１の電極１１と平面的に重なるように配置して
いるため、開口部４１（図２０参照）を形成する工程に
おいて開口部４１が第３の接続領域４５を突き抜けて第
１の電極１１に達してしまったような場合でも、図２２
に示すように、第１の電極１１と第３の電極４０とは同
じ電位となるため、周辺回路領域におけるキャパシタが
その機能を喪失するというような問題は発生しない。こ
の結果、周辺回路領域における信頼性の高いキャパシタ
を備える半導体装置を得ることが可能となる。

【０１０９】次に、図３５に示した工程の後、第３の層
間絶縁膜２８上に金属層（図示せず）を形成する。この
金属層上にレジストパターン（図示せず）を形成する。
このレジストパターンをマスクとして上記金属層の一部
を異方性エッチングにより除去することにより、図３６
に示すように、メモリセル領域における金属配線４７と
周辺回路領域における第４の電極４８と第４の接続領域
４９とを形成する。

【０１１０】このように、本発明の実施の形態２による
半導体装置の製造工程では、実施の形態１による半導体
装置の製造工程と同様に、周辺回路領域におけるキャパ
シタの誘電体膜として第１〜３の層間絶縁膜１５、２
２、２８を利用する。これにより、例えば、メモリセル
領域においてその第１〜３の層間絶縁膜を介して電界効
果型トランジスタおよびキャパシタなどの素子が設けら
れる場合、これらの素子のゲート電極などを形成するポ
リシリコン膜６、１８およびタングステンシリサイド膜
７、１９などを用いて、周辺回路領域におけるキャパシ
タの電極１１、２０などを形成することができる。その
ため、周辺回路領域におけるキャパシタの製造工程を、
メモリセル領域における素子の製造工程と同時に実施す
ることができる。これにより、周辺回路領域のキャパシ
タの形成のために製造工程数が増加することを防止でき
る。

【０１１１】次に、図３７に示すように、金属配線４７
と第４の電極４８と第４の接続領域４９と第３の層間絶
縁膜２８との上に第４の層間絶縁膜４６を形成する。

【０１１２】次に、図３８に示すように、第４の層間絶
縁膜４６上にレジストパターン３６を形成する。

【０１１３】次に、レジストパターン３６をマスクとし
て、第１〜４の層間絶縁膜１５、２２、２８、４６の一
部を異方性エッチングにより除去することにより、開口
部３７、３８、４１、３９（図３９参照）を形成する。
その後、レジストパターン３６を除去することにより、
図３９に示すような構造を得る。

【０１１４】次に、図４０に示すように、開口部３７、
３８、４１、３９の内部と第４の層間絶縁膜４６の上と
に、金属層２９を形成する。

【０１１５】その後、金属層２９上にレジストパターン
（図示せず）を形成し、このレジストパターンをマスク
として金属層２９の一部を異方性エッチングにより除去
する。このようにして、図２０に示すような半導体装置
を得る。

【０１１６】このように、第１の電極１１と第３の電極
４６とが開口部４１、３９を介して金属配線３５（図２
０参照）により接続され、第２の電極２０と第４の電極
４８とが開口部３７、３８を介して金属配線３４（図２
０参照）により接続されるので、周辺回路領域において
複数のキャパシタが並列に接続されるように形成するこ
とができる。このため、キャパシタの第１〜４の電極１
１、２０、４０、４８の面積を小さくすることによりキ
ャパシタの占有面積を小さくしても、複数のキャパシタ
を並列に接続することにより、必要とされるキャパシタ
の容量を確保することが可能となる。この結果、周辺回
路領域におけるキャパシタに要求される一定の容量を確
保しつつ、そのキャパシタの占有面積を削減することが
可能となる。

【０１１７】

【発明の効果】以上のように、請求項１〜９に記載の発
明によれば、ロジック回路領域において、第１〜３の接
続領域をそれぞれ有する第１〜３のキャパシタ電極が、
層間絶縁膜からなる第１および第２の誘電体膜を介して
積層し、第１および第３の接続領域が開口部を介して接
続配線により接続されている。そのため、他の素子の製
造工程と同時に上記キャパシタを形成することができ、
かつ、複数のキャパシタを電気的に並列に接続すること
ができる。その結果、半導体装置の製造工程数を増大さ
せることなく、ロジック回路におけるキャパシタに要求
される一定の容量を確保しつつ、そのキャパシタの半導
体装置上での占有面積を削減することが可能となる。

【０１１８】また、請求項２および８に記載の発明によ
れば、上記効果に加え、上記第２の接続領域が第１の電
極と平面的に重ならないように配置されているため、第
２の接続領域の表面が露出する開口部を形成する際にこ
の開口部が第１の電極と接触することを防止できる。こ
のため、第１の電極と第２の電極とが電気的に接続さ
れ、キャパシタの機能が喪失するというような問題の発
生を防止することが可能となる。この結果、半導体装置
の製造工程数を増大させることなく、ロジック回路にお
けるキャパシタに要求される一定の容量を確保しつつ、
そのキャパシタの半導体装置上での占有面積を削減し、
かつ、高い信頼性を有するキャパシタを得ることが可能
となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１による半導体装置を示
した断面構造図である。

【図２】 図１に示した実施の形態１による半導体装置
の周辺回路領域に形成されているキャパシタの構造を模
式的に示した平面図である。

【図３】 図１に示した実施の形態１による半導体装置
の周辺回路領域に形成されるキャパシタの等価回路図で
ある。

【図４】 図１に示した実施の形態１による半導体装置
の製造工程の第１工程を説明するための断面構造図であ
る。

【図５】 図１に示した実施の形態１による半導体装置
の製造工程の第２工程を説明するための断面構造図であ
る。

【図６】 図１に示した実施の形態１による半導体装置
の製造工程の第３工程を説明するための断面構造図であ
る。

【図７】 図１に示した実施の形態１による半導体装置
の製造工程の第４工程を説明するための断面構造図であ
る。

【図８】 図１に示した実施の形態１による半導体装置
の製造工程の第５工程を説明するための断面構造図であ
る。

【図９】 図１に示した実施の形態１による半導体装置
の製造工程の第６工程を説明するための断面構造図であ
る。

【図１０】 図１に示した実施の形態１による半導体装
置の製造工程の第７工程を説明するための断面構造図で
ある。

【図１１】 図１に示した実施の形態１による半導体装
置の製造工程の第８工程を説明するための断面構造図で
ある。

【図１２】 図１に示した実施の形態１による半導体装
置の製造工程の第９工程を説明するための断面構造図で
ある。

【図１３】 図１に示した実施の形態１による半導体装
置の製造工程の第１０工程を説明するための断面構造図
である。

【図１４】 図１に示した実施の形態１による半導体装
置の製造工程の第１１工程を説明するための断面構造図
である。

【図１５】 図１に示した実施の形態１による半導体装
置の製造工程の第１２工程を説明するための断面構造図
である。

【図１６】 図１に示した実施の形態１による半導体装
置の製造工程の第１３工程を説明するための断面構造図
である。

【図１７】 図１に示した実施の形態１による半導体装
置の製造工程の第１４工程を説明するための断面構造図
である。

【図１８】 図１に示した実施の形態１による半導体装
置の製造工程の第１５工程を説明するための断面構造図
である。

【図１９】 図１に示した実施の形態１による半導体装
置の製造工程の第１６工程を説明するための断面構造図
である。

【図２０】 本発明の実施の形態２による半導体装置を
示した断面構造図である。

【図２１】 図２０に示した実施の形態２による半導体
装置の周辺回路領域におけるキャパシタの構造を模式的
に示した平面図である。

【図２２】 図２０に示した実施の形態２による半導体
装置の周辺回路領域におけるキャパシタの等価回路図で
ある。

【図２３】 図２０に示した実施の形態２による半導体
装置の製造工程の第１工程を説明するための断面構造図
である。

【図２４】 図２０に示した実施の形態２による半導体
装置の製造工程の第２工程を説明するための断面構造図
である。

【図２５】 図２０に示した実施の形態２による半導体
装置の製造工程の第３工程を説明するための断面構造図
である。

【図２６】 図２０に示した実施の形態２による半導体
装置の製造工程の第４工程を説明するための断面構造図
である。

【図２７】 図２０に示した実施の形態２による半導体
装置の製造工程の第５工程を説明するための断面構造図
である。

【図２８】 図２０に示した実施の形態２による半導体
装置の製造工程の第６工程を説明するための断面構造図
である。

【図２９】 図２０に示した実施の形態２による半導体
装置の製造工程の第７工程を説明するための断面構造図
である。

【図３０】 図２０に示した実施の形態２による半導体
装置の製造工程の第８工程を説明するための断面構造図
である。

【図３１】 図２０に示した実施の形態２による半導体
装置の製造工程の第９工程を説明するための断面構造図
である。

【図３２】 図２０に示した実施の形態２による半導体
装置の製造工程の第１０工程を説明するための断面構造
図である。

【図３３】 図２０に示した実施の形態２による半導体
装置の製造工程の第１１工程を説明するための断面構造
図である。

【図３４】 図２０に示した実施の形態２による半導体
装置の製造工程の第１２工程を説明するための断面構造
図である。

【図３５】 図２０に示した実施の形態２による半導体
装置の製造工程の第１３工程を説明するための断面構造
図である。

【図３６】 図２０に示した実施の形態２による半導体
装置の製造工程の第１４工程を説明するための断面構造
図である。

【図３７】 図２０に示した実施の形態２による半導体
装置の製造工程の第１５工程を説明するための断面構造
図である。

【図３８】 図２０に示した実施の形態２による半導体
装置の製造工程の第１６工程を説明するための断面構造
図である。

【図３９】 図２０に示した実施の形態２による半導体
装置の製造工程の第１７工程を説明するための断面構造
図である。

【図４０】 図２０に示した実施の形態２による半導体
装置の製造工程の第１８工程を説明するための断面構造
図である。

【図４１】 従来の半導体装置を示した断面構造図であ
る。

【図４２】 図４１に示した従来の半導体装置の周辺回
路領域におけるキャパシタの構造を模式的に示した平面
図である。

【図４３】 図４１に示した従来の半導体装置の周辺回
路領域におけるキャパシタの等価回路図である。

【図４４】 図４１に示した従来の半導体装置の製造工
程の第１工程を説明するための断面構造図である。

【図４５】 図４１に示した従来の半導体装置の製造工
程の第２工程を説明するための断面構造図である。

【図４６】 図４１に示した従来の半導体装置の製造工
程の第３工程を説明するための断面構造図である。

【図４７】 図４１に示した従来の半導体装置の製造工
程の第４工程を説明するための断面構造図である。

【図４８】 図４１に示した従来の半導体装置の製造工
程の第５工程を説明するための断面構造図である。

【図４９】 図４１に示した従来の半導体装置の製造工
程の第６工程を説明するための断面構造図である。

【図５０】 図４１に示した従来の半導体装置の製造工
程の第７工程を説明するための断面構造図である。

【図５１】 図４１に示した従来の半導体装置の製造工
程の第８工程を説明するための断面構造図である。

【図５２】 図４１に示した従来の半導体装置の製造工
程の第９工程を説明するための断面構造図である。

【図５３】 図４１に示した従来の半導体装置の製造工
程の第１０工程を説明するための断面構造図である。

【図５４】 図４１に示した従来の半導体装置の製造工
程の第１１工程を説明するための断面構造図である。

【図５５】 図４１に示した従来の半導体装置の製造工
程の第１２工程を説明するための断面構造図である。

【図５６】 図４１に示した従来の半導体装置の製造工
程の第１３工程を説明するための断面構造図である。

【図５７】 図４１に示した従来の半導体装置の製造工
程の第１４工程を説明するための断面構造図である。

【図５８】 図４１に示した従来の半導体装置の製造工
程の第１５工程を説明するための断面構造図である。

【図５９】 図４１に示した従来の半導体装置の製造工
程の第１６工程を説明するための断面構造図である。

【図６０】 周辺回路領域におけるキャパシタにおい
て、開口部１３８が第１の接続領域１４３に到達した状
態を示す断面構造図である。

【符号の説明】

１ 半導体基板、２ フィールド酸化膜、３，５，３
１，４２ 酸化膜、４窒化膜、６，１８ ポリシリコン
膜、７，１９ タングステンシリサイド膜、８，９，１
６，３６ レジストパターン、１６ａ，１６ｂ ゲート
電極、１１，２０，４０，４８ キャパシタの電極、１
５，２２，２９，４６ 層間絶縁膜、１２，１３，１４
ソース／ドレイン領域、１７，２３，２４，３７，３
８，３９，４１ 開口部、２１ ビット線、２５，２６
下部電極、２７ 上部電極、２９ 金属層、３０，３
４，３５，４７ 金属配線、３２ａ、３２ｂ ゲート絶
縁膜、３３ 導電領域、４３，４４，４５，４９ 接続
領域。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ロジック回路領域に形成された第１の導
   電層からなる第１の電極、前記第１の電極上に形成され
   た第１の層間絶縁膜からなる第１の誘電体膜、前記第１
   の誘電体膜上に形成された第２の導電層からなる第２の
   電極、前記第２の電極上に形成された第２の層間絶縁膜
   からなる第２の誘電体膜、および、前記第２の誘電体膜
   上に形成された第３の導電層からなる第３の電極を含む
   キャパシタと、 前記第３の電極上に形成された第３の層間絶縁膜と、 少なくとも前記第１、第２および第３の層間絶縁膜に、
   前記第１の電極の上面に達するように形成される第１の
   開口部と、 少なくとも前記第２および第３の層間絶縁膜に、前記第
   ２の電極の上面に達するように形成される第２の開口部
   と、 少なくとも前記第３の層間絶縁膜に、前記第３の電極の
   上面に達するように形成される第３の開口部とを備え、 前記第１の電極は、前記第１の開口部においてその表面
   が露出する第１の接続領域を有し、 前記第２の電極は、前記第２の開口部においてその表面
   が露出する第２の接続領域を有し、 前記第３の電極は、前記第３の開口部においてその表面
   が露出する第３の接続領域を有し、 前記第１および第３の接続領域が第１および第３の開口
   部を介して接続配線により接続されている、半導体装
   置。
2. 【請求項２】 前記第２の接続領域が、前記第１の電極
   と平面的に重ならないように配置されている、請求項１
   に記載の半導体装置。
3. 【請求項３】 前記第１の電極下に第４の層間絶縁膜を
   介して形成され、前記半導体基板の主表面に位置する導
   電領域と、 前記第１、第２および第３の層間絶縁膜に、前記導電領
   域に達するように形成された第４の開口部とをさらに備
   え、 前記第２の電極の第２の接続領域と前記導電領域とは、
   前記第２および第４の開口部を介して電気的に接続され
   ている、請求項１または２に記載の半導体装置。
4. 【請求項４】 前記第３の層間絶縁膜上に形成された第
   ４の導電層からなる第４の電極と、 前記第４の電極上に形成された第５の層間絶縁膜と、 前記第５の層間絶縁膜に、前記第４の電極に達するよう
   に形成された第４の開口部とをさらに備え、 前記第２および第４の電極は、前記第２および第４の開
   口部を介して電気的に接続されている、請求項１または
   ２に記載の半導体装置。
5. 【請求項５】 前記ロジック回路領域が、メモリセル領
   域と周辺回路領域とを備える半導体記憶装置における前
   記周辺回路領域である、請求項１〜４のいずれか１項に
   記載の半導体装置。
6. 【請求項６】 メモリセル領域と周辺回路領域とを備え
   る半導体装置であって、 前記メモリセル領域は、 半導体基板の主表面にチャネル領域を挟むように形成さ
   れた一対のソース／ドレイン領域、前記チャネル領域上
   に形成されたゲート絶縁膜、および、前記ゲート絶縁膜
   上に形成された第１の導電層からなるゲート電極を有す
   る電界効果型トランジスタと、 前記ゲート電極上に形成された第１の層間絶縁膜と、 前記一方のソース／ドレイン領域に電気的に接続され、
   前記第１の層間絶縁膜上に延びて形成された第２の導電
   層からなるビット線と、 前記ビット線上に形成された第２の層間絶縁膜と、 前記他方のソース／ドレイン領域に電気的に接続され、
   前記第２の層間絶縁膜上に延びて形成された下部電極、
   前記下部電極上に形成された誘電体膜、および、前記誘
   電体膜上に形成された第３の導電層からなる上部電極を
   有するキャパシタと、 前記上部電極上に形成された第３の層間絶縁膜と、 前記第３の層間絶縁膜上に形成された配線層とを含み、 前記周辺回路領域は、 前記半導体基板の主表面上に形成された前記第１の導電
   層からなる第１の電極、前記第１の電極上に形成された
   前記第１の層間絶縁膜からなる第１の誘電体膜、前記第
   １の誘電体膜上に形成された前記第２の導電層からなる
   第２の電極、前記第２の電極上に形成された前記第２の
   層間絶縁膜からなる第２の誘電体膜、および、前記第２
   の誘電体膜上に形成された前記第３の導電層からなる第
   ３の電極を有するキャパシタと、 前記第３の電極上に形成された前記第３の層間絶縁膜
   と、 少なくとも前記第１、第２および第３の層間絶縁膜に、
   前記第１の電極の上面に達するように形成される第１の
   開口部と、 少なくとも前記第２および第３の層間絶縁膜に、前記第
   ２の電極の上面に達するように形成される第２の開口部
   と、 少なくとも前記第３の層間絶縁膜に、前記第３の電極の
   上面に達するように形成される第３の開口部とを備え、 前記第１の電極は、前記第１の開口部においてその表面
   が露出する第１の接続領域を有し、 前記第２の電極は、前記第２の開口部においてその表面
   が露出する第２の接続領域を有し、 前記第３の電極は、前記第３の開口部においてその表面
   が露出する第３の接続領域を有し、 前記第１および第３の接続領域が前記第１および第３の
   開口部を介して接続配線により接続されている、半導体
   装置。
7. 【請求項７】 ロジック回路領域に、第１の導電層から
   なり、第１の接続領域を有するキャパシタの第１の電極
   を形成する工程と、 前記第１の電極上に第１の層間絶縁膜からなる第１の誘
   電体膜を形成する工程と、 前記第１の誘電体膜上に、第２の導電層からなり、第２
   の接続領域を有するキャパシタの第２の電極を形成する
   工程と、 前記第２の電極上に第２の層間絶縁膜からなる第２の誘
   電体膜を形成する工程と、 前記第２の誘電体膜上に、第３の導電層からなり、第３
   の接続領域を有するキャパシタの第３の電極を形成する
   工程と、 前記第３の電極上に第３の層間絶縁膜を形成する工程
   と、 少なくとも前記第１、第２および第３の層間絶縁膜の一
   部を異方性エッチングにより除去することにより、前記
   第１の接続領域の表面が露出するように第１の開口部を
   形成する工程と、 少なくとも前記第２および３の層間絶縁膜の一部を異方
   性エッチングにより除去することにより、前記第２の接
   続領域の表面が露出するように第２の開口部を形成する
   工程と、 少なくとも前記第３の層間絶縁膜の一部を異方性エッチ
   ングにより除去することにより、前記第３の接続領域の
   表面が露出するように第３の開口部を形成する工程と、 前記第１および第３の開口部の内部に接続配線を形成す
   ることにより、前記第１および第３の接続領域を接続す
   る工程とを備える、半導体装置の製造方法。
8. 【請求項８】 前記第２の接続領域を、前記第１の電極
   と平面的に重ならない位置に形成する工程をさらに備え
   る、請求項７に記載の半導体装置の製造方法。
9. 【請求項９】 メモリセル領域と周辺回路領域とを備え
   る半導体装置の製造方法であって、 前記メモリセル領域と周辺回路領域とに第１の導電層を
   形成する工程と、 前記第１の導電層の一部を異方性エッチングにより除去
   することにより、前記メモリセル領域における電界効果
   型トランジスタのゲート電極と、前記周辺回路領域にお
   けるキャパシタの第１の接続領域を有する第１の電極と
   を形成する工程と、 前記ゲート電極と前記第１の電極との上に第１の層間絶
   縁膜を形成する工程と、 前記第１の層間絶縁膜上に第２の導電層を形成する工程
   と、 前記第２の導電層の一部を異方性エッチングにより除去
   することにより、前記メモリセル領域におけるビット線
   と、前記周辺回路領域におけるキャパシタの第２の接続
   領域を有する第２の電極とを形成する工程と、 前記ビット線と前記第２の電極との上に第２の層間絶縁
   膜を形成する工程と、 前記第２の層間絶縁膜上に、メモリセル領域におけるキ
   ャパシタの下部電極を形成する工程と、 前記下部電極上に誘電体膜を形成する工程と、 前記誘電体膜上と前記第２の層間絶縁膜上とに第３の導
   電層を形成する工程と、 前記第３の導電層の一部を異方性エッチングにより除去
   することにより、前記メモリセル領域におけるキャパシ
   タの上部電極と、前記周辺回路領域におけるキャパシタ
   の第３の接続領域を有する第３の電極とを形成する工程
   と、 前記上部電極と前記第３の電極との上に第３の層間絶縁
   膜を形成する工程と、少なくとも前記第１、第２および
   第３の層間絶縁膜の一部を異方性エッチングにより除去
   することにより、前記第１の接続領域の表面が露出する
   ように、第１の開口部を形成する工程と、 少なくとも前記第２および３の層間絶縁膜の一部を異方
   性エッチングにより除去することにより、前記第２の接
   続領域の表面が露出するように、第２の開口部を形成す
   る工程と、 少なくとも前記第３の層間絶縁膜の一部を異方性エッチ
   ングにより除去することにより、前記第３の接続領域の
   表面が露出するように、第３の開口部を形成する工程
   と、 前記第３の層間絶縁膜上と前記第１および３の開口部の
   内部とに第４の導電層を形成する工程と、 前記第４の導電層の一部を異方性エッチングにより除去
   することにより、前記第１および第３の接続領域を接続
   する接続配線を形成する工程とを備える、半導体装置の
   製造方法。