JPS60220939A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60220939A JPS60220939A JP60054456A JP5445685A JPS60220939A JP S60220939 A JPS60220939 A JP S60220939A JP 60054456 A JP60054456 A JP 60054456A JP 5445685 A JP5445685 A JP 5445685A JP S60220939 A JPS60220939 A JP S60220939A
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- H01L2924/14—Integrated circuits
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路と配線基板とのフェースダウン
ボンディングに係り、特にCCB接続の長寿命化に好適
な半導体集積回路装置に関する。
ボンディングに係り、特にCCB接続の長寿命化に好適
な半導体集積回路装置に関する。
現在用いられている半導体集積回路(以下ICチップと
略す)と配線基板を接続する方法は、ワイヤーボンディ
ング法、テープキャリア法等のフェースアップ法と、C
CB法、ビームリード法等のフェースダウン法があるが
、高密度実装、接続作業自動化、信頼性の優れた方法と
[。
略す)と配線基板を接続する方法は、ワイヤーボンディ
ング法、テープキャリア法等のフェースアップ法と、C
CB法、ビームリード法等のフェースダウン法があるが
、高密度実装、接続作業自動化、信頼性の優れた方法と
[。
て、フェースダウンボンディング法が有利である。この
フェースダウンボンディング法の中でも接続材料に軟ロ
ー(以下ハンダと称す)を用いたものを特にコンドロー
ルド・コラプスボンディング法(以下C,C,Bと略す
)が広く利用されている。
フェースダウンボンディング法の中でも接続材料に軟ロ
ー(以下ハンダと称す)を用いたものを特にコンドロー
ルド・コラプスボンディング法(以下C,C,Bと略す
)が広く利用されている。
CCB法の主な特徴は、ICチップが配線基板のいずれ
か捷たけ両方の接続端子にハンダバンプをあらかじめ形
成しておき、このハンダバンプをリフローすることで相
互接続する工法であり、多数端子を同時に接続できる。
か捷たけ両方の接続端子にハンダバンプをあらかじめ形
成しておき、このハンダバンプをリフローすることで相
互接続する工法であり、多数端子を同時に接続できる。
また、使用環境において接続部が受ける熱ストレスはハ
ンダの柔軟性により緩和されることから高い信頼性を有
し、ている。更に実装面積が10チツプサイズと同一で
あることから実装密度の向上が可能である。近年、チッ
プサイズの大型化、接続端子の増加に伴ない、より高い
信頼性が要求されているが、このCCB法の信頼性は使
用環境の温度変化に伴なうICチップと配線基板の熱膨
張係数の差に起因した熱名トレスが繰り返し、加わるこ
とによる接続部の疲労破断寿命で決る。熱ストレスは接
続部において、接続端子とハンダの界面端部に集中し、
この界面端部からき裂が生じ、更に内部へ進行E2、や
がては破断に至る。第1図は従来のICチップと配線基
板の接続状態断面を示したものである。熱ストレスによ
るき裂はICチップの接続端子最上層金属膜6とハンダ
8の界面端部および配線基板の接続端子最上層金属膜1
0とハンダ界面端部に発生し、この界面がフラットな構
造であることから容易に界面に沿って内部へ進行し、て
[7まい、接続部の長寿命化に対して不利な構造であっ
た。
ンダの柔軟性により緩和されることから高い信頼性を有
し、ている。更に実装面積が10チツプサイズと同一で
あることから実装密度の向上が可能である。近年、チッ
プサイズの大型化、接続端子の増加に伴ない、より高い
信頼性が要求されているが、このCCB法の信頼性は使
用環境の温度変化に伴なうICチップと配線基板の熱膨
張係数の差に起因した熱名トレスが繰り返し、加わるこ
とによる接続部の疲労破断寿命で決る。熱ストレスは接
続部において、接続端子とハンダの界面端部に集中し、
この界面端部からき裂が生じ、更に内部へ進行E2、や
がては破断に至る。第1図は従来のICチップと配線基
板の接続状態断面を示したものである。熱ストレスによ
るき裂はICチップの接続端子最上層金属膜6とハンダ
8の界面端部および配線基板の接続端子最上層金属膜1
0とハンダ界面端部に発生し、この界面がフラットな構
造であることから容易に界面に沿って内部へ進行し、て
[7まい、接続部の長寿命化に対して不利な構造であっ
た。
本発明は前述の接続界面端部に発生し、たき裂が内部へ
進行することをさまたげ、接続の長寿命化を計り、信頼
性の高い半導体集積回路を提供することにある。
進行することをさまたげ、接続の長寿命化を計り、信頼
性の高い半導体集積回路を提供することにある。
本発明の特徴とするところは、接続端子と接続用ハンダ
の界面端部に発生し、だき裂が内部へ進行することを妨
げる為に、ICチップ又は基祈の接続端子を接続に必要
なサイズに、従来と同様に形成しその後更に、先に形成
し7た接続端子の端部より内側に突起状に段差を設ける
ことで、き裂の進行を妨げる接続端子構造にした。
の界面端部に発生し、だき裂が内部へ進行することを妨
げる為に、ICチップ又は基祈の接続端子を接続に必要
なサイズに、従来と同様に形成しその後更に、先に形成
し7た接続端子の端部より内側に突起状に段差を設ける
ことで、き裂の進行を妨げる接続端子構造にした。
以下、本発明の一実施例を第2図を用いて説明する。第
2図はICチップと配線基板の接続状態の断面を示り一
たものである。ICチップ1は内部配、%l パターン
に接続する。例えばアルミ製のパターン2を備えている
。丑だこの上層には外部接続端子との接続部を除いて絶
縁膜ろが形成されている。そして外部接続端子は、蒸着
ま7hはメッキにより導電膜tすえばTi 4. Cu
5が形成きれ、最上層にはハンダと導電膜の拡散等の反
応に対する障壁となる導電膜例えばNi6が接続に必要
な径で形成される。従来はこの状態でハンダとの接続が
なされており、き裂が容易に進行する欠陥があった。そ
こでN i 4 N、膜乙の上層に径が小さくなるよう
にレジスト膜厚グいて導電膜例えばNi7を形成する。
2図はICチップと配線基板の接続状態の断面を示り一
たものである。ICチップ1は内部配、%l パターン
に接続する。例えばアルミ製のパターン2を備えている
。丑だこの上層には外部接続端子との接続部を除いて絶
縁膜ろが形成されている。そして外部接続端子は、蒸着
ま7hはメッキにより導電膜tすえばTi 4. Cu
5が形成きれ、最上層にはハンダと導電膜の拡散等の反
応に対する障壁となる導電膜例えばNi6が接続に必要
な径で形成される。従来はこの状態でハンダとの接続が
なされており、き裂が容易に進行する欠陥があった。そ
こでN i 4 N、膜乙の上層に径が小さくなるよう
にレジスト膜厚グいて導電膜例えばNi7を形成する。
このとき導電膜7は厚すぎると接続)・ンダの柔軟性を
損う為、レジスト膜厚を導電膜7の厚さより厚いものを
用い、レジスト膜の内側面に付着させることで、導電膜
7の断面がU字構造に形成する。基板側も同様に配線パ
ターン11をタングステンで形成した上1−に導電膜1
0を形成し7た後、導電膜より小さな径で導電膜9を形
成する。ノ・ンダによる相互接続された状態において、
導電膜7,9はハンダ内に包含さfした構成をとる。
損う為、レジスト膜厚を導電膜7の厚さより厚いものを
用い、レジスト膜の内側面に付着させることで、導電膜
7の断面がU字構造に形成する。基板側も同様に配線パ
ターン11をタングステンで形成した上1−に導電膜1
0を形成し7た後、導電膜より小さな径で導電膜9を形
成する。ノ・ンダによる相互接続された状態において、
導電膜7,9はハンダ内に包含さfした構成をとる。
第6図は本発明の他の実施例を示し、たもので導電膜7
を周辺に段状に形成(、たものである。
を周辺に段状に形成(、たものである。
本発明によれば、接続端子と・・ンダの界面端部に発生
1.たき裂の進行を妨げ、接続の長寿命化に効果がある
。更に従来技術の延長で容易に実現可能。
1.たき裂の進行を妨げ、接続の長寿命化に効果がある
。更に従来技術の延長で容易に実現可能。
第1図は従来技術でICチップと配線基板の接続状態の
縦断面図、第2図は本発明によるICチップの縦断面図
、第6図は本発明の他の実施例の縦断面図である。 7.9 き裂進行防止の4電膜 8 接続ハンダ オ 1 月 才 20 才3[!1
縦断面図、第2図は本発明によるICチップの縦断面図
、第6図は本発明の他の実施例の縦断面図である。 7.9 き裂進行防止の4電膜 8 接続ハンダ オ 1 月 才 20 才3[!1
Claims (1)
- 1 半導体集積回路と配線基板の接Jをフェースダウン
ボンディングし、てなる半導体集積回路装置において、
前記半導体集積回路および配線基板の接続端子またはい
ずれか一方をあらかじめ接続に必要なサイズで導電膜を
形成し、た後、前記導電膜上にこのサイズより小さい導
電膜を形成12、この上に軟ろう付をし、て、バンプを
形成したことを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60054456A JPS60220939A (ja) | 1985-03-20 | 1985-03-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60054456A JPS60220939A (ja) | 1985-03-20 | 1985-03-20 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60220939A true JPS60220939A (ja) | 1985-11-05 |
JPH0219978B2 JPH0219978B2 (ja) | 1990-05-07 |
Family
ID=12971179
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60054456A Granted JPS60220939A (ja) | 1985-03-20 | 1985-03-20 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60220939A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5016087A (en) * | 1989-04-20 | 1991-05-14 | International Business Machines Corporation | Integrated circuit package |
US5705858A (en) * | 1993-04-14 | 1998-01-06 | Nec Corporation | Packaging structure for a hermetically sealed flip chip semiconductor device |
KR100583948B1 (ko) * | 2000-02-28 | 2006-05-26 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
JP2009105441A (ja) * | 2009-02-04 | 2009-05-14 | Nec Infrontia Corp | 半導体装置 |
JP2009302557A (ja) * | 2009-09-02 | 2009-12-24 | Mitsubishi Electric Corp | 半導体装置 |
-
1985
- 1985-03-20 JP JP60054456A patent/JPS60220939A/ja active Granted
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5016087A (en) * | 1989-04-20 | 1991-05-14 | International Business Machines Corporation | Integrated circuit package |
US5162264A (en) * | 1989-04-20 | 1992-11-10 | International Business Machines Corporation | Integrated circuit package |
US5705858A (en) * | 1993-04-14 | 1998-01-06 | Nec Corporation | Packaging structure for a hermetically sealed flip chip semiconductor device |
KR100583948B1 (ko) * | 2000-02-28 | 2006-05-26 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
JP2009105441A (ja) * | 2009-02-04 | 2009-05-14 | Nec Infrontia Corp | 半導体装置 |
JP2009302557A (ja) * | 2009-09-02 | 2009-12-24 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0219978B2 (ja) | 1990-05-07 |
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