JPH01264237A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多層配線層を備えた半導体装置に関し、例え
ば、マスクスライス方式による半導体装置の高集積化に
適用して有効な技術に関するものである。

〔従来の技術〕

近年、半導体装置において′は、集積度の向上とともに
、半導体素子の微細化が進んでいる。しかし、これに伴
い、半導体チップ内における配線領域の占める割合が、
素子領域のそれよりも多くなり、高集積化、半導体チッ
プの小形化の妨げとなっている。

例えば、ゲートアレイＬＳＩ（以下、単にゲートアレイ
という）においては、ゲート間を結線する配線の行路が
多いために、配線領域が、半導体チップの占有面積のう
ちの大きな領域を占めるに至っている。

そこで、素子領域を広くするため、素子を結ぶ配線の微
細化が考えられるが、これには、配線の電流容量や抵抗
あるいは強度などの点で限界があるため、配線の多層化
が重要な技術となる。

ゲートアレイについては、株式会社工業調査会、昭和６
１年６月１日発行、「電子材料４１９８６年６月号、Ｐ
９１〜Ｐ９６に詳細に記載されている。

ところで、従来、多層配線構造を備えたゲートアレイに
おいては、電源電圧を供給する配線（以下、主電源配線
という）が、その大半の領域を占めている配線層、主電
源配線層を最上層に形成する方式としていた。

例えば、四層配線構造を備えたゲートアレイを設計する
場合、従来方式では、第２図に示すように、最上層（第
２図においては、第４層目）に、主電源配線層２０が配
置される。この主電源配線層２０は、層の大半の領域が
主層、源配線２０ａによって占められている層である。

そして、この場合、最下層（第２図において、第１Ｎ目
）には、電極配線層２１が配置される。

この電極配線層２１には、素子からの電極の引出し、ま
た、所定の基本ゲートの構成などのための配線（７４極
配線）２１ａが形成されている。

また、上記主電源配線層２０と電極配側１１との間の各
層には、信号配線層２２．２３が配置される。この信号
配線層２２．２３には、例えば所定の回路動作が行われ
るように基本ゲート相互間を結線し、信号の伝達をにな
う配線（信号配線＞２２ａ、２３ａと、主電源配線２０
ａから、電極配線２１ａへ電源電圧を供給するための電
源用配線２４．２５が形成されている。

〔発明が解決しようとする課題〕

ところが、上記従来の多層配線構造を備えたゲートアレ
イにおいては、主電源配線層が多層配線層のうちの最上
層に形成されるため、以下のような問題があることを本
発明者は見い出した。

すなわち、従来のゲートア１．・イにお）づる多層配線
構造においては、最上層に形成された主電源配線から、
最下層に形成された電極配線へ電源電圧を供給するため
、信号配線層の所定の領域中にも電源電圧を供給するた
めの電源用の配線を形成ｊ、なければならなず、信号配
線層における信号配線が形成できる領域が狭小化してし
まう。

また、このような多層配線構造において、信号配線を多
くする場合には、チップサイズを大きくゼざるを得ない
という問題がある。

本発明は上記問題点にη目してなされたものであり、そ
の目的は、信号配線に使用できる領域を増加させること
で％　（ｉ号配線の高密度化を実現する技術を提供する
ことにある。

本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記戴および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。

すなわち、電極配線層の直上に、主電源配線層を配置し
た半導体装置構造とするものである。

〔作用〕

上記した手段によれば、電源電圧は、主電源配線層から
電極配線層へ信号配線層を介さず供給され、信号配線層
に電源用の配線が形成されないため、信号配線層におけ
る信号配線に使用できる領域が大幅に増加する。

しかも、信号配線層の上方に主電源配線層が位置されな
いことよって、主電源配線層と、信号配線層との配線容
量が大幅に低減する。

〔実施例〕

第１図は本発明の一実施例である半導体装置を示すゲー
トアレイの拡大部分断面図である。

本実施例における半導体装置は、複数個のマスクチップ
が形成された一半導体つエバから個々のマスクチップを
切り離して得た、多層配線層Φを備えたゲートアレイＬ
　Ｓ　Ｉ　’（以下、ゲートアレイという）１である。

なお、以下の説明では、ゲートアレイ１において、マス
タウェハに相当する部分を基板２という。

基板２には、例えば、第１図に示すようにバイポーラ形
のトランジスタ３，４等の能動素子、および、図示され
ない、抵抗、コンデンサ等の受動素子が形成されている
。なお、能動素子、受動素子を併せて単に素子という。

トランジスタ３，４は、それぞれ、エミッタ領域３ａ、
４ｃ％コレクタ領域３ｂ、４ｂ、ベース領域３ｃ、４ｃ
の各領域、およびコレクタ埋込層３ｄ、４ｄによって構
成されている。なお、所定の各素子間および領域間は、
素子分離膜５により互いに分離されている。

基板２０表面に形成された絶縁膜６ａの上層には、電極
配線層７が配置されている。

電極配線層７には、例えば、素子からの引出し電極、あ
るいは、基本ゲート（例えば、ＮＯＲゲート、ＯＲゲー
ト）の構成、などに使用されるアルミニウム（，１）等
からなる配線、電極配線７ａがパターン形成されている
。

電極配線７ａは、絶縁膜６ａの所定の位置に開口形成さ
れたコンタクトホール８によって、上記素子と電気的に
接合している。例えば、第１図においては、コンタクト
ホール８によって、エミッタ領域３ａ、４ａ、：＋レク
タ領１ｔ３ｂ、４ｂ、ベース領域３ｃ、４ｃの各領域と
、電極配線７ａとの接合がなされている。

電極配線７ａを被覆して絶縁膜６ａの上面には、絶縁膜
６ｂが形成されている。

本実施例においては、この絶縁膜６ｂの上層に主電源配
線層９が配置されている。

主電源配線層９には、その層の大半の領域に、電極配線
７ａへ電源電圧を供給するアルミニウム（ＡＺ）等から
なる幅の広い配線、主電源配線９ａ、９ａがパターン形
成されている。

電極配線７ａと各主電源配線９ａ、９ａとは、絶縁膜６
ｂの所定の位置に開口形成されたスルーホール１０によ
り電気的に接続されている。例えば、第１図においては
、各主電源配線９ａ、９ａは、それぞれコレクタ領域３
ｂに接続された電極配線７ａ、ペース領域４Ｃに接続さ
れた電極配線７ａと接続されている。

絶縁膜６ｂの上面には、絶縁膜６ｃが主電源配線９ａを
被覆するように形成されている。そして、絶縁膜６Ｃの
上層には、信号配線層１１が配置されている。

信号配線層１１には、所定の基本ゲートと基本ゲートと
を結線してカスタマの仕様に合うように所定の動作を行
う論理回路を構成するとともに、信号の伝達をになうア
ルミニウム（Ａ１）ｌからなる信号配線１１ａがパター
ン形成されている。

信号配線１１ａを被覆して絶縁膜６Ｃの上面には、絶縁
膜６ｄが形成されており、絶縁膜６ｄの上層にも信号配
線層１２が配置されている。

信号配線層１２には、信号配線１１ａと同じく基本ゲー
ト相互間を接続し、信号の伝達にになう信号配線１２ａ
がパターン形成されている。

このように、本実施例に右けるゲートアレイｌにおいて
は、信号配線ｆｆ１ｌ１１．１２は、信号配線１１ａ、
１２ａが専用に使用できるようになっている。

なお、信号配線１１ａと信号配線１２ａとは、絶縁膜６
ｄの所定の位置に開口形成されたスルーホール（図示せ
ず）により接続され、信号配線１１ａと電極配線７ａと
は、絶縁膜５ｃ、６ｂの所定の位置に開口形成されたス
ルーホール（図示せず）により、主電源配線層９の所定
の領域に形成された信号用の配線（図示せず）を介して
、接続される。

絶縁膜６ｄの上面においては、ポンディングパッド（図
示せず）を除いた全面に、信号配線１１ａを被４ｉシて
、表面保護用の絶縁膜６ｅが形成されている。

このように、本実施例におけるゲートアレイ１において
は、主電源配線層９が電極配線層７の直上に配置され、
電源電圧は、主電源配線９ａから電極配線７ａヘスルー
ホール１０を介して供給される。したがって、信号配線
層１１．１２の層の領域に、従来のゲートアレイのよう
に電源用配線２４．２５（第２図）が形成されない。こ
のため、信号配線層１１．１２における信号配線１１ａ
。

１２ａが専用に使用できる配線の領域が大幅に増加する
。

このため、ゲートアレイ１のチップサイズを大きくする
ことなく、信号配線１１ａ、１２ａの配線数を増加する
ことができる。

そして、信号配線１１ａ、１２ａの数を増加することが
できるため、信号配線１１ａ、１２ａのひきまわしの自
由度が大幅に向上する。

また、信号配置１１１ａ、１２ａの配線数が同じならば
、従来のゲートアレイよりも、チップサイズを小さくす
ることができる。

さらに、本実施例に右けるゲートアレイ１においては、
主電源配線層９が信号配線層７の下方に配置され、従来
、主電源配線層２０とその下方に配置されていた信号配
線層２３との間の静電容量が形成されないため、従来の
ゲートアレイよりも配線遅延が確実に防止される。

以」二、本発明者によっでなされた発明を実施例に基づ
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。

例えば、本実施例のゲートアレイにおいては、四層から
なるの配線構造について説明したが、これに限定されず
、配線層の層数が多いほど、本発明の効果が顕著となる
。

また、本実施例においては、バイポーラ形のトランジス
タが形成されたマスタウェハ（基板）を用いて説明した
が、これに限定されず、例えば、Ｍ　ＯＳ形トランジス
タが形成されたマスタウェハ等、カスタマの要望により
種々変更可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるゲートア（／イに適
用した場合について説明したが、これに限定されるもの
ではなく、例えばフルカスタムＬＳＩなどのような、他
の半導体装置に適用することもできる。

〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すＪ：わち、電極配線層と、主電源配線層と、一または
複数の信号配線層とからなる多層配線構造を備え、前記
主電源配線層と信号配線層とが、前記電極配線層の上方
に形成された半導体装置であって、前記電極配線層の直
上に前記主電源配線層を配置したことにより、信号配線
層の領域を信号配線専用に使用できる領域が広くなるた
め、半導体装置を大形化することなく、信号配線数を大
幅に増加させることができる。

また、、最上層の主電源配線層が形成されず、従来の半
導体装置のような主電源配線層の下面と信号配線層の上
面との配線容量が形成されないため、配線遅延が確実に
防止される。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体装置の概略拡大
部分断面図、 第２図は従来の半導体装置の概略部分断面図である。 １・・・ゲートアレイ、２・・・基板、３，４、・・ト
ランジスタ、３ａ、４ａ・・・エミッタ領域、３１）、
４ｂ・・・フレフタ領域、３Ｃ１４Ｃ・・・ベース領域
、３　ｄ、　　４　ｄ・・・コレクタ埋込層、５・・・
素子分離膜、６ａ〜６Ｃ・・・絶縁膜、７・・・電極配
線層、７ａ・・・電極配線、８・・・コンタクトホール
、９・・・主電源間！１ｍ＃、９ａ−−−主電源配線、
１０・・・スルーホール、１１．１２・・・（３号配線
層、１１ａ。 １２ａ・・・信号配線、２０・・・主電源配線層、２０
ａ・・・主電源配線、２１・・・電極配線層、２１ａ・
・・電極配線、２２．２３・・・信号配線層、２２ａ、
２３ａ・・・信号配線、２４．２５・・・電源用配線。 第１図 ／１ 第２図

Claims (1)

1. 【特許請求の範囲】 １、電極配線層と、主電源配線層と、一または複数の信
   号配線層とからなる多層配線構造を備え、前記主電源配
   線層と信号配線層とが、前記電極配線層の上方に形成さ
   れた半導体装置であって、前記電極配線層の直上に前記
   主電源配線層を配置したことを特徴とする半導体装置。 ２、半導体装置がゲートアレイであることを特徴とする
   請求項１記載の半導体装置。