JP2525558Y2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2525558Y2 JP2525558Y2 JP1991003721U JP372191U JP2525558Y2 JP 2525558 Y2 JP2525558 Y2 JP 2525558Y2 JP 1991003721 U JP1991003721 U JP 1991003721U JP 372191 U JP372191 U JP 372191U JP 2525558 Y2 JP2525558 Y2 JP 2525558Y2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- lead wire
- wire
- lead
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48455—Details of wedge bonds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4846—Connecting portions with multiple bonds on the same bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【0001】
【産業上の利用分野】本考案はトランジスタやサイリス
タ等の半導体装置に関する。
タ等の半導体装置に関する。
【0002】
【従来の技術及び考案が解決しようとする課題】トラン
ジスタやサイリスタでは、半導体基板の一方の主面に絶
縁膜が形成され、主電極はこの絶縁膜に形成された開口
を通じて半導体基板に接続されている。また、主電極に
はリード細線の一端が接続されて外部リード等と電気的
に接続されている。ところで、近年これらの半導体装置
の大電力化はめざましいものがあり、このため装置の大
電流容量化が急務となっている。
ジスタやサイリスタでは、半導体基板の一方の主面に絶
縁膜が形成され、主電極はこの絶縁膜に形成された開口
を通じて半導体基板に接続されている。また、主電極に
はリード細線の一端が接続されて外部リード等と電気的
に接続されている。ところで、近年これらの半導体装置
の大電力化はめざましいものがあり、このため装置の大
電流容量化が急務となっている。
【0003】そこで、本考案は、大電流容量化を実現で
きる新規な構造の半導体装置を提供することを目的とし
ている。
きる新規な構造の半導体装置を提供することを目的とし
ている。
【0004】
【課題を解決するための手段】上記目的を達成するため
の本考案は、半導体領域と、前記半導体領域の主面上に
形成された平面形状四角形の電極と、前記電極に接続さ
れたリード細線とを有する半導体装置において、同一の
リード細線の少なくとも2箇所が前記平面形状四角形の
電極の1つの対角線上に接続されており、前記リード細
線の前記2箇所の内の1つは前記リード細線の端部であ
り、前記リード細線の前記2箇所の内の残りの1つは前
記リード細線の前記端部と前記電極からの導出部との間
の部分であり、前記リード細線の前記2箇所は互いに離
間していることを特徴とする半導体装置に係わるもので
ある。
の本考案は、半導体領域と、前記半導体領域の主面上に
形成された平面形状四角形の電極と、前記電極に接続さ
れたリード細線とを有する半導体装置において、同一の
リード細線の少なくとも2箇所が前記平面形状四角形の
電極の1つの対角線上に接続されており、前記リード細
線の前記2箇所の内の1つは前記リード細線の端部であ
り、前記リード細線の前記2箇所の内の残りの1つは前
記リード細線の前記端部と前記電極からの導出部との間
の部分であり、前記リード細線の前記2箇所は互いに離
間していることを特徴とする半導体装置に係わるもので
ある。
【0005】
【作用】本考案の半導体装置によれば、電極に対して同
一のリード細線が2箇所以上で接続されているので、リ
ード細線及びリード細線に達する半導体領域及び電極内
の電流通路の電流密度を低減できる。
一のリード細線が2箇所以上で接続されているので、リ
ード細線及びリード細線に達する半導体領域及び電極内
の電流通路の電流密度を低減できる。
【0006】
【実施例】以下、図1及び図2を参照して本考案の一実
施例に係わる半導体装置を説明する。
施例に係わる半導体装置を説明する。
【0007】本実施例の半導体装置は、半導体基板1と
絶縁膜2と金属電極3とリード細線4とを有する。半導
体基板1はP形領域1aと、半導体基板1の一方の主面
にその上面を露出させてP形領域1aに隣接包囲されて
いるN+ 形領域1bとを有する。絶縁膜2はシリコン酸
化膜等から成り、これに形成された開口5からはN+形
領域1bの上面が露出する。金属電極3は、相対的に薄
い第1の金属膜6と相対的に厚い第2の金属膜7から成
る。第1の金属膜6は、P形領域1aとN+ 形領域1b
とのPN接合8が半導体基板1の上面に露出している部
分よりも外側まで延在し、周知のフィールドプレートと
して機能する。第2の金属膜7は平面的に見てN+ 形領
域1bの内側に形成されている。
絶縁膜2と金属電極3とリード細線4とを有する。半導
体基板1はP形領域1aと、半導体基板1の一方の主面
にその上面を露出させてP形領域1aに隣接包囲されて
いるN+ 形領域1bとを有する。絶縁膜2はシリコン酸
化膜等から成り、これに形成された開口5からはN+形
領域1bの上面が露出する。金属電極3は、相対的に薄
い第1の金属膜6と相対的に厚い第2の金属膜7から成
る。第1の金属膜6は、P形領域1aとN+ 形領域1b
とのPN接合8が半導体基板1の上面に露出している部
分よりも外側まで延在し、周知のフィールドプレートと
して機能する。第2の金属膜7は平面的に見てN+ 形領
域1bの内側に形成されている。
【0008】リード細線4は、約400μmの直径を有
するAl(アルミニウム)線であり、金属電極3の第2
の金属膜7に対して互いに離間した2箇所で接続されて
いる。更に詳述すると、リード細線4は、図2から明ら
かなように平面形状四角形の第2の金属膜7の対角線上
に配設されており、第2の金属膜7に対する第1の接続
部4a及び第2の接続部4bはこの対角線上に位置す
る。リード細線4の延在する方向における第1の接続部
4aの長さL1 、第1の接続部4aと第2の接続部4b
との間の長さL2 及び第2の接続部4bの長さL3 はそ
れぞれ約950μmに設定されている。リード細線4は
キャピラリによってその径方向に押圧されて第2の金属
膜7に接続されるので、第1及び第2の接続部4a、4
bは図1のように扁平化してその幅Wはリード細線4の
径の約2.5倍となる。本実施例では、第2の金属膜7
は2.5mm×2.5mmの略正方形の平面形状を有
し、その対角線方向にボンディング領域9を設けるの
で、このボンディング領域9に幅Wの接続部4a、4b
を収めることができる。ボンディング領域9の長さはL
1とL2 とL3 の和よりも勿論長い。
するAl(アルミニウム)線であり、金属電極3の第2
の金属膜7に対して互いに離間した2箇所で接続されて
いる。更に詳述すると、リード細線4は、図2から明ら
かなように平面形状四角形の第2の金属膜7の対角線上
に配設されており、第2の金属膜7に対する第1の接続
部4a及び第2の接続部4bはこの対角線上に位置す
る。リード細線4の延在する方向における第1の接続部
4aの長さL1 、第1の接続部4aと第2の接続部4b
との間の長さL2 及び第2の接続部4bの長さL3 はそ
れぞれ約950μmに設定されている。リード細線4は
キャピラリによってその径方向に押圧されて第2の金属
膜7に接続されるので、第1及び第2の接続部4a、4
bは図1のように扁平化してその幅Wはリード細線4の
径の約2.5倍となる。本実施例では、第2の金属膜7
は2.5mm×2.5mmの略正方形の平面形状を有
し、その対角線方向にボンディング領域9を設けるの
で、このボンディング領域9に幅Wの接続部4a、4b
を収めることができる。ボンディング領域9の長さはL
1とL2 とL3 の和よりも勿論長い。
【0009】本実施例の半導体装置によれば、リード細
線4が電極3に対して互いに離間した2箇所で接続され
ているので、従来のようにリード細線が電極に対して一
点で接続されている場合に比べて電流容量を増大するこ
とができた。この理由は第1にリード細線4と電極3と
の接続部の面積が増大し、電流密度が低くなるためであ
り、第2にリード細線4の接続部4a、4bが電極3の
両側に離間して配設されているので、P形領域1aとN
+ 形領域1bと電極3からリード細線4に達する主たる
電流通路が左右に分れ、それぞれの電流密度が小さくな
るためと考えられる。特に、本実施例ではリード細線4
が電極3の対角線方向に張られており、第1の接続部4
aと第2の接続部4bとの間隔L2 を長くとれるので有
利である。また、第1の接続部1aと第2の接続部1b
がこの間のリード部分も含めて一直線上にあるので、ス
ティッチボンディングを良好に行うことができる。
線4が電極3に対して互いに離間した2箇所で接続され
ているので、従来のようにリード細線が電極に対して一
点で接続されている場合に比べて電流容量を増大するこ
とができた。この理由は第1にリード細線4と電極3と
の接続部の面積が増大し、電流密度が低くなるためであ
り、第2にリード細線4の接続部4a、4bが電極3の
両側に離間して配設されているので、P形領域1aとN
+ 形領域1bと電極3からリード細線4に達する主たる
電流通路が左右に分れ、それぞれの電流密度が小さくな
るためと考えられる。特に、本実施例ではリード細線4
が電極3の対角線方向に張られており、第1の接続部4
aと第2の接続部4bとの間隔L2 を長くとれるので有
利である。また、第1の接続部1aと第2の接続部1b
がこの間のリード部分も含めて一直線上にあるので、ス
ティッチボンディングを良好に行うことができる。
【0010】
【変形例】本考案は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。
く、例えば次の変形が可能なものである。
【0011】本考案はトランジスタ、サイリスタ等に適
用可能である。
用可能である。
【0012】電極3の面積が大きい時には、L2 をL1
及びL3 よりも大きくして電流集中を更に緩和すること
ができる。
及びL3 よりも大きくして電流集中を更に緩和すること
ができる。
【0013】電極3は第1の金属膜6を肉厚に形成し
て、第2の金属膜7を省いた構成にすることもできる。
また第2の金属膜7を絶縁膜2の上側まで延在させて第
1の金属膜6の上面を完全に被覆するようにすることも
できる。しかしながら、実際の半導体装置では、この電
極3の周囲にEQR(等電位リング)や他の電極の金属
層が形成されるので、これとの分離がエッチングによっ
て良好に行えるよう、電極3を二層以上とする。この場
合、下側にエッチングが容易な相対的に薄い金属膜を形
成し、上側に電流容量の増大に寄与する相対的に厚い金
属膜を形成する。
て、第2の金属膜7を省いた構成にすることもできる。
また第2の金属膜7を絶縁膜2の上側まで延在させて第
1の金属膜6の上面を完全に被覆するようにすることも
できる。しかしながら、実際の半導体装置では、この電
極3の周囲にEQR(等電位リング)や他の電極の金属
層が形成されるので、これとの分離がエッチングによっ
て良好に行えるよう、電極3を二層以上とする。この場
合、下側にエッチングが容易な相対的に薄い金属膜を形
成し、上側に電流容量の増大に寄与する相対的に厚い金
属膜を形成する。
【0014】
【考案の効果】本考案は次の効果を有する。 (イ)リード細線が半導体領域上の電極に対して互いに
離間して少なくとも2箇所で接続されているので、リー
ド細線を通って半導体領域に流れる電流が少なくとも2
箇所に分けられた状態に流れる。この結果、半導体領域
における電流の集中が緩和され、電流容量が増大する。
即ち、半導体領域において電流密度の高い領域が集中的
に生じなくなり、半導体装置が電流によって破壊し難く
なり、この分だけ電流容量の増大を図ることができる。 (ロ)リード細線は四角形の電極の対角線上に接続され
るので、電極の面積が小さい場合であってもリード細線
の2箇所以上の接続を容易且つ確実に達成することがで
きる。
離間して少なくとも2箇所で接続されているので、リー
ド細線を通って半導体領域に流れる電流が少なくとも2
箇所に分けられた状態に流れる。この結果、半導体領域
における電流の集中が緩和され、電流容量が増大する。
即ち、半導体領域において電流密度の高い領域が集中的
に生じなくなり、半導体装置が電流によって破壊し難く
なり、この分だけ電流容量の増大を図ることができる。 (ロ)リード細線は四角形の電極の対角線上に接続され
るので、電極の面積が小さい場合であってもリード細線
の2箇所以上の接続を容易且つ確実に達成することがで
きる。
【図1】本考案の実施例に係わる半導体装置の一部を示
すための図2の1−1線に相当する部分の断面図であ
る。
すための図2の1−1線に相当する部分の断面図であ
る。
【図2】図1の一部を示す平面図である。
【符号の説明】 1 半導体基板 2 絶縁膜 3 電極 4 リード細線 4a 第1の接続部 4b 第2の接続部
Claims (1)
- 【請求項1】 半導体領域と、前記半導体領域の主面上
に形成された平面形状四角形の電極と、前記電極に接続
されたリード細線とを有する半導体装置において、 同一のリード細線の少なくとも2箇所が前記平面形状四
角形の電極の1つの対角線上に接続されており、 前記リード細線の前記2箇所の内の1つは前記リード細
線の端部であり、前記リード細線の前記2箇所の内の残
りの1つは前記リード細線の前記端部と前記電極からの
導出部との間の部分であり、 前記リード細線の前記2箇所は互いに離間していること
を特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1991003721U JP2525558Y2 (ja) | 1991-01-11 | 1991-01-11 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1991003721U JP2525558Y2 (ja) | 1991-01-11 | 1991-01-11 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04103649U JPH04103649U (ja) | 1992-09-07 |
JP2525558Y2 true JP2525558Y2 (ja) | 1997-02-12 |
Family
ID=31732900
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1991003721U Expired - Lifetime JP2525558Y2 (ja) | 1991-01-11 | 1991-01-11 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2525558Y2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009283965A (ja) * | 2009-07-23 | 2009-12-03 | Suzuka Fuji Xerox Co Ltd | 半導体装置およびワイヤボンディング方法 |
JP2012195459A (ja) * | 2011-03-16 | 2012-10-11 | Sharp Corp | ワイヤーボンディング方法、及び、半導体装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5698859A (en) * | 1980-01-07 | 1981-08-08 | Mitsubishi Electric Corp | Solid-state electronic device |
JPS5720149U (ja) * | 1980-07-09 | 1982-02-02 | ||
JPS648650A (en) * | 1987-06-30 | 1989-01-12 | Mitsubishi Electric Corp | Semiconductor lead frame |
JPH0666352B2 (ja) * | 1989-02-16 | 1994-08-24 | 三洋電機株式会社 | 高周波半導体装置 |
-
1991
- 1991-01-11 JP JP1991003721U patent/JP2525558Y2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04103649U (ja) | 1992-09-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5004800B2 (ja) | 炭化ケイ素デバイス用のはんだ付け可能上部金属 | |
JPH04361571A (ja) | Mos型半導体装置 | |
JP2525558Y2 (ja) | 半導体装置 | |
JP2009164288A (ja) | 半導体素子及び半導体装置 | |
BE1007589A3 (nl) | Halfgeleiderinrichting met in mesa-structuur aangebracht halfgeleiderelement. | |
JPS5999769A (ja) | 半導体装置 | |
US5148249A (en) | Semiconductor protection device | |
JPH0563202A (ja) | 半導体装置 | |
JP3000809B2 (ja) | 半導体装置 | |
JP2809998B2 (ja) | 電力用mosデバイスチップ及びパッケージアッセンブリ | |
JP2000340580A (ja) | 半導体装置 | |
JPS5938056Y2 (ja) | 半導体開閉装置 | |
JP2881907B2 (ja) | 電力用半導体装置 | |
JPS64824B2 (ja) | ||
JPH0551184B2 (ja) | ||
JPH08125181A (ja) | 半導体装置 | |
JP3132521B2 (ja) | 半導体装置 | |
JPS6115365A (ja) | トランジスタ | |
JPS60225467A (ja) | 縦型mosゲ−ト入力半導体装置 | |
JPH08227996A (ja) | 半導体装置 | |
JPS6152988B2 (ja) | ||
JP2730174B2 (ja) | 入力保護装置 | |
JPS62152135A (ja) | 半導体装置 | |
JP2524553Y2 (ja) | 電力用半導体素子 | |
JP2024037259A (ja) | 半導体装置 |