JPS62152135A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000000034 method Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置に関し、特にパワーMO3FET
モジュールの構造の改良に関するものである。
モジュールの構造の改良に関するものである。
第4図(a)、 (blはそれぞれ従来のパワーMO3
FETモジュールの構造を示す平面図および断面図であ
る。図において、11は放熱ベース基板(銅)12は絶
縁用セラミックス板、13はソース端子、14はドレイ
ン(MOSFET 2段側)ソース(MOSFET
1段側)共通端子、15はドレイン端子(MOSFE
T 1段側)、16は銅ベース板、17はモリフ゛デ
ン1反、lはMOS F ETチップ、18は抵抗体、
19はショットキーダイオード、20はフライホイール
ダイオード、2はMOSFETとソース重臣とを結ぶア
ルミワイヤ、3はMOSFETとゲート電極とを結ぶア
ルミワイヤ、21はソース又はゲート電極であり、これ
らはSl、S2.DI、D2用の4本ある。また22は
該電極21と各電極とを結ぶワイヤである。
FETモジュールの構造を示す平面図および断面図であ
る。図において、11は放熱ベース基板(銅)12は絶
縁用セラミックス板、13はソース端子、14はドレイ
ン(MOSFET 2段側)ソース(MOSFET
1段側)共通端子、15はドレイン端子(MOSFE
T 1段側)、16は銅ベース板、17はモリフ゛デ
ン1反、lはMOS F ETチップ、18は抵抗体、
19はショットキーダイオード、20はフライホイール
ダイオード、2はMOSFETとソース重臣とを結ぶア
ルミワイヤ、3はMOSFETとゲート電極とを結ぶア
ルミワイヤ、21はソース又はゲート電極であり、これ
らはSl、S2.DI、D2用の4本ある。また22は
該電極21と各電極とを結ぶワイヤである。
〔発明が解決しようとする問題点]
従来のパワーMOS F ETモジュールは以上の様に
バイポーラパワーモジュールと同じ構成になっているた
め、結線用アルミワイヤは全て同一径である。
バイポーラパワーモジュールと同じ構成になっているた
め、結線用アルミワイヤは全て同一径である。
この理由としては、パワーモジュールの組立には自動機
械が多く取り入れられており、ワイヤーボンドに関して
も自動化を行う上で、ワイヤー径は全て同一にすべきで
あると言う製造上の問題があった。またバイポーラトラ
ンジスタはベース電流によって制御を行うので、電流容
量の点からベース側のワイヤーは出力側のワイヤーと同
径にする必要があった。さらに超音波ボンディングでは
チップにストレスが加わり、これによりジャンクション
が破壊されることはないが、MOSFETのチップはこ
のストレスによりゲートが短絡する可能性が大きい。こ
のためワイヤボンド部にはその下部にセルが搭載されて
いないボンディングバンドを設ける必要がある。従って
ワイヤー径に比例してポンディングパッドも大きくなり
、同一チップ上の有効セル数を減らすというデバイス上
の問題があった。
械が多く取り入れられており、ワイヤーボンドに関して
も自動化を行う上で、ワイヤー径は全て同一にすべきで
あると言う製造上の問題があった。またバイポーラトラ
ンジスタはベース電流によって制御を行うので、電流容
量の点からベース側のワイヤーは出力側のワイヤーと同
径にする必要があった。さらに超音波ボンディングでは
チップにストレスが加わり、これによりジャンクション
が破壊されることはないが、MOSFETのチップはこ
のストレスによりゲートが短絡する可能性が大きい。こ
のためワイヤボンド部にはその下部にセルが搭載されて
いないボンディングバンドを設ける必要がある。従って
ワイヤー径に比例してポンディングパッドも大きくなり
、同一チップ上の有効セル数を減らすというデバイス上
の問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、ワイヤーンディングパ・ンドの面積を減らし
、チップの有9JJ面積を増やすことにより同一チップ
サイズでさらに高出力可能なパワーMOSFETモジュ
ールを提供することを目的とする。
たもので、ワイヤーンディングパ・ンドの面積を減らし
、チップの有9JJ面積を増やすことにより同一チップ
サイズでさらに高出力可能なパワーMOSFETモジュ
ールを提供することを目的とする。
この発明に係る半導体装置は、ソース・ドレイン側のワ
イヤー径に対し、ゲート側のワイヤー径を小さくし、超
音波あるいは熱圧着ボンディングによりワイヤーボンデ
ィングしたものである。
イヤー径に対し、ゲート側のワイヤー径を小さくし、超
音波あるいは熱圧着ボンディングによりワイヤーボンデ
ィングしたものである。
この発明においては、ソース・ドレイン側のワイヤー径
に対し、ゲート側のワイヤー径を小さくすることにより
、ポンディングパッドが小さくなり、このためワイヤー
ボンドにより使用不可となる領域が減少し、チップ全体
としての有効セル数が増加する。
に対し、ゲート側のワイヤー径を小さくすることにより
、ポンディングパッドが小さくなり、このためワイヤー
ボンドにより使用不可となる領域が減少し、チップ全体
としての有効セル数が増加する。
以下、この発明の一実施例を図について説明する。第1
図は本発明の一実施例によるパワーMOSFETモジュ
ールにおけるチップ部だけを拡大した図である。図にお
いて1はチップ、2はソース側のワイヤであり、これは
300μφの金属細線を用いて超音波ボンディングされ
たものである。
図は本発明の一実施例によるパワーMOSFETモジュ
ールにおけるチップ部だけを拡大した図である。図にお
いて1はチップ、2はソース側のワイヤであり、これは
300μφの金属細線を用いて超音波ボンディングされ
たものである。
3はゲート側のワイヤであり、これは100μφのA7
L Au等の金属細線を用いて超音波ボンディングさ
れたものである。4はゲートのボンディングバンド、5
はソースのボンディングバンドである。
L Au等の金属細線を用いて超音波ボンディングさ
れたものである。4はゲートのボンディングバンド、5
はソースのボンディングバンドである。
上記パワーMO3FETは、MO3FE’T’が電圧制
御型デバイスであってゲートワイヤには小電流した流れ
ないことから、上記ゲートワイヤ3をソースワイヤ2に
比べ綱くすることにより、デー1−ボンデイングパソド
4の面積を減らしたものである。
御型デバイスであってゲートワイヤには小電流した流れ
ないことから、上記ゲートワイヤ3をソースワイヤ2に
比べ綱くすることにより、デー1−ボンデイングパソド
4の面積を減らしたものである。
次に作用効果について第1図〜第3図を用いて説明する
。
。
まず第3図に示すDSA MO3FET構造は二重拡
散よりチャンネルを形成するもので、同一の拡散窓によ
りチャンネル形成用不純物拡散、ソース形成用不純物拡
散を行なってP影領域8.n十ソース領域7が形成され
ている。またソース電極5はnナソース7とチャンネル
形成2層8との両方にオーミック接触しており、ゲート
電極4はストライプ、またはメツシュ構造である。また
基板9がドレイン領域であり、n / n+構造になっ
ている。また、ゲート電極4は酸化膜5io2i。
散よりチャンネルを形成するもので、同一の拡散窓によ
りチャンネル形成用不純物拡散、ソース形成用不純物拡
散を行なってP影領域8.n十ソース領域7が形成され
ている。またソース電極5はnナソース7とチャンネル
形成2層8との両方にオーミック接触しており、ゲート
電極4はストライプ、またはメツシュ構造である。また
基板9がドレイン領域であり、n / n+構造になっ
ている。また、ゲート電極4は酸化膜5io2i。
によりウェハ表面と分離されていて、ゲート下部には、
セル(トランジスタ)が存在している。しかしワイヤボ
ンドは、超音波ウェッジボンディングを行う為に、ボン
ディング時にストレスが生じ、ゲートがウェハ表面に押
し下げられ短絡を起こす可能性が大きく、下部にセルを
持たないポンディングパッド(ゲート及びソース)が必
要になる。
セル(トランジスタ)が存在している。しかしワイヤボ
ンドは、超音波ウェッジボンディングを行う為に、ボン
ディング時にストレスが生じ、ゲートがウェハ表面に押
し下げられ短絡を起こす可能性が大きく、下部にセルを
持たないポンディングパッド(ゲート及びソース)が必
要になる。
このためボンディングバンドが大き(なれば、それだけ
有効に作動するセル数が減ることになる。
有効に作動するセル数が減ることになる。
本実施例ではMOSFETが電圧制御形デバイスであっ
て、ゲートには小電流しか流れないことから、ゲート部
のワイヤー径を従来のものより小さくすることで、ポン
ディングパッドの面積減少ができ、有効セル数を増やす
ことができる。
て、ゲートには小電流しか流れないことから、ゲート部
のワイヤー径を従来のものより小さくすることで、ポン
ディングパッドの面積減少ができ、有効セル数を増やす
ことができる。
また、第1図は本実施例のMOS F ETのチップ部
だけを描いたものであり、ソース側のワイヤ20B (
300pm)に比べて、ゲート側のワイヤ3の径(10
0μm)と細くしている。これによって第2図に示すよ
うに、従来のMO3FETモジュールにおいてゲートワ
イヤ径は300μmであったところを100μmにする
ことにより、第2図中の斜線部分の面積がセルとして有
効に利用でき、。
だけを描いたものであり、ソース側のワイヤ20B (
300pm)に比べて、ゲート側のワイヤ3の径(10
0μm)と細くしている。これによって第2図に示すよ
うに、従来のMO3FETモジュールにおいてゲートワ
イヤ径は300μmであったところを100μmにする
ことにより、第2図中の斜線部分の面積がセルとして有
効に利用でき、。
この実施例で約160セル増加することができる。
これによりパワーMOS F ETモジュールの性能向
上に大きく貢献することができる。
上に大きく貢献することができる。
なお上記実施例においては、ゲートワイヤーとしてアル
ミ線を用いて、これを超音波ボンディングをしたものを
示したが、ボンディング方法として熱圧着・ボンディン
グを採用することにより、ゲートワイヤを更に細くシて
もよい。
ミ線を用いて、これを超音波ボンディングをしたものを
示したが、ボンディング方法として熱圧着・ボンディン
グを採用することにより、ゲートワイヤを更に細くシて
もよい。
以上のようにこの発明に係る半導体装置によれば、ソー
ス部のワイヤー径よりゲート部のワイヤー径を小さくし
たので、ゲートワイヤポンディングパッドが小さくなり
、チップ上の有効セル数が増えこれにより同一チップサ
イズでさらに高出力のものが1与られる効果がある。
ス部のワイヤー径よりゲート部のワイヤー径を小さくし
たので、ゲートワイヤポンディングパッドが小さくなり
、チップ上の有効セル数が増えこれにより同一チップサ
イズでさらに高出力のものが1与られる効果がある。
第1図はこの発明の一実施例によるパワーMOSFET
モジュールのチップ部のみを示す図、第2図はこの発明
による有効チップ面積の増加を概念的に示した図、第3
図はDSA MO3FET構造及びボンディングバン
ドを示す断面図、第4図は従来のパワーMOSFETモ
ジュールの内部配置を示す平面図及び外部電極を立てた
状態での正面図である。 1はMO3FETチップ、2はソース側ワイヤ、3はゲ
ート側ワイヤ、4はゲートポンディングパッド、5はソ
ースボンディングパッドである。 なお図中同一符号は同−又は相当部分を示す。
モジュールのチップ部のみを示す図、第2図はこの発明
による有効チップ面積の増加を概念的に示した図、第3
図はDSA MO3FET構造及びボンディングバン
ドを示す断面図、第4図は従来のパワーMOSFETモ
ジュールの内部配置を示す平面図及び外部電極を立てた
状態での正面図である。 1はMO3FETチップ、2はソース側ワイヤ、3はゲ
ート側ワイヤ、4はゲートポンディングパッド、5はソ
ースボンディングパッドである。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- (1)チップと電極とがワイヤーボンディング接続され
ているパワーMOSFETモジュールにおいて、 ゲート側のワイヤーがソース側のワイヤー径より小さい
ことを特徴とする半導体装置。 - (2)上記ゲート側ワイヤは超音波ボンディングまたは
熱圧着ボンディングによって接着されたものであること
を特徴とする特許請求の範囲第1項記載の半導体装置。 - (3)上記ソース側ワイヤは超音波ボンディングによっ
て接着されたものであることを特徴とする特許請求の範
囲第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60296406A JPS62152135A (ja) | 1985-12-25 | 1985-12-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60296406A JPS62152135A (ja) | 1985-12-25 | 1985-12-25 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62152135A true JPS62152135A (ja) | 1987-07-07 |
Family
ID=17833132
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60296406A Pending JPS62152135A (ja) | 1985-12-25 | 1985-12-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62152135A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007019215A (ja) * | 2005-07-07 | 2007-01-25 | Sanken Electric Co Ltd | 半導体装置及びその製法 |
JP2008252115A (ja) * | 2008-05-19 | 2008-10-16 | Sanken Electric Co Ltd | 半導体装置及びその製法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5821351A (ja) * | 1981-07-30 | 1983-02-08 | Toshiba Corp | 半導体装置 |
-
1985
- 1985-12-25 JP JP60296406A patent/JPS62152135A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5821351A (ja) * | 1981-07-30 | 1983-02-08 | Toshiba Corp | 半導体装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007019215A (ja) * | 2005-07-07 | 2007-01-25 | Sanken Electric Co Ltd | 半導体装置及びその製法 |
US7847316B2 (en) | 2005-07-07 | 2010-12-07 | Sanken Electric Co., Ltd. | Semiconductor device and its manufacture |
JP2008252115A (ja) * | 2008-05-19 | 2008-10-16 | Sanken Electric Co Ltd | 半導体装置及びその製法 |
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