JPS60225467A - 縦型ｍｏｓゲ−ト入力半導体装置 - Google Patents

縦型ｍｏｓゲ−ト入力半導体装置

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JPS60225467A
JPS60225467A JP59080209A JP8020984A JPS60225467A JP S60225467 A JPS60225467 A JP S60225467A JP 59080209 A JP59080209 A JP 59080209A JP 8020984 A JP8020984 A JP 8020984A JP S60225467 A JPS60225467 A JP S60225467A
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metal electrode
electrode
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JP59080209A
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Tsuneo Tsukagoshi
塚越　恒男
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Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の属する技術分野］ この発明は埋込みゲート電極とレース電極が２一層配線
によって構成される縦型Ｍ　ＯＳゲート入力半導体装置
に関する。
［従来技術とその間融点コ この種の縦型ＭＯ８ゲート入力半導体装置を大軍労化す
る場合、ゲート金属及びソース金包篭極の抵抗を小さく
するためにその面積を大きくする必要がある。この時ゲ
ート領域長を長くして半導体装置のオン抵抗を下けよう
とすると、チップサイズが非常に大きいものになってし
まう。そこでチップの有効利用を図るためにソース金属
筒、極下で複数に分割されたソース拡散領域を設けてゲ
ート領域長をかせぎ、このソース金属電極下の絶縁膜中
に例えば多結晶シリコンからなる坤込みゲート電極を設
け、２層配線仁よってそれぞれの電極を取り出す方法が
考えられている。しかし多結晶シリコンからなる埋込み
電極と２層目のソース電極の間に介在させる絶縁膜の厚
みが大きくなると、段差が生じ２層目のソース電極の膜
厚が部分的に薄くなる。このため大面積のＭＯＳゲート
入力半導体装置に電流を流すと、ソースポンティングバ
ットに遠いソース電極からの電流が、ソースボンディン
グバットに近い場所の膜厚が薄い部分に全部流れ込む。
この時その部分の抵抗が大きいため、電流密度が高くな
るにつれて発熱し、電極が溶融して複数に分割されたソ
ース拡散領域の全域からの電流を取り出せなくなり、順
電圧降下■Ｆが異常に高くなって、ＭＯＳゲート入力半
導体装置の電気的特性が劣化する。特にチップサイズの
大きい大容量ＭＯＳゲート入力半導体装置ではその影響
が大きく高速スイッチング動作の妨げとなる。
［発明の目的］ この発明は上記の点に鑑み、ソース電極の一部領域に導
電体物質を積層して抵抗を下げ、大電流を高速にスイッ
チング動作させる事を可能にした縦型ＭＯ８ゲート入力
半導体装置を提供するものである。
［発明の概要］ この発明の基本的な構成の平面図を第１図に、そのＡ−
Ａ’ｌ１面図を第２図に示す。図中１はれ＋型Ｓ１基板
で・あり、その上にドレイン、領域となるｎ一層２が設
けられ、このｎ一層２に二重拡散によってｐ型ベース領
域３とｎ＋型ンソー領域４が自己整合的に形成されてい
る。基板表面にはシリコン酸化膜５を介して不純物がド
ープされた多結晶シリコン膜からなる埋込みゲート電極
６が配設されている。この埋込みゲート電極６にはソー
ス領域４からのｔ極取出しのための孔があけられており
、埋込みゲート電極６上に更にシリコン酸化膜７を介し
て、各ソース領域４にコンタクトするソース金属電極８
及び埋込みゲー）ｔ４６にコンタクトするゲート金ｉ１
！極９が配設されている。図から明らかなように、この
構造はソース金属電極８の下に複数のソース領域が設け
られ、かつゲート金属電極９ヘコンタクトする狸込みゲ
ート電極６がソース金属電極８下に配設されている。さ
らにソース金）Ｆ４電極８の上にさらに膜厚の厚い第２
の導電体物質１１を第１図に示すように気相、取り出し
方向に対して鱒父するように積層配置しである。この点
が本発明の特徴となっている０ ［発明の実施例］ 第１図のような構造を得るための製造方法の一実施例を
説明する。まずｎ”　ｆＪ、　８４　？！−板１にｎ−
型層２をエピタキシャル成長させ、その表向に熱酸化に
よりシリコン酸化膜５を形成する。次にゲート領域長と
して不純物がドープされた多結晶シリコン膜６を約０．
５ミクロンの厚さに形成しソース領域となるべき個所に
ＰＥＰ技術によって孔あけを行い、ｐ型不純物を拡散し
、続いてｎ　１Ａｉ４４不純物を拡散させて、ベース領
域３．ソース領域４を形成する。次に全面にＣＶＤ法に
よりシリコン酸化Ｍ７を約２μｍ堆積し、ゲート電極を
埋込み、後につけるソース金属電極とソース領域とのコ
ンタクトを取るべき部分及びゲート金属電極と多結晶シ
リコン膜とのコンタクトを取るべき一部分をＰＰＰ技術
によって選択的にエツチングする。その後Ａｔ膜を５μ
ｍ蒸着し、パターニングの工程を経てソース領域４にコ
ンタクトするソース金属電極８と埋込みゲート電極６に
コンタクトするゲート電極９に分割する。さらに全面に
ＣＶＤ法によりシリコン酸化膜１０を堆積しソース金属
電°極とゲート金属電極間の絶縁膜とし不要な部分を選
択的に除去した後、最俵に第１図に示すように、たとえ
ばメタルマスクを使って第２の導筒１体物質としてＡｔ
膜１】を１０〜１５μｍの厚さに形成して完成する。
又、第２図に示した１２はソース電、極のボンディング
バットと外部電極端子へ接続されたボンディング線、１
３はゲート電極のボンディングバットと外部電極端子へ
接続されたボンディング線を示しである。
［発明の効果コ このような構成とすれば、ソース金属電極中で電流を取
り出す際に電流が巣中する場所の抵抗を下げる事ができ
るから大電流を流す事が容易になる０又、ＭＯ８ゲート
入力半導体装置の電流容量によって２＃目の導電体物質
の厚みを単独に考える事ができるから、ＩＲ目の金属電
極を微細なパターンにする事ができ、高速でかつ大容量
のスイッチング動作が可能である。
［発明の他の実施例コ なお、上記実施例において第２の導電体物質１］の形状
を電流取り出し方向に対して直交するように配置し設け
たが、その趣旨を逸脱しない範囲で種々変形実施するこ
とができる。又本発明において、縦型ＭＯ８ゲート入力
半導体装置において説明したが、ゲートを極とソース電
極が二層配線で形成されたこの種の４層構造としたＭＯ
Ｓサイリスタや伝導変調型ＭＯＳＦＥＴ等につ私ても適
用できる。
【図面の簡単な説明】
第１図はこの発明の基本構成及び一実施例を説明するた
めの平面図、第２図は第１図のＡ　−Ａ’断面図である
。 １・・・ｎ＋型シリコン基板 ２・・・ｎ一層（ドレイン領域） ３・・・ｐ型ベース領域　４・・・ｎ＋型ソース領域５
・・・シリコン酸化膜　６・・・埋込みゲート電極７・
・・シリコン酸化膜　８・・・ソース金属電極９・・・
ゲート金属電極　ＩＯ・・・シリコン酸化膜１１・・・
導電体物質　１２・・・ソースボンディング線１３・・
・ゲートボンディング線

Claims (2)

    【特許請求の範囲】
  1. （１）１つの伝導型の半導体基板と、該基板の１つの表
    面から広がっている反対の伝導型を有する第１の領域と
    、該第１の領域内に反対の伝導型を有する第２の領域と
    、前記第１及び第２の領域が形成するＰＮ接合と、前記
    第１の領域と基板とが形成するＰＮ接合の両者な植機す
    る第１の絶縁層と、該絶縁層上に形成される導電性物質
    と、その導電性物質を取り囲むように積層された第２の
    絶縁層で構成され、前記４電物質の一部分を電気的に接
    続したゲート電極と該第１及び第２の領域が電気的に接
    続されたソース電極が２層配線によって該基板の一方の
    表面に配置され、他方の表面で半導体基板と電気的に接
    続したドレイン電極を有する縦型Ｍ　ＯＳゲート入力半
    導体装置において、上記ソース電極の一部にさらに厚い
    膜厚を有する第２の導電体物質を積層し、該導電体物質
    はソース拡散領域の上から第２の絶縁層を越えて、電流
    取り出し方向に対して直交するように配置し、ソースの
    ボンディングバットへ延長した事を特徴とする縦型ＭＯ
    Ｓゲート入力半導体装置。
  2. （２）第２の導電体物質としてＡ４　Ｖ、　Ｔｉ、　Ｎ
    ｉ、　Ｃｕ　。 Ａｇ、　Ａｕ又はこれらを含有した延展性全組とした事
    を特徴とする特許請求の範囲第１項記載の縦型ＭＯＳゲ
    ート入力半導体装置。
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