JPH0136267B2 - - Google Patents
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- JPH0136267B2 JPH0136267B2 JP10707181A JP10707181A JPH0136267B2 JP H0136267 B2 JPH0136267 B2 JP H0136267B2 JP 10707181 A JP10707181 A JP 10707181A JP 10707181 A JP10707181 A JP 10707181A JP H0136267 B2 JPH0136267 B2 JP H0136267B2
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- Japan
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- semiconductor chip
- thyristors
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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Description
【発明の詳細な説明】
本発明は半導体集積回路、特にサイリスタブリ
ツヂを半導体チツプに組み込む時のサイリスタブ
リツヂを構成するサイリスタ等の回路素子のレイ
アウトに関するものである。
ツヂを半導体チツプに組み込む時のサイリスタブ
リツヂを構成するサイリスタ等の回路素子のレイ
アウトに関するものである。
半導体集積回路の半導体チツプへのサイリス
タ、トランジスタ、抵抗、ダイオード等のレイア
ウトは半導体チツプへ形成させる回路構成とその
回路定数値が決まれば開始できる。そして、レイ
アウトは回路の接続関係の平面化と各回路素子の
素子寸法の決定より始められる。素子寸法は電気
的特性との関係から算定できるが、接続関係を平
面化し、しかもチツプ占有面積に無駄が生じない
ように各回路素子とその配線をレイアウトするこ
とは相当な困難が伴う。例えば、各回路素子は外
部との接続のために、半導体チツプに設けられた
外部接続端子（フエースダウンボンデイング法に
よる場合は半田のボンデイングパツドが該当す
る。）を介して行なわれるが、この外部接続端子
と各回路素子を接続する配線（半導体チツプ上に
アルミニウム等の導電性金属を選択的に蒸着して
設けられたもの）相互の交差数を最小にする必要
がある。接続の容易さ、ひずみ等を考慮すると外
部接続端子は半導体チツプの周辺に配置した方が
良い。また、半導体チツプの面積の大小は１枚の
半導体ウエフアから得られる半導体チツプの数や
半導体チツプ内に欠陥を含む確率、すなわち歩留
に対して影響を与えるので半導体チツプの面積は
できるだけ小さくする必要がある。
タ、トランジスタ、抵抗、ダイオード等のレイア
ウトは半導体チツプへ形成させる回路構成とその
回路定数値が決まれば開始できる。そして、レイ
アウトは回路の接続関係の平面化と各回路素子の
素子寸法の決定より始められる。素子寸法は電気
的特性との関係から算定できるが、接続関係を平
面化し、しかもチツプ占有面積に無駄が生じない
ように各回路素子とその配線をレイアウトするこ
とは相当な困難が伴う。例えば、各回路素子は外
部との接続のために、半導体チツプに設けられた
外部接続端子（フエースダウンボンデイング法に
よる場合は半田のボンデイングパツドが該当す
る。）を介して行なわれるが、この外部接続端子
と各回路素子を接続する配線（半導体チツプ上に
アルミニウム等の導電性金属を選択的に蒸着して
設けられたもの）相互の交差数を最小にする必要
がある。接続の容易さ、ひずみ等を考慮すると外
部接続端子は半導体チツプの周辺に配置した方が
良い。また、半導体チツプの面積の大小は１枚の
半導体ウエフアから得られる半導体チツプの数や
半導体チツプ内に欠陥を含む確率、すなわち歩留
に対して影響を与えるので半導体チツプの面積は
できるだけ小さくする必要がある。
本発明の目的は、配線の交差数が少なく、ま
た、半導体チツプの面積を小さくすることができ
るサイリスタブリツヂを組み込んだ半導体集積回
路を提供するにある。
た、半導体チツプの面積を小さくすることができ
るサイリスタブリツヂを組み込んだ半導体集積回
路を提供するにある。
上記目的を達成する本発明の特徴とするところ
は、半導体チツプの周辺に沿つて、カソードが互
に接続される１対のサイリスタを中央に、そして
その両側にアノードが互に接続される１対のサイ
リスタの各々を配し、これら各サイリスタのゲー
ト回路および保護回路を半導体チツプの中央に各
サイリスタに従属して配していることにある。
は、半導体チツプの周辺に沿つて、カソードが互
に接続される１対のサイリスタを中央に、そして
その両側にアノードが互に接続される１対のサイ
リスタの各々を配し、これら各サイリスタのゲー
ト回路および保護回路を半導体チツプの中央に各
サイリスタに従属して配していることにある。
以下、図面に示した一実施例と共に本発明を説
明する。
明する。
第１図はサイリスタブリツヂの１個のアームを
構成するサイリスタとその保護回路および駆動回
路を示している。
構成するサイリスタとその保護回路および駆動回
路を示している。
図中、１はサイリスタ、２は保護回路、３は駆
動回路である。保護回路２はサイリスタ１のゲー
ト・カソード間に設けられた保護用トランジスタ
Q1、高抵抗R1、ダイオードD1、トランジスタQ1
のベースとサイリスタ１のアノード電位個所（ア
ノード、アノード側エミツタ層、アノード側ベー
ス層のいずれか）の間に設けられた駆動用トラン
ジスタQ2、両トランジスタQ1，Q2のエミツタ・
ベース間に設けられたダイオードD2，D3から構
成されている。また、駆動回路３はダイオード
D4，D5とこの先に続く定電流回路等から構成さ
れている。
動回路である。保護回路２はサイリスタ１のゲー
ト・カソード間に設けられた保護用トランジスタ
Q1、高抵抗R1、ダイオードD1、トランジスタQ1
のベースとサイリスタ１のアノード電位個所（ア
ノード、アノード側エミツタ層、アノード側ベー
ス層のいずれか）の間に設けられた駆動用トラン
ジスタQ2、両トランジスタQ1，Q2のエミツタ・
ベース間に設けられたダイオードD2，D3から構
成されている。また、駆動回路３はダイオード
D4，D5とこの先に続く定電流回路等から構成さ
れている。
保護回路２はサイリスタ１のアノード・カソー
ド間に急峻な立ち上り電圧dv／dtが加わつた時、
サイリスタ１が誤点弧することを防ぐものであ
る。即ち、トランジスタQ2、ダイオードD3で
dv／dt量を検出してトランジスタQ1を導通させ、
サイリスタ１のゲート・カソード間を短絡する。
従つて、dv／dtによつてサイリスタ１内に生じ
た変位電流はトランジスタQ1を側路してカソー
ドに至り、誤点弧を起さない。dv／dt量が小さ
く、トランジスタQ1が導通しない時は、高抵抗
R1を介して変位電流が側路される。
ド間に急峻な立ち上り電圧dv／dtが加わつた時、
サイリスタ１が誤点弧することを防ぐものであ
る。即ち、トランジスタQ2、ダイオードD3で
dv／dt量を検出してトランジスタQ1を導通させ、
サイリスタ１のゲート・カソード間を短絡する。
従つて、dv／dtによつてサイリスタ１内に生じ
た変位電流はトランジスタQ1を側路してカソー
ドに至り、誤点弧を起さない。dv／dt量が小さ
く、トランジスタQ1が導通しない時は、高抵抗
R1を介して変位電流が側路される。
急峻な立ち上り電圧が加わらない状態において
は、トランジスタQ1は開放状態にあるので、ダ
イオードD3を介して加えられるゲート信号は高
抵抗R1をわずか側路するものの、大部分はサイ
リスタ１のゲートに加えられ、サイリスタ１を点
弧する。従つて、ゲート感度は良好で、また保持
電流も小さい利点がある。
は、トランジスタQ1は開放状態にあるので、ダ
イオードD3を介して加えられるゲート信号は高
抵抗R1をわずか側路するものの、大部分はサイ
リスタ１のゲートに加えられ、サイリスタ１を点
弧する。従つて、ゲート感度は良好で、また保持
電流も小さい利点がある。
導通状態にあるサイリスタ１を開放させるため
には、駆動回路３からダイオードD4を介してゲ
ート信号を加え、トランジスタQ1を導通させる。
トランジスタQ1の導通によりサイリスタ１のゲ
ートとカソード間は短絡され、サイリスタは導通
を止め、開放状態に移行する。
には、駆動回路３からダイオードD4を介してゲ
ート信号を加え、トランジスタQ1を導通させる。
トランジスタQ1の導通によりサイリスタ１のゲ
ートとカソード間は短絡され、サイリスタは導通
を止め、開放状態に移行する。
尚、ダイオードD1，D2は各素子に充電される
電荷の放電経路を形成するために設けられたもの
である。
電荷の放電経路を形成するために設けられたもの
である。
このような保護回路および駆動回路を各々有す
る４個のサイリスタは、半導体チツプにブリツヂ
として組み込まれるが、組み込む際に本発明が採
用される。
る４個のサイリスタは、半導体チツプにブリツヂ
として組み込まれるが、組み込む際に本発明が採
用される。
半導体チツプは一例として第２図に示すように
誘電体絶縁分離基板１１が利用される。該基板１
１は複数個の半導体単結晶島領域１２が基板１１
の一主表面に露出するように、誘電体膜１３を介
して、半導体多結晶支持領域１４に支持されてい
る。第１図に示したサイリスタ１、トランジスタ
Q1，Q2等は各島領域１２に個別にあるいはだき
合わせて、公知のIC技術により形成される。
誘電体絶縁分離基板１１が利用される。該基板１
１は複数個の半導体単結晶島領域１２が基板１１
の一主表面に露出するように、誘電体膜１３を介
して、半導体多結晶支持領域１４に支持されてい
る。第１図に示したサイリスタ１、トランジスタ
Q1，Q2等は各島領域１２に個別にあるいはだき
合わせて、公知のIC技術により形成される。
例えば、サイリスタ１は、ｎ型の島領域１２に
選択拡散法により不純物を拡散してｐ型エミツタ
層pE、ｐ型ベース層pBを形成し、ｐ型ベース層pB
中にｎ型エミツタ層nEを形成し、不純物が拡散さ
れなかつた領域はｎ型ベース層nBとして利用さ
れ、ラテラル型のサイリスタ１を構成する。ま
た、左側の島領域１２にはトランジスタQ2が形
成される。サイリスタ１を構成する各層には、基
板１１の上側主表面に設けたシリコン酸化膜１５
における開孔を介してシリコン酸化膜１５上を延
在するアルミニウム配線１６が低抵抗接触する。
この上に更にシリコン酸化膜１７が設けられ、絶
縁性を維持する。電気的接続は配線１６によつて
行う場合と、シリコン酸化膜１７に設けた開孔を
介して設けた下地金属１８、半田球１９を利用す
る場合がある。半田球１９は外部接続端子であ
る。
選択拡散法により不純物を拡散してｐ型エミツタ
層pE、ｐ型ベース層pBを形成し、ｐ型ベース層pB
中にｎ型エミツタ層nEを形成し、不純物が拡散さ
れなかつた領域はｎ型ベース層nBとして利用さ
れ、ラテラル型のサイリスタ１を構成する。ま
た、左側の島領域１２にはトランジスタQ2が形
成される。サイリスタ１を構成する各層には、基
板１１の上側主表面に設けたシリコン酸化膜１５
における開孔を介してシリコン酸化膜１５上を延
在するアルミニウム配線１６が低抵抗接触する。
この上に更にシリコン酸化膜１７が設けられ、絶
縁性を維持する。電気的接続は配線１６によつて
行う場合と、シリコン酸化膜１７に設けた開孔を
介して設けた下地金属１８、半田球１９を利用す
る場合がある。半田球１９は外部接続端子であ
る。
本発明は、サイリスタが構成される島領域とサ
イリスタ以外の回路素子が構成される島領域およ
び外部接続端子の改良された配置構成について提
案するものであり、第３図はその実施例を示して
いる。
イリスタ以外の回路素子が構成される島領域およ
び外部接続端子の改良された配置構成について提
案するものであり、第３図はその実施例を示して
いる。
第３図において、第２図と同一物には同一符号
を付けている。そして、基板１１上に設けられた
シリコン酸化膜は省略している。
を付けている。そして、基板１１上に設けられた
シリコン酸化膜は省略している。
本発明に従つて、基板１１の周辺に沿つた島領
域１２ａ〜１２ｄにブリツヂのアームとなるサイ
リスタが各々組み込まれている。この時、カソー
ドが互に接続される１対のサイリスタが中央の島
領域１２ｂ，１２ｃに組み込まれ、アノードが互
に接続される１対のサイリスタがその両側の島領
域１２ａ，１２ｄに組み込まれるように配されて
いる。図中、斜線が付けられた部分は、第２図に
おける配線１６に相当する。
域１２ａ〜１２ｄにブリツヂのアームとなるサイ
リスタが各々組み込まれている。この時、カソー
ドが互に接続される１対のサイリスタが中央の島
領域１２ｂ，１２ｃに組み込まれ、アノードが互
に接続される１対のサイリスタがその両側の島領
域１２ａ，１２ｄに組み込まれるように配されて
いる。図中、斜線が付けられた部分は、第２図に
おける配線１６に相当する。
第１図に示したサイリスタ１の保護回路および
駆動回路は基板１１の内部中央側に各サイリスタ
に従属して配置される。二点鎖線で囲つた領域２
０ａ〜２０ｄ，２１ａ〜２１ｄは両回路が組み込
まれる島領域複数個を総括して示している。
駆動回路は基板１１の内部中央側に各サイリスタ
に従属して配置される。二点鎖線で囲つた領域２
０ａ〜２０ｄ，２１ａ〜２１ｄは両回路が組み込
まれる島領域複数個を総括して示している。
図示するように、両回路への配線は同一方向へ
伸び、また、サイリスタ相互の配線は半田球１９
の外側を引き廻すことができるので、配線の交差
がない。このため、交差のために高絶縁性を確保
する必要はなく、また基板１１の面積も削減でき
る。
伸び、また、サイリスタ相互の配線は半田球１９
の外側を引き廻すことができるので、配線の交差
がない。このため、交差のために高絶縁性を確保
する必要はなく、また基板１１の面積も削減でき
る。
第４図、第５図は各々、本発明の異なる実施例
を示している。各実施例において、第３図に示す
実施例と相違する点はサイリスタを構成する各層
の平面パターン、および、半田球の位置である。
を示している。各実施例において、第３図に示す
実施例と相違する点はサイリスタを構成する各層
の平面パターン、および、半田球の位置である。
各図において第３図に示したものと同一物、相
当物には同一符号を付けている。
当物には同一符号を付けている。
第４図に示す実施例では各島領域１２ａ〜１２
ｄに設けられたサイリスタは全く同じ形状であ
り、同一配置になつている。pE，nE層は直線細状
であり、pE層は凸状である。
ｄに設けられたサイリスタは全く同じ形状であ
り、同一配置になつている。pE，nE層は直線細状
であり、pE層は凸状である。
第５図に示す実施例では各島領域１２ａ―１２
ｄに設けられたサイリスタは同一形状であるが、
配置方向が異なつている。
ｄに設けられたサイリスタは同一形状であるが、
配置方向が異なつている。
以上の様に、配線１６、半田球１９との接続を
考慮しながら、サイリスタの形状や配置を決めれ
ばよい。
考慮しながら、サイリスタの形状や配置を決めれ
ばよい。
また、保護回路や駆動回路の回路構成は自由に
選んで用いても本発明の効果は変らない。
選んで用いても本発明の効果は変らない。
第１図はサイリスタブリツヂの１個のアームを
構成するサイリスタとその保護回路および駆動回
路を示す回路接続図、第２図は半導体チツプの一
例を示す部分的縦断面図、第３図〜第５図はそれ
ぞれ本発明の異なる実施例を示す半導体チツプの
部分的平面図である。 １…サイリスタ、２…保護回路、３…駆動回
路、１１…半導体チツプ、１２…島領域、１３…
誘電体膜、１４…支持領域。
構成するサイリスタとその保護回路および駆動回
路を示す回路接続図、第２図は半導体チツプの一
例を示す部分的縦断面図、第３図〜第５図はそれ
ぞれ本発明の異なる実施例を示す半導体チツプの
部分的平面図である。 １…サイリスタ、２…保護回路、３…駆動回
路、１１…半導体チツプ、１２…島領域、１３…
誘電体膜、１４…支持領域。
Claims (1)
- １ サイリスタブリツヂを形成する４個のサイリ
スタのうちカソードが互に接続される１対のサイ
リスタを半導体チツプの一主表面の周辺に沿つて
中央に、そしてその両側にアノードが互に接続さ
れる１対のサイリスタの各々を配し、各サイリス
タの駆動回路および保護回路は上記半導体チツプ
の中央に各サイリスタに従属して配し、外部接続
端子を半導体チツプの周辺に配したことを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10707181A JPS589373A (ja) | 1981-07-10 | 1981-07-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10707181A JPS589373A (ja) | 1981-07-10 | 1981-07-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589373A JPS589373A (ja) | 1983-01-19 |
| JPH0136267B2 true JPH0136267B2 (ja) | 1989-07-31 |
Family
ID=14449743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10707181A Granted JPS589373A (ja) | 1981-07-10 | 1981-07-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589373A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240662U (ja) * | 1988-09-12 | 1990-03-20 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3731393A1 (de) * | 1987-09-18 | 1989-04-06 | Bosch Gmbh Robert | Hochspannungsschalter |
| JPH02158153A (ja) * | 1988-12-12 | 1990-06-18 | Nec Corp | 誘電体絶縁分離型半導体集積回路 |
-
1981
- 1981-07-10 JP JP10707181A patent/JPS589373A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240662U (ja) * | 1988-09-12 | 1990-03-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS589373A (ja) | 1983-01-19 |
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