JPS58138074A - 入力保護回路 - Google Patents
入力保護回路Info
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- JPS58138074A JPS58138074A JP57020820A JP2082082A JPS58138074A JP S58138074 A JPS58138074 A JP S58138074A JP 57020820 A JP57020820 A JP 57020820A JP 2082082 A JP2082082 A JP 2082082A JP S58138074 A JPS58138074 A JP S58138074A
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- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 abstract description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
ζO発明妹、MOIAmIの集積−路における入力保護
回路に関する。
回路に関する。
近年、生部体集積回路の高集積化によりて舎素子O黴細
化が着しく、これに伴tpてFランジス声Or−ト酸化
膜厚も薄(なりて−る0例えば16に/イナ電、タ幻−
0r−ト酸化馬厚は1100.lli度であるが、さら
に高#&積化し九64にダイナイ、りRAMにおいては
、そのダー ト酸化yix厚ハa o o 〜s o
o z位ashものが用いられている。上述しえように
Mol )ランジスタO!’−)酸化膜厚が薄くなるに
glりて、絶縁破壊耐圧が低下する丸め、入力回路に印
加されるサージ電圧による絶縁値1sO防止、すなわち
、内部回路0*mが重INな問題となって−る。
化が着しく、これに伴tpてFランジス声Or−ト酸化
膜厚も薄(なりて−る0例えば16に/イナ電、タ幻−
0r−ト酸化馬厚は1100.lli度であるが、さら
に高#&積化し九64にダイナイ、りRAMにおいては
、そのダー ト酸化yix厚ハa o o 〜s o
o z位ashものが用いられている。上述しえように
Mol )ランジスタO!’−)酸化膜厚が薄くなるに
glりて、絶縁破壊耐圧が低下する丸め、入力回路に印
加されるサージ電圧による絶縁値1sO防止、すなわち
、内部回路0*mが重INな問題となって−る。
第imlは、従来便用畜れている入力保■關路を示すも
ので、入力A、P11と内111111111を構成す
るトランジス声Tr1との間に艦抗康子11が設けられ
、上記トランジスタTr10r−トと接地点と01%l
lには、r−ト・ソースW4が鳳II−!れ九保験用M
DI )ランジスメチ12が配設されて構成されている
。上記抵鳩素子R1は、通常、不純物拡散あるiは?リ
シリーン層によ)形成されてお勤、約1−jlkΩO抵
抗値を有する。
ので、入力A、P11と内111111111を構成す
るトランジス声Tr1との間に艦抗康子11が設けられ
、上記トランジスタTr10r−トと接地点と01%l
lには、r−ト・ソースW4が鳳II−!れ九保験用M
DI )ランジスメチ12が配設されて構成されている
。上記抵鳩素子R1は、通常、不純物拡散あるiは?リ
シリーン層によ)形成されてお勤、約1−jlkΩO抵
抗値を有する。
とζろで、上記のような構成におiて、*siトツンV
スタ!r2紘、内部−絡L1を構成するトランジスタT
rlと岡−工1で擬造1れる九め、同じr−)酸化膜厚
となる。し九がって、上述し友ように高集積化し九−1
1において杜、r−ト酸化膜厚が薄く形成される丸め、
ζO保−トツンジスタTr2がΔンチスルーを起こし九
p1人力ΔツドIIK印加畜れるサージ電圧によりてr
−)酸化膜が破壊される等の不嵐が発生し異い。
スタ!r2紘、内部−絡L1を構成するトランジスタT
rlと岡−工1で擬造1れる九め、同じr−)酸化膜厚
となる。し九がって、上述し友ように高集積化し九−1
1において杜、r−ト酸化膜厚が薄く形成される丸め、
ζO保−トツンジスタTr2がΔンチスルーを起こし九
p1人力ΔツドIIK印加畜れるサージ電圧によりてr
−)酸化膜が破壊される等の不嵐が発生し異い。
このような保■トツンジスタテrlOグート酸化属破壊
を防止するには、このトランジスタテr2のr−)酸化
膜Oみを内部回路LLを構成するトランジスタOl’−
)酸化膜よ如も厚く形成すれば良いが、それぞれを別の
工程で形成するか、番るい紘トツンジスタTr1 e
Tr!に薄−酸化膜を形成した後、トランジスタTr1
0@化膜をアオトレジストでマスクして酸化し、保護ト
ランジスタTr2に厚い酸化膜を形成する必要がある。
を防止するには、このトランジスタテr2のr−)酸化
膜Oみを内部回路LLを構成するトランジスタOl’−
)酸化膜よ如も厚く形成すれば良いが、それぞれを別の
工程で形成するか、番るい紘トツンジスタTr1 e
Tr!に薄−酸化膜を形成した後、トランジスタTr1
0@化膜をアオトレジストでマスクして酸化し、保護ト
ランジスタTr2に厚い酸化膜を形成する必要がある。
この九め製造f口上スが複雑化し、ラスト高になゐ。
こO発l!ji嬬上記0ような事情に鑑□みて1にされ
たもOで、そ01的とするとζろは、高鍋積化し九集積
囲路におiて有効な保■善性を有し、且つ調造f−七ス
も複雑化しない入力保−關路を提供することである。
たもOで、そ01的とするとζろは、高鍋積化し九集積
囲路におiて有効な保■善性を有し、且つ調造f−七ス
も複雑化しない入力保−關路を提供することである。
すなわち、この発1jiにおいては、上記第1IIO回
路におけ為保護トランジスタTtz Or −)と接地
点間に抵抗手段を介寵しえもOである。
路におけ為保護トランジスタTtz Or −)と接地
点間に抵抗手段を介寵しえもOである。
以下、ζ0@明の一実施例について図面を参照して説明
する。第2図はそO構成を示すもOで、仁の発明におい
ては、gillOI回路構威に加えT1保−用MO8O
8トランジスタt Or −)と接地点間に抵抗m1を
設は友ものであゐ、第5aecおいて篇1mlと同一構
成S&i同じ符号を付してその11−は1略する。 、 上記のような構成において、入力Δ、ド11にサージ電
圧が印Jlされて、保■トツンジスーテr*OPレイン
側が高電位になると、ζOトツンジスタ丁r20Fレイ
ン・r−)間O容量により、そt)?”−)電位が力、
fリングされてデルアラfされる。し九がって、上記ト
ランジスタTr!のドレイン・r−)間の電位差が小さ
くなりsr−ト酸化膜に加わる電界を小1(抑えること
ができる。
する。第2図はそO構成を示すもOで、仁の発明におい
ては、gillOI回路構威に加えT1保−用MO8O
8トランジスタt Or −)と接地点間に抵抗m1を
設は友ものであゐ、第5aecおいて篇1mlと同一構
成S&i同じ符号を付してその11−は1略する。 、 上記のような構成において、入力Δ、ド11にサージ電
圧が印Jlされて、保■トツンジスーテr*OPレイン
側が高電位になると、ζOトツンジスタ丁r20Fレイ
ン・r−)間O容量により、そt)?”−)電位が力、
fリングされてデルアラfされる。し九がって、上記ト
ランジスタTr!のドレイン・r−)間の電位差が小さ
くなりsr−ト酸化膜に加わる電界を小1(抑えること
ができる。
ζζで、保護用MO8)ランジスタTr!にお妙るr−
)電位O放電時定数を計算して与る。トランジスタテH
Oチャネル長−−輪、チャネル幅が14 Q 71m%
r−)酸化膜厚が4001O時、こOトランジスタT
r2のr−)害量紘1魯4ip?である。を九、抵抗素
子R寡をぼりシリコンで形成し九として、その長さが8
@ @ swa、幅が易μ閣とすると、ぼりシリコン
の比紙抗紘通常1000位であるので、その抵抗値は1
0kflである。し九がってFランジスタText)?
−シ容量と抵抗素子R,の抵抗値よ〉、放電時定数はI
L48ms@*とt!* 用iてシ、電レージ、ンした結果を示すもOで、図にお
いて、ムはドレイン儒に加わる電圧、1はr−ト電圧で
ある。I3かbわかゐように、トランジスタTHOドレ
イン電圧が最大easyの時、そOr−ト電圧allV
K7”#7.f−gれる。し九がって、トランジスタT
rlのr−)・ドレイン間の電位差(f−)酸化膜にか
かる電圧)は2@VK”I”tkる。なお、第1IIK
示す回路においては、トランジスタテtx01”−)電
位のプルア、fがない丸め、r−)−ドレイン間の電位
差はSOVである。
)電位O放電時定数を計算して与る。トランジスタテH
Oチャネル長−−輪、チャネル幅が14 Q 71m%
r−)酸化膜厚が4001O時、こOトランジスタT
r2のr−)害量紘1魯4ip?である。を九、抵抗素
子R寡をぼりシリコンで形成し九として、その長さが8
@ @ swa、幅が易μ閣とすると、ぼりシリコン
の比紙抗紘通常1000位であるので、その抵抗値は1
0kflである。し九がってFランジスタText)?
−シ容量と抵抗素子R,の抵抗値よ〉、放電時定数はI
L48ms@*とt!* 用iてシ、電レージ、ンした結果を示すもOで、図にお
いて、ムはドレイン儒に加わる電圧、1はr−ト電圧で
ある。I3かbわかゐように、トランジスタTHOドレ
イン電圧が最大easyの時、そOr−ト電圧allV
K7”#7.f−gれる。し九がって、トランジスタT
rlのr−)・ドレイン間の電位差(f−)酸化膜にか
かる電圧)は2@VK”I”tkる。なお、第1IIK
示す回路においては、トランジスタテtx01”−)電
位のプルア、fがない丸め、r−)−ドレイン間の電位
差はSOVである。
第4wAは、ζO発VSO弛O夷論例を示すもOで、上
記第3図の回路におけ為抵抗翼sK換えてディlレッジ
、ン履トツンIAIテr、易1r−ト・ソース間を短絡
して設けたものである。このような構成によれば、抵抗
素子部(DAターン面積を小さくでき、且つ内部回路−
L」−および保饅ト2ンジスタを有効に保饅できる。
記第3図の回路におけ為抵抗翼sK換えてディlレッジ
、ン履トツンIAIテr、易1r−ト・ソース間を短絡
して設けたものである。このような構成によれば、抵抗
素子部(DAターン面積を小さくでき、且つ内部回路−
L」−および保饅ト2ンジスタを有効に保饅できる。
以上説明し友ようにこの発明によれば、高集積化し良集
積回路において、有効な保lK善性を有し、且つ内部回
路と同一工程で形成できる九め製造も容品でコストが低
く信頼性の高い入力保lIH路が得られる。
積回路において、有効な保lK善性を有し、且つ内部回
路と同一工程で形成できる九め製造も容品でコストが低
く信頼性の高い入力保lIH路が得られる。
第1図は従来の入力保躾回路を示す図、第2図はこの発
明の一実施例に係る入力保饅回路を示す図、第3図は上
記第2図の回路における保饅トランジスタのドレイン電
位およびダート電位の時間変化を示す図、第4図はこの
発明の他の実施例を示す図である。 Jl・・・入カッ臂ツド、lt・・・内部回路、R1。 R1・・・抵抗、Trl・・−Mol )ランジスタ、
Tr2・・・保躾用klDB )ランジスI、Tr3・
・・ディプレ、シ、ン!MMO8)ランゾスタ。 出願人代理人 弁理士 鈴 江 武 彦第iml 第2!1 第3図 I肉(1)− 41
明の一実施例に係る入力保饅回路を示す図、第3図は上
記第2図の回路における保饅トランジスタのドレイン電
位およびダート電位の時間変化を示す図、第4図はこの
発明の他の実施例を示す図である。 Jl・・・入カッ臂ツド、lt・・・内部回路、R1。 R1・・・抵抗、Trl・・−Mol )ランジスタ、
Tr2・・・保躾用klDB )ランジスI、Tr3・
・・ディプレ、シ、ン!MMO8)ランゾスタ。 出願人代理人 弁理士 鈴 江 武 彦第iml 第2!1 第3図 I肉(1)− 41
Claims (3)
- (1) 一端が入力/臂シトに接続され他端が内部回
路を榔威す為MDI )ツンジスタ09”−)に談絖畜
れる抵抗素子と、上記抵抗素子O他端と接地点との聞I
IcII続される保−用鵬1トツンジスタと、上記保−
用MO8) ?ンゾスタOr−トと接地点との閣Kli
l1miIiれる抵抗手段とを^備することを特徴とす
る入力像li回踏。 - (2) 上11!抵抗手段は、拡散抵抗から成ること
を特徴とする特許請求の範囲第1項記載O入力保■−路
。 - (3) 上記抵抗手段は、デイゾレッシ、ンm10M
o1 )ツンジスタから成ることを特徴とすゐ入力像l
I―路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57020820A JPS58138074A (ja) | 1982-02-12 | 1982-02-12 | 入力保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57020820A JPS58138074A (ja) | 1982-02-12 | 1982-02-12 | 入力保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58138074A true JPS58138074A (ja) | 1983-08-16 |
Family
ID=12037666
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57020820A Pending JPS58138074A (ja) | 1982-02-12 | 1982-02-12 | 入力保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58138074A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0162460A2 (en) * | 1984-05-22 | 1985-11-27 | Nec Corporation | Integrated circuit with an input protective device |
JPS63157472A (ja) * | 1986-12-22 | 1988-06-30 | Matsushita Electronics Corp | 入力端子保護回路 |
US4760434A (en) * | 1985-11-29 | 1988-07-26 | Nippondenso Co., Ltd. | Semiconductor device with protective means against overheating |
US6078083A (en) * | 1994-05-16 | 2000-06-20 | Texas Instruments Incorporated | ESD protection circuit for dual 3V/5V supply devices using single thickness gate oxides |
JP2007027228A (ja) * | 2005-07-13 | 2007-02-01 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
-
1982
- 1982-02-12 JP JP57020820A patent/JPS58138074A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0162460A2 (en) * | 1984-05-22 | 1985-11-27 | Nec Corporation | Integrated circuit with an input protective device |
US4760434A (en) * | 1985-11-29 | 1988-07-26 | Nippondenso Co., Ltd. | Semiconductor device with protective means against overheating |
US4896199A (en) * | 1985-11-29 | 1990-01-23 | Nippondenso Co., Ltd. | Semiconductor device with protective means against overheating |
JPS63157472A (ja) * | 1986-12-22 | 1988-06-30 | Matsushita Electronics Corp | 入力端子保護回路 |
US6078083A (en) * | 1994-05-16 | 2000-06-20 | Texas Instruments Incorporated | ESD protection circuit for dual 3V/5V supply devices using single thickness gate oxides |
JP2007027228A (ja) * | 2005-07-13 | 2007-02-01 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
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