JPS58138074A - 入力保護回路 - Google Patents
入力保護回路Info
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- JPS58138074A JPS58138074A JP57020820A JP2082082A JPS58138074A JP S58138074 A JPS58138074 A JP S58138074A JP 57020820 A JP57020820 A JP 57020820A JP 2082082 A JP2082082 A JP 2082082A JP S58138074 A JPS58138074 A JP S58138074A
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
ζＯ発明妹、ＭＯＩＡｍＩの集積−路における入力保護
回路に関する。
回路に関する。
近年、生部体集積回路の高集積化によりて舎素子Ｏ黴細
化が着しく、これに伴ｔｐてＦランジス声Ｏｒ−ト酸化
膜厚も薄（なりて−る０例えば１６に／イナ電、タ幻−
０ｒ−ト酸化馬厚は１１００．ｌｌｉ度であるが、さら
に高＃＆積化し九６４にダイナイ、りＲＡＭにおいては
、そのダー ト酸化ｙｉｘ厚ハａ ｏ ｏ 〜ｓ ｏ
ｏ ｚ位ａｓｈものが用いられている。上述しえように
Ｍｏｌ ）ランジスタＯ！’−）酸化膜厚が薄くなるに
ｇｌりて、絶縁破壊耐圧が低下する丸め、入力回路に印
加されるサージ電圧による絶縁値１ｓＯ防止、すなわち
、内部回路０＊ｍが重ＩＮな問題となって−る。
化が着しく、これに伴ｔｐてＦランジス声Ｏｒ−ト酸化
膜厚も薄（なりて−る０例えば１６に／イナ電、タ幻−
０ｒ−ト酸化馬厚は１１００．ｌｌｉ度であるが、さら
に高＃＆積化し九６４にダイナイ、りＲＡＭにおいては
、そのダー ト酸化ｙｉｘ厚ハａ ｏ ｏ 〜ｓ ｏ
ｏ ｚ位ａｓｈものが用いられている。上述しえように
Ｍｏｌ ）ランジスタＯ！’−）酸化膜厚が薄くなるに
ｇｌりて、絶縁破壊耐圧が低下する丸め、入力回路に印
加されるサージ電圧による絶縁値１ｓＯ防止、すなわち
、内部回路０＊ｍが重ＩＮな問題となって−る。
第ｉｍｌは、従来便用畜れている入力保■關路を示すも
ので、入力Ａ、Ｐ１１と内１１１１１１１１１を構成す
るトランジス声Ｔｒ１との間に艦抗康子１１が設けられ
、上記トランジスタＴｒ１０ｒ−トと接地点と０１％ｌ
ｌには、ｒ−ト・ソースＷ４が鳳ＩＩ−！れ九保験用Ｍ
ＤＩ ）ランジスメチ１２が配設されて構成されている
。上記抵鳩素子Ｒ１は、通常、不純物拡散あるｉは？リ
シリーン層によ）形成されてお勤、約１−ｊｌｋΩＯ抵
抗値を有する。
ので、入力Ａ、Ｐ１１と内１１１１１１１１１を構成す
るトランジス声Ｔｒ１との間に艦抗康子１１が設けられ
、上記トランジスタＴｒ１０ｒ−トと接地点と０１％ｌ
ｌには、ｒ−ト・ソースＷ４が鳳ＩＩ−！れ九保験用Ｍ
ＤＩ ）ランジスメチ１２が配設されて構成されている
。上記抵鳩素子Ｒ１は、通常、不純物拡散あるｉは？リ
シリーン層によ）形成されてお勤、約１−ｊｌｋΩＯ抵
抗値を有する。
とζろで、上記のような構成におｉて、＊ｓｉトツンＶ
スタ！ｒ２紘、内部−絡Ｌ１を構成するトランジスタＴ
ｒｌと岡−工１で擬造１れる九め、同じｒ−）酸化膜厚
となる。し九がって、上述し友ように高集積化し九−１
１において杜、ｒ−ト酸化膜厚が薄く形成される丸め、
ζＯ保−トツンジスタＴｒ２がΔンチスルーを起こし九
ｐ１人力ΔツドＩＩＫ印加畜れるサージ電圧によりてｒ
−）酸化膜が破壊される等の不嵐が発生し異い。
スタ！ｒ２紘、内部−絡Ｌ１を構成するトランジスタＴ
ｒｌと岡−工１で擬造１れる九め、同じｒ−）酸化膜厚
となる。し九がって、上述し友ように高集積化し九−１
１において杜、ｒ−ト酸化膜厚が薄く形成される丸め、
ζＯ保−トツンジスタＴｒ２がΔンチスルーを起こし九
ｐ１人力ΔツドＩＩＫ印加畜れるサージ電圧によりてｒ
−）酸化膜が破壊される等の不嵐が発生し異い。
このような保■トツンジスタテｒｌＯグート酸化属破壊
を防止するには、このトランジスタテｒ２のｒ−）酸化
膜Ｏみを内部回路ＬＬを構成するトランジスタＯｌ’−
）酸化膜よ如も厚く形成すれば良いが、それぞれを別の
工程で形成するか、番るい紘トツンジスタＴｒ１ ｅ
Ｔｒ！に薄−酸化膜を形成した後、トランジスタＴｒ１
０＠化膜をアオトレジストでマスクして酸化し、保護ト
ランジスタＴｒ２に厚い酸化膜を形成する必要がある。
を防止するには、このトランジスタテｒ２のｒ−）酸化
膜Ｏみを内部回路ＬＬを構成するトランジスタＯｌ’−
）酸化膜よ如も厚く形成すれば良いが、それぞれを別の
工程で形成するか、番るい紘トツンジスタＴｒ１ ｅ
Ｔｒ！に薄−酸化膜を形成した後、トランジスタＴｒ１
０＠化膜をアオトレジストでマスクして酸化し、保護ト
ランジスタＴｒ２に厚い酸化膜を形成する必要がある。
この九め製造ｆ口上スが複雑化し、ラスト高になゐ。
こＯ発ｌ！ｊｉ嬬上記０ような事情に鑑□みて１にされ
たもＯで、そ０１的とするとζろは、高鍋積化し九集積
囲路におｉて有効な保■善性を有し、且つ調造ｆ−七ス
も複雑化しない入力保−關路を提供することである。
たもＯで、そ０１的とするとζろは、高鍋積化し九集積
囲路におｉて有効な保■善性を有し、且つ調造ｆ−七ス
も複雑化しない入力保−關路を提供することである。
すなわち、この発１ｊｉにおいては、上記第１ＩＩＯ回
路におけ為保護トランジスタＴｔｚ Ｏｒ −）と接地
点間に抵抗手段を介寵しえもＯである。
路におけ為保護トランジスタＴｔｚ Ｏｒ −）と接地
点間に抵抗手段を介寵しえもＯである。
以下、ζ０＠明の一実施例について図面を参照して説明
する。第２図はそＯ構成を示すもＯで、仁の発明におい
ては、ｇｉｌｌＯＩ回路構威に加えＴ１保−用ＭＯ８Ｏ
８トランジスタｔ Ｏｒ −）と接地点間に抵抗ｍ１を
設は友ものであゐ、第５ａｅｃおいて篇１ｍｌと同一構
成Ｓ＆ｉ同じ符号を付してその１１−は１略する。 、 上記のような構成において、入力Δ、ド１１にサージ電
圧が印Ｊｌされて、保■トツンジスーテｒ＊ＯＰレイン
側が高電位になると、ζＯトツンジスタ丁ｒ２０Ｆレイ
ン・ｒ−）間Ｏ容量により、そｔ）？”−）電位が力、
ｆリングされてデルアラｆされる。し九がって、上記ト
ランジスタＴｒ！のドレイン・ｒ−）間の電位差が小さ
くなりｓｒ−ト酸化膜に加わる電界を小１（抑えること
ができる。
する。第２図はそＯ構成を示すもＯで、仁の発明におい
ては、ｇｉｌｌＯＩ回路構威に加えＴ１保−用ＭＯ８Ｏ
８トランジスタｔ Ｏｒ −）と接地点間に抵抗ｍ１を
設は友ものであゐ、第５ａｅｃおいて篇１ｍｌと同一構
成Ｓ＆ｉ同じ符号を付してその１１−は１略する。 、 上記のような構成において、入力Δ、ド１１にサージ電
圧が印Ｊｌされて、保■トツンジスーテｒ＊ＯＰレイン
側が高電位になると、ζＯトツンジスタ丁ｒ２０Ｆレイ
ン・ｒ−）間Ｏ容量により、そｔ）？”−）電位が力、
ｆリングされてデルアラｆされる。し九がって、上記ト
ランジスタＴｒ！のドレイン・ｒ−）間の電位差が小さ
くなりｓｒ−ト酸化膜に加わる電界を小１（抑えること
ができる。
ζζで、保護用ＭＯ８）ランジスタＴｒ！にお妙るｒ−
）電位Ｏ放電時定数を計算して与る。トランジスタテＨ
Ｏチャネル長−−輪、チャネル幅が１４ Ｑ ７１ｍ％
ｒ−）酸化膜厚が４００１Ｏ時、こＯトランジスタＴ
ｒ２のｒ−）害量紘１魯４ｉｐ？である。を九、抵抗素
子Ｒ寡をぼりシリコンで形成し九として、その長さが８
＠ ＠ ｓｗａ、幅が易μ閣とすると、ぼりシリコン
の比紙抗紘通常１０００位であるので、その抵抗値は１
０ｋｆｌである。し九がってＦランジスタＴｅｘｔ）？
−シ容量と抵抗素子Ｒ，の抵抗値よ〉、放電時定数はＩ
Ｌ４８ｍｓ＠＊とｔ！＊ 用ｉてシ、電レージ、ンした結果を示すもＯで、図にお
いて、ムはドレイン儒に加わる電圧、１はｒ−ト電圧で
ある。Ｉ３かｂわかゐように、トランジスタＴＨＯドレ
イン電圧が最大ｅａｓｙの時、そＯｒ−ト電圧ａｌｌＶ
Ｋ７”＃７．ｆ−ｇれる。し九がって、トランジスタＴ
ｒｌのｒ−）・ドレイン間の電位差（ｆ−）酸化膜にか
かる電圧）は２＠ＶＫ”Ｉ”ｔｋる。なお、第１ＩＩＫ
示す回路においては、トランジスタテｔｘ０１”−）電
位のプルア、ｆがない丸め、ｒ−）−ドレイン間の電位
差はＳＯＶである。
）電位Ｏ放電時定数を計算して与る。トランジスタテＨ
Ｏチャネル長−−輪、チャネル幅が１４ Ｑ ７１ｍ％
ｒ−）酸化膜厚が４００１Ｏ時、こＯトランジスタＴ
ｒ２のｒ−）害量紘１魯４ｉｐ？である。を九、抵抗素
子Ｒ寡をぼりシリコンで形成し九として、その長さが８
＠ ＠ ｓｗａ、幅が易μ閣とすると、ぼりシリコン
の比紙抗紘通常１０００位であるので、その抵抗値は１
０ｋｆｌである。し九がってＦランジスタＴｅｘｔ）？
−シ容量と抵抗素子Ｒ，の抵抗値よ〉、放電時定数はＩ
Ｌ４８ｍｓ＠＊とｔ！＊ 用ｉてシ、電レージ、ンした結果を示すもＯで、図にお
いて、ムはドレイン儒に加わる電圧、１はｒ−ト電圧で
ある。Ｉ３かｂわかゐように、トランジスタＴＨＯドレ
イン電圧が最大ｅａｓｙの時、そＯｒ−ト電圧ａｌｌＶ
Ｋ７”＃７．ｆ−ｇれる。し九がって、トランジスタＴ
ｒｌのｒ−）・ドレイン間の電位差（ｆ−）酸化膜にか
かる電圧）は２＠ＶＫ”Ｉ”ｔｋる。なお、第１ＩＩＫ
示す回路においては、トランジスタテｔｘ０１”−）電
位のプルア、ｆがない丸め、ｒ−）−ドレイン間の電位
差はＳＯＶである。
第４ｗＡは、ζＯ発ＶＳＯ弛Ｏ夷論例を示すもＯで、上
記第３図の回路におけ為抵抗翼ｓＫ換えてディｌレッジ
、ン履トツンＩＡＩテｒ、易１ｒ−ト・ソース間を短絡
して設けたものである。このような構成によれば、抵抗
素子部（ＤＡターン面積を小さくでき、且つ内部回路−
Ｌ」−および保饅ト２ンジスタを有効に保饅できる。
記第３図の回路におけ為抵抗翼ｓＫ換えてディｌレッジ
、ン履トツンＩＡＩテｒ、易１ｒ−ト・ソース間を短絡
して設けたものである。このような構成によれば、抵抗
素子部（ＤＡターン面積を小さくでき、且つ内部回路−
Ｌ」−および保饅ト２ンジスタを有効に保饅できる。
以上説明し友ようにこの発明によれば、高集積化し良集
積回路において、有効な保ｌＫ善性を有し、且つ内部回
路と同一工程で形成できる九め製造も容品でコストが低
く信頼性の高い入力保ｌＩＨ路が得られる。
積回路において、有効な保ｌＫ善性を有し、且つ内部回
路と同一工程で形成できる九め製造も容品でコストが低
く信頼性の高い入力保ｌＩＨ路が得られる。
第１図は従来の入力保躾回路を示す図、第２図はこの発
明の一実施例に係る入力保饅回路を示す図、第３図は上
記第２図の回路における保饅トランジスタのドレイン電
位およびダート電位の時間変化を示す図、第４図はこの
発明の他の実施例を示す図である。 Ｊｌ・・・入カッ臂ツド、ｌｔ・・・内部回路、Ｒ１。 Ｒ１・・・抵抗、Ｔｒｌ・・−Ｍｏｌ ）ランジスタ、
Ｔｒ２・・・保躾用ｋｌＤＢ ）ランジスＩ、Ｔｒ３・
・・ディプレ、シ、ン！ＭＭＯ８）ランゾスタ。 出願人代理人 弁理士 鈴 江 武 彦第ｉｍｌ 第２！１ 第３図 Ｉ肉（１）− ４１
明の一実施例に係る入力保饅回路を示す図、第３図は上
記第２図の回路における保饅トランジスタのドレイン電
位およびダート電位の時間変化を示す図、第４図はこの
発明の他の実施例を示す図である。 Ｊｌ・・・入カッ臂ツド、ｌｔ・・・内部回路、Ｒ１。 Ｒ１・・・抵抗、Ｔｒｌ・・−Ｍｏｌ ）ランジスタ、
Ｔｒ２・・・保躾用ｋｌＤＢ ）ランジスＩ、Ｔｒ３・
・・ディプレ、シ、ン！ＭＭＯ８）ランゾスタ。 出願人代理人 弁理士 鈴 江 武 彦第ｉｍｌ 第２！１ 第３図 Ｉ肉（１）− ４１
Claims (3)
- （１） 一端が入力／臂シトに接続され他端が内部回
路を榔威す為ＭＤＩ ）ツンジスタ０９”−）に談絖畜
れる抵抗素子と、上記抵抗素子Ｏ他端と接地点との聞Ｉ
ＩｃＩＩ続される保−用鵬１トツンジスタと、上記保−
用ＭＯ８） ？ンゾスタＯｒ−トと接地点との閣Ｋｌｉ
ｌ１ｍｉＩｉれる抵抗手段とを＾備することを特徴とす
る入力像ｌｉ回踏。 - （２） 上１１！抵抗手段は、拡散抵抗から成ること
を特徴とする特許請求の範囲第１項記載Ｏ入力保■−路
。 - （３） 上記抵抗手段は、デイゾレッシ、ンｍ１０Ｍ
ｏ１ ）ツンジスタから成ることを特徴とすゐ入力像ｌ
Ｉ―路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020820A JPS58138074A (ja) | 1982-02-12 | 1982-02-12 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020820A JPS58138074A (ja) | 1982-02-12 | 1982-02-12 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58138074A true JPS58138074A (ja) | 1983-08-16 |
Family
ID=12037666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57020820A Pending JPS58138074A (ja) | 1982-02-12 | 1982-02-12 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58138074A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0162460A2 (en) * | 1984-05-22 | 1985-11-27 | Nec Corporation | Integrated circuit with an input protective device |
| JPS63157472A (ja) * | 1986-12-22 | 1988-06-30 | Matsushita Electronics Corp | 入力端子保護回路 |
| US4760434A (en) * | 1985-11-29 | 1988-07-26 | Nippondenso Co., Ltd. | Semiconductor device with protective means against overheating |
| US6078083A (en) * | 1994-05-16 | 2000-06-20 | Texas Instruments Incorporated | ESD protection circuit for dual 3V/5V supply devices using single thickness gate oxides |
| JP2007027228A (ja) * | 2005-07-13 | 2007-02-01 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
-
1982
- 1982-02-12 JP JP57020820A patent/JPS58138074A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0162460A2 (en) * | 1984-05-22 | 1985-11-27 | Nec Corporation | Integrated circuit with an input protective device |
| US4760434A (en) * | 1985-11-29 | 1988-07-26 | Nippondenso Co., Ltd. | Semiconductor device with protective means against overheating |
| US4896199A (en) * | 1985-11-29 | 1990-01-23 | Nippondenso Co., Ltd. | Semiconductor device with protective means against overheating |
| JPS63157472A (ja) * | 1986-12-22 | 1988-06-30 | Matsushita Electronics Corp | 入力端子保護回路 |
| US6078083A (en) * | 1994-05-16 | 2000-06-20 | Texas Instruments Incorporated | ESD protection circuit for dual 3V/5V supply devices using single thickness gate oxides |
| JP2007027228A (ja) * | 2005-07-13 | 2007-02-01 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
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