JPS58222554A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS58222554A
JPS58222554A JP10474782A JP10474782A JPS58222554A JP S58222554 A JPS58222554 A JP S58222554A JP 10474782 A JP10474782 A JP 10474782A JP 10474782 A JP10474782 A JP 10474782A JP S58222554 A JPS58222554 A JP S58222554A
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JP
Japan
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transistor
load
potential
value
comparator
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Application number
JP10474782A
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English (en)
Inventor
Koichi Murakami
浩一 村上
Teruyoshi Mihara
輝儀 三原
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Nissan Motor Co Ltd
Original Assignee
Nissan Motor Co Ltd
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Publication date
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/18Modifications for indicating state of switch

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、MOS l−ランジスタをスイッチング素
子として用いた半導体装置に係わり、特に外部に接続さ
れた負荷の断線を検出する断線検出回路を前記スイッチ
ング素子と同−半導体基盤内に内蔵した半導体装置に関
Jる。
近年、駆動回路を簡単かつ集積化し、該回路の電源電圧
を低電圧化しようとづる要望から、パ1ノーMO8I−
ランジスタ、中でもAン抵抗が低くパワースイッチング
に適Jる縦型パワーMO3トランジスタをスイッチに応
用りる動きがある。
第1図は、通常の縦型パワーMO3+−ランジスタを使
用して負荷に流れる電流をスイッチング覆るスイッチ回
路を示す図、第2図はその動作タイムヂt・−1−を示
J図である。
第1図に示す如くこの半導体スイッチ回路はソースSを
接地された縦型パワーMO8l−ランジスタ1のドレイ
ンDを負荷2に接続づるとともに、イのグー1− Gを
制御入力端子INに接続し、更にトレインDからモニタ
端子Mを引出して構成されている。
上記のスイッチ回路において、入力端子INにパルス列
VINを供給すれば、負荷が正常な場合には、第2図(
a)に示づ如く、そのモニタ出力VMは入力パルス列V
INが反転されICものとなるのに対し、負荷が断線し
ている場合には、第2図(b)に示づ如り、イのモニタ
出力VMは常にしOWレベル(以下、これをL″と言う
)となり、これを監視づることによって口前の断線を検
出づることかできる。
しかしながら、このJ:うなスイッチにあっては、負荷
の新線検出のためにパルス列を入ノjしなければならな
い1=め、複雑な発信回路が外付部品として必要となっ
て、小型化に際して不利な条件となり、また負荷にとっ
てもオン、Aフを繰り返づため劣化をもたらす場合があ
るという問題点かあつlこ 。
この発明は上記の事情に着目してなされたもので、その
目的とづるところは、i荷の劣化を招くことなく、確実
に負荷の断線を検出゛する断線検出回路と前記スイッチ
ング素子として用いるパワーMO8l−ランジスタとを
一体に集積させた21′導体装置を提供することにある
この発明は上記の目的を達成するために外部の負荷に接
続され該負荷に流れる電流をスイッチングするMO8’
l−ランジスタと、前記MO8I−ランジスタのオン時
にお番ノる負荷側端子電位よりも低い電位を発生づる基
準電位発生回路と、前記基準電位発生回路の出力電位と
前記MO8t−ランジスタのドレイン電位とを比較する
コンパレータとによって断線検出回路を構成し、かつ前
記コンパレータを構成4る各MO8I−ランジスタを、
接地されたPウェル中に形成されたM OS ’l−ラ
ンジスタとしたことを特徴とするものである。
以下に、この発明の好適な一実施例を第2図〜第8図を
参照しつつ説明する。
第3図は不発明係わる半導体装置の回路構成を示す基本
ブロック図である。同図に示す如く、半導体装置3は、
ソースS1を接地され、かつドレインD1に負荷4を外
部接続して、該負荷4に流れる電流をスイッチングづる
nヂャンネル縦型パワー・MOS t−ランジスタ3g
I (以下、単にトランジスタ3aという)と、前記ト
ランジスタ3aのオン時にお1ノるドレイン電位V01
1よりも低い電位vre(@発生する基準電位発生回路
3bと、前記基準電位発生回路3bの出力電位V re
fと前記1−ランジスク3aのドレイン電位VD1とを
比較りるコンパレータ3Cとから構成され、このコンパ
レータ3Cの出力がモニタ端子Mに出力される。
次に、以上説明した回路の動作を第4図(a)。
(b)を参照しつつ、負荷圧h1°時と負荷断線時とに
分【フて説明覆る。
第4図(a )は負荷正常時におtJる回路動作を説明
するICめの波形図である。同図に示づ如く、0荷4が
正常(断線していない状態)な場合において、入力電位
VINがLOWレベル(以下、これをL″という)から
、l−1i(11+レベル(以下、これを1〜1″とい
う)に瞬時立上がると、1−ランジスタ3aのドレイン
電位VDIの値は、トランジスタ3aのオン抵抗Ron
と負荷4の抵抗値R1とによつC電源電圧VDDを分圧
した値(以下、これをオン電位Vonという)まで低下
する。
ここぐ、Aン電位VO11の値は、基準電位Vrerの
値よりも高く設定されているため、この場合コンパレー
タ3Cは反転しないこととなり、モニタ端子Mの電位V
Mは常に’ l−1”に保持されている。  −従って
、モニタ出力VMが’ l−1”であることに基づいて
、負荷4が正常であることを検出づることができる。
次に、第4図(b)は、負荷断線時における回路動作を
説明づるための波形図である。同図に示す如く、負荷4
が断線した状態においCは、トランジスタ3aのドレイ
ン電位vD1の値は入力電位VINの値に拘わらず常に
OvにM持される。
このため、コンパレータ3Gは反転し、その出力は“L
°′となり、これに基づいて負右i4が断線しているこ
とを検出づることができる。
次に、以上説明した半導体装置3の具体的な回路構成の
一例を第5図に示づ。同図に示J如く、基準電位発生回
路3bは入力電位VINに基づいて基準電位V ref
を形成づる抵抗分圧回路で構成されており、またコンパ
レータ3Cについてはそれぞれ入力電位VINを電源ど
して使用した複数個の「1チャンネルMO8t−ランジ
スタによって構成されている。
また、コンパレータ3Cを構成づる各1)ヂせンネルM
O8I〜ランジスタの中で、1−ランジスタ3aのドレ
イン電位VD1が入力されるトランジスタ5と基準電位
vrefが供給される1〜ランジスタロとについ°Cは
、ディプレッション型で構成されており、その他の1−
ランジスタについてはエンハンスメント型で構成されて
いる。
か(して、この回路構成によれば、入ツノ端子VINに
1−1′が供給されている場合に限り、断線検出動作が
行なわれ、VINがL″′の状態、づなわら無信号時に
J3いては無駄に電力が消費されないという利点がある
また、第5図に示1スイッヂング用のトランジスタ3a
、基準電位発生回路3bおよび」ンバレータ3Gは同一
半導体基板−にに集積形成されてL13す、以下これを
第6図および第7図を参照しながら説明する。
第6図は、1〜ランジスタ3aの半導体構成を示す素子
断面図である。同図において、トランジスタ3aはI)
チトンネル[型パワー・MOS l〜ランジスタで構成
されており、11はΔ℃で構成されたソース電極、12
はポリシリコンで構成されたグー1へ電極、13はN子
基板で構成されたトレイン電極、11J、N−4層で構
成されたソース領域、15はP層で構成されたチャンネ
ル形成領域、16はN一層で構成されたドレイン領域、
17は5i02で構成されたグー1−酸化膜、18はP
SGC構成された相関絶縁層である。
次に、第7図は二1ンパレータ3Cを構成づる各n″f
vfvンネル l−ランジスタの一例を示す素子断面図
である。同図においで、21はΔ℃で構成されたソース
電極、22はポリシリコンで構成されたグー1−電極、
23はA7で構成されたドレイン電極、24はN土層で
構成されたソース領域、25はPウェル領域、26はN
土層で構成されたドレイン領域、27はPウェルコンタ
クト領域、28はN土層で構成された基板である。
又、基準電位発生回路3dはSiO2等の酸化膜上に形
成されるpo+ystからなる抵抗によって構成される
(図示省略)。
このように、コンパレータ3Cを構成Jる各MO3I−
ランジスタは、接地されたl〕つ]刃し中に形成された
11ヂヤンネルMO8+−ランジスタであってこのため
基板28とは絶縁分離されることどなる。従って、第6
図に示1縦型のMOS l−ランジスタ3aと同−基盤
上に集積化した場合にも前記コンパレータ3Cを構成づ
る各MOS l−ランジスタは基盤電位の変動による影
響を受Uることなく安定に動作することとなる。
又、以上述べた実施例においては、1)チトンネル縦型
パワーMO8l〜ランジスタをスイッチング素子とし−
C用いた場合を説明したが、この他に1〕チヤンネル縦
型パワ−MO8I−ランジスタにしても良く、また、横
型MO8l−ランジスタにしても良い。
次に、第8図にスイッチング素子として機能Jる11ヂ
11ンネル縦型パワー・MO8I−ランジスタと断線検
出回路を構成している各素子(抵抗、11ヂヤンネル・
エンハンスメント・MOS l−ランジスタ、 nチャ
ンネル・デプレッション・MOS を−ランジスタ)を
、同−褪板」−に集積化りる際の製造工程を示す。
以下、これらの図に基づいて製造工程を説明づる。
まず、第8図(a )に示づ如く、つ」−ハとしτN十
基板(図示せず)上にN−の1ビタキシトル層100を
成長させ1=ものを用い、このウーI−ハ100の表面
に熱酸化法により5000人のSiO2膜101を成長
さけ、次いてフォトエツチングによりトランジスタ形成
領域102,103,104のs+ 02膜を除去づる
次いで、第8図(b)に示プ如く、1〜ランジスタ形成
領域102,103.10/Iのゲート酸化を行イ【い
、1000人のグー1〜Si 02月焚105を形成す
る。
次いで、エンハンスメント型MO8I−ランジス夕形成
領域にのみレジスト106をマスクにして、選択的にB
+をイオン注入−4る。これはエンハンスメントMO8
l−ランジスタのスレッショルド電圧を制御づるために
行なう。
次いで、第8図(d )に承り如く、ディプレッション
型Mo5t−ランジスタ形成領域にのみレジスト107
をマスクにして、選択的に△S+をイオン注入づる。こ
れはティプレッション型MO3i−ランジスタのスレッ
ショルド電J」−を制御I−9るために行なう。
次いで、第8図(e )に承り如く、前面にポリシリコ
ン108を形成づる。このとぎ、断線検出回路の抵抗の
値に応じたドービンクを同時にt)なう。(1列えば、
6000人、  10k Q/Cm” )次いで、第8
図(f)に示す如く、断線検出回路に用いているMOS
 l−ランジスタのゲー1へ109、抵抗110.パワ
ー・MOS t〜ランジスタのゲー1−’111をフォ
トエツチングにより形成する。
同時に、レジスl−112をマスクにしU、13+のイ
オン注入を行なう。
次いで、第8図(す)に示づ如く、1200°Cにおい
(,5時間拡散を行ない、Pウ−Iル領111Bを形成
づる。
次いて、第8図(11)に示づ如く、]〕ウェル領域1
13とのコンタクiへ部分に、B+の高濃度−イAン汀
入層1″−+−11/′Iを形成づる。
次いで、第8図<+ >に示づ如く、IIi線検出1可
路のMOS)−ランジスタのソース領域115.ドレイ
ン領域116.およびパワー・MOS I−ランジスタ
のソース領域117を形成づるために、P+の高濃度イ
オン注入を行なう。
次いで、第8図(j>に示’l(l[] < 、高fi
1度イAン注入層P + 114 、ソース領域115
.トレーイン領1i!116.ソース領滅117との二
1ンタクlへを取るためにフ第1−・エツチングにより
ゲート3i02 II!l!に穴明()を行なう。
次いで、第8図(k)に示づ蛸く、表面にCVDでPS
G (リンツノラス)118をデボジツ1〜し、高′a
度イオン注入層P4112.断線検出回路のMOS l
〜ランジスタのソース領域113.ドレイン領域114
.およびパワー・M OS t−ランジスタのドレイン
領域115とのコンタク1〜をとる/こめに、フォトエ
ツチングで穴明()を行なう。
次いで第8図(乏)に示J如く、前面にA℃を蒸着し、
フォトエツチングによりアルミ配線−119を形成す゛
る。
次いで、第8図(m)に示り如く、表面保護のために、
その前面にc V l)てPSG120を形成し、次い
でパット部(7)PSG 120ヲ−77Il−] ツ
ヂングで除去し、これ(こより本発明に係わる半導体装
置が完成づる。
この製造工程によれば、酋通の縦へ’I M OS +
−ランジスタの製造]二稈に比べ、第8図(C)、(f
l>に示づイオン注入の工程が多い(マスクが2枚多い
)だGノであり、このため通常の縦型MO3)−ランジ
スタの製造工程を殆ど変更することなくこれに断線検出
回路を内蔵させることができ大間生産に役立ち、また生
産コストも安価になる。
以上の実施例の説明でも明らかなように、この光明にJ
、ればMOS l〜ランジスタからなるスイッチング素
子と、このスイッチング素子に接続される外部負荷の断
線を該イ荷σ;劣化を眉かり゛に検出する1gi線検出
回路とを同一半導体基板−1二に集積形成Jることがで
き、この種回路装置の」ンパク1〜化が可能となり、信
頼性の高い安価な半導体装置を提供プることができる。
【図面の簡単な説明】
第1図は従来の半導体スイップー回路の構成を示す回路
図、第2図(a)、(1))は、その正常時。 断線時の動作を示1波形図、第3図は木光明に係わる半
導体装置の電気的な基本構成を示づブ【」ツク回路図、
第4図(a)、(1))はでの正常時および断線時の動
作状態を示4波形図、第5図は木光明に係わる半導体装
置の具体的な回路構成の一例を示づ回路図、第6図はス
イッチング素子として縦型パワーNII OS l〜プ
ランジタを使用Jる場合にa3Gjるイの半導体構造を
示づ断面図、第7図は断線検出回路を構成りる各MO8
l−ランジスタの半導体構造を承り断面図、第8図(a
 )〜(f>は、本発明に係わる゛1′導体装置のgA
造丁程を示す工程図である。 3・・・・・・・・・半導体装置 3a・・・・・・11チヤンネル縦型パワー・MOS 
t−ランジスタ 31)・・・・・・基準電位発生回路 3C・・・・・・」ンバレータ 4・・・・・・・・・角荷 15・・・・・・Pウェル 特許出願人 日産自助申株式会社 第1図 第2図 (Q)(b) 山         東蓬也 VM■」工七−VM□ 第3図 第4図 (。)(b) IF h 手続補正用 昭和57年Z月、2日 特許庁長官 若杉 和夫  殿 1、事件の表示  特願昭57−10/1747号2、
発明の名称 半導体装置 3、補正をづる者 事1′1との関係  1う乙′(出願人任 所  神奈
川県横浜市神奈用区宝町2番地名 称  (399)日
産自動車株式会社代表者石原俊 1、代理人〒101 イ1 所  東皇都千代H」区内神田11” [」15
番16号6、補j1の対象    明■1山及び図面7
、補正の内容 (1)明11I市第2頁第4行目に「基盤」とあるのを
「基板」と訂正する。 (2)明細書第4頁第14行目に[第2図1とあるのを
「第3図」と訂正する。 (3)明細書第4頁第16行目に[不発明係る1とある
のを、「本発明に係る」と訂正する。 (4)明細書第8頁第12行目に1相関絶縁層」とある
のを、「層間絶縁層」と訂正づる。 (5)明細書第9頁第10行目及び同第12行目に1”
基盤」どあるのを[基板Jと訂正づる。 (6)明細書第9頁第14行目〜同第19行目を削除す
る。 (7)明I1.内第11頁第14行目にr 10 K 
O(シJとあるのを、r 10 KΩ・′口]と訂正す
る。 (8)明細自第13頁第8行目に「0「1面」とあるの
を、「全面」と訂正づる。 を加入する。 (10)第8図(i)中に、添イ1図面に承り如く手 
続 補 正 書く方式) 昭和57汗/θ月 J−s 特許庁長官 若杉 和犬  殿 1、事1′1の表示  特願昭57−104747号2
、発明の名称 半導1ホ装h 3、補正をづる者 事i′1どの関係  特轟′r出願人 住 所  神奈川県横浜市神奈用区宝町2番地名 称 
 (399) El産自動車株式会打代表者 石 原 
 俊 4、代理人〒101 イ1 所  東京都T代I11区内神IJI 1−J目
15番16号6、補正の対象 (1)明4111 tiの図面の簡単な説明の欄(2)
図面 (1)明#IItlL=1頁第1911FEにI[8図
(a)〜(1)」とあるのを、[第8図(a )〜(m
)」と81正りる。 (2〉第2図を別紙の如く訂正する。 (a) て2図 (b)

Claims (2)

    【特許請求の範囲】
  1. (1)外部の負荷に接続され該負荷に流れる電流をスイ
    ッチング(るMOS l−ランジスタと;前記MO8t
    −ランジスタのAン時における負荷側接続端子電位より
    も若干低い電位を発生づる基t¥電位発生回路と; 前記基W−電位光生回路の出力電位と前記MO81−ラ
    ンジスタのトレイン電位とを比較するコンパレータどを
    (イ^え; 前記」ンバレータを構成する各トランジスタは、接地さ
    れたPつIル中に形成されたMOS l〜ランジスタで
    あることを特徴とする半導体装置。
  2. (2)前記コンパレータは、前記スイッチング用M O
    S l−ランジスタのゲート入力電圧を電源として使用
    づることを特徴とする特許請求の範囲第1項に記載の半
    導体装置。
JP10474782A 1982-06-18 1982-06-18 半導体装置 Pending JPS58222554A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4661717A (en) * 1984-11-19 1987-04-28 Nissan Motor Co., Ltd. Load condition determining apparatus
US5019893A (en) * 1990-03-01 1991-05-28 Motorola, Inc. Single package, multiple, electrically isolated power semiconductor devices
JP2010056486A (ja) * 2008-08-29 2010-03-11 Sony Corp 半導体装置及び半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4661717A (en) * 1984-11-19 1987-04-28 Nissan Motor Co., Ltd. Load condition determining apparatus
US5019893A (en) * 1990-03-01 1991-05-28 Motorola, Inc. Single package, multiple, electrically isolated power semiconductor devices
JP2010056486A (ja) * 2008-08-29 2010-03-11 Sony Corp 半導体装置及び半導体装置の製造方法
JP4645705B2 (ja) * 2008-08-29 2011-03-09 ソニー株式会社 半導体装置及び半導体装置の製造方法
US8097914B2 (en) 2008-08-29 2012-01-17 Sony Corporation Semiconductor device and manufacturing method of the same
US8227314B2 (en) 2008-08-29 2012-07-24 Sony Corporation Semiconductor device and manufacturing method of the same

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