JPS58222554A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58222554A JPS58222554A JP10474782A JP10474782A JPS58222554A JP S58222554 A JPS58222554 A JP S58222554A JP 10474782 A JP10474782 A JP 10474782A JP 10474782 A JP10474782 A JP 10474782A JP S58222554 A JPS58222554 A JP S58222554A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- load
- potential
- value
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 abstract description 12
- 230000006866 deterioration Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 14
- 238000001514 detection method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000002689 soil Substances 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 241001590997 Moolgarda engeli Species 0.000 description 1
- 241000238413 Octopus Species 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- XAMUDJHXFNRLCY-UHFFFAOYSA-N phenthoate Chemical compound CCOC(=O)C(SP(=S)(OC)OC)C1=CC=CC=C1 XAMUDJHXFNRLCY-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/18—Modifications for indicating state of switch
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＭＯＳ ｌ−ランジスタをスイッチング素
子として用いた半導体装置に係わり、特に外部に接続さ
れた負荷の断線を検出する断線検出回路を前記スイッチ
ング素子と同−半導体基盤内に内蔵した半導体装置に関
Ｊる。
子として用いた半導体装置に係わり、特に外部に接続さ
れた負荷の断線を検出する断線検出回路を前記スイッチ
ング素子と同−半導体基盤内に内蔵した半導体装置に関
Ｊる。
近年、駆動回路を簡単かつ集積化し、該回路の電源電圧
を低電圧化しようとづる要望から、パ１ノーＭＯ８Ｉ−
ランジスタ、中でもＡン抵抗が低くパワースイッチング
に適Ｊる縦型パワーＭＯ３トランジスタをスイッチに応
用りる動きがある。
を低電圧化しようとづる要望から、パ１ノーＭＯ８Ｉ−
ランジスタ、中でもＡン抵抗が低くパワースイッチング
に適Ｊる縦型パワーＭＯ３トランジスタをスイッチに応
用りる動きがある。
第１図は、通常の縦型パワーＭＯ３＋−ランジスタを使
用して負荷に流れる電流をスイッチング覆るスイッチ回
路を示す図、第２図はその動作タイムヂｔ・−１−を示
Ｊ図である。
用して負荷に流れる電流をスイッチング覆るスイッチ回
路を示す図、第２図はその動作タイムヂｔ・−１−を示
Ｊ図である。
第１図に示す如くこの半導体スイッチ回路はソースＳを
接地された縦型パワーＭＯ８ｌ−ランジスタ１のドレイ
ンＤを負荷２に接続づるとともに、イのグー１− Ｇを
制御入力端子ＩＮに接続し、更にトレインＤからモニタ
端子Ｍを引出して構成されている。
接地された縦型パワーＭＯ８ｌ−ランジスタ１のドレイ
ンＤを負荷２に接続づるとともに、イのグー１− Ｇを
制御入力端子ＩＮに接続し、更にトレインＤからモニタ
端子Ｍを引出して構成されている。
上記のスイッチ回路において、入力端子ＩＮにパルス列
ＶＩＮを供給すれば、負荷が正常な場合には、第２図（
ａ）に示づ如く、そのモニタ出力ＶＭは入力パルス列Ｖ
ＩＮが反転されＩＣものとなるのに対し、負荷が断線し
ている場合には、第２図（ｂ）に示づ如り、イのモニタ
出力ＶＭは常にしＯＷレベル（以下、これをＬ″と言う
）となり、これを監視づることによって口前の断線を検
出づることかできる。
ＶＩＮを供給すれば、負荷が正常な場合には、第２図（
ａ）に示づ如く、そのモニタ出力ＶＭは入力パルス列Ｖ
ＩＮが反転されＩＣものとなるのに対し、負荷が断線し
ている場合には、第２図（ｂ）に示づ如り、イのモニタ
出力ＶＭは常にしＯＷレベル（以下、これをＬ″と言う
）となり、これを監視づることによって口前の断線を検
出づることかできる。
しかしながら、このＪ：うなスイッチにあっては、負荷
の新線検出のためにパルス列を入ノｊしなければならな
い１＝め、複雑な発信回路が外付部品として必要となっ
て、小型化に際して不利な条件となり、また負荷にとっ
てもオン、Ａフを繰り返づため劣化をもたらす場合があ
るという問題点かあつｌこ 。
の新線検出のためにパルス列を入ノｊしなければならな
い１＝め、複雑な発信回路が外付部品として必要となっ
て、小型化に際して不利な条件となり、また負荷にとっ
てもオン、Ａフを繰り返づため劣化をもたらす場合があ
るという問題点かあつｌこ 。
この発明は上記の事情に着目してなされたもので、その
目的とづるところは、ｉ荷の劣化を招くことなく、確実
に負荷の断線を検出゛する断線検出回路と前記スイッチ
ング素子として用いるパワーＭＯ８ｌ−ランジスタとを
一体に集積させた２１′導体装置を提供することにある
。
目的とづるところは、ｉ荷の劣化を招くことなく、確実
に負荷の断線を検出゛する断線検出回路と前記スイッチ
ング素子として用いるパワーＭＯ８ｌ−ランジスタとを
一体に集積させた２１′導体装置を提供することにある
。
この発明は上記の目的を達成するために外部の負荷に接
続され該負荷に流れる電流をスイッチングするＭＯ８’
ｌ−ランジスタと、前記ＭＯ８Ｉ−ランジスタのオン時
にお番ノる負荷側端子電位よりも低い電位を発生づる基
準電位発生回路と、前記基準電位発生回路の出力電位と
前記ＭＯ８ｔ−ランジスタのドレイン電位とを比較する
コンパレータとによって断線検出回路を構成し、かつ前
記コンパレータを構成４る各ＭＯ８Ｉ−ランジスタを、
接地されたＰウェル中に形成されたＭ ＯＳ ’ｌ−ラ
ンジスタとしたことを特徴とするものである。
続され該負荷に流れる電流をスイッチングするＭＯ８’
ｌ−ランジスタと、前記ＭＯ８Ｉ−ランジスタのオン時
にお番ノる負荷側端子電位よりも低い電位を発生づる基
準電位発生回路と、前記基準電位発生回路の出力電位と
前記ＭＯ８ｔ−ランジスタのドレイン電位とを比較する
コンパレータとによって断線検出回路を構成し、かつ前
記コンパレータを構成４る各ＭＯ８Ｉ−ランジスタを、
接地されたＰウェル中に形成されたＭ ＯＳ ’ｌ−ラ
ンジスタとしたことを特徴とするものである。
以下に、この発明の好適な一実施例を第２図〜第８図を
参照しつつ説明する。
参照しつつ説明する。
第３図は不発明係わる半導体装置の回路構成を示す基本
ブロック図である。同図に示す如く、半導体装置３は、
ソースＳ１を接地され、かつドレインＤ１に負荷４を外
部接続して、該負荷４に流れる電流をスイッチングづる
ｎヂャンネル縦型パワー・ＭＯＳ ｔ−ランジスタ３ｇ
Ｉ （以下、単にトランジスタ３ａという）と、前記ト
ランジスタ３ａのオン時にお１ノるドレイン電位Ｖ０１
１よりも低い電位ｖｒｅ（＠発生する基準電位発生回路
３ｂと、前記基準電位発生回路３ｂの出力電位Ｖ ｒｅ
ｆと前記１−ランジスク３ａのドレイン電位ＶＤ１とを
比較りるコンパレータ３Ｃとから構成され、このコンパ
レータ３Ｃの出力がモニタ端子Ｍに出力される。
ブロック図である。同図に示す如く、半導体装置３は、
ソースＳ１を接地され、かつドレインＤ１に負荷４を外
部接続して、該負荷４に流れる電流をスイッチングづる
ｎヂャンネル縦型パワー・ＭＯＳ ｔ−ランジスタ３ｇ
Ｉ （以下、単にトランジスタ３ａという）と、前記ト
ランジスタ３ａのオン時にお１ノるドレイン電位Ｖ０１
１よりも低い電位ｖｒｅ（＠発生する基準電位発生回路
３ｂと、前記基準電位発生回路３ｂの出力電位Ｖ ｒｅ
ｆと前記１−ランジスク３ａのドレイン電位ＶＤ１とを
比較りるコンパレータ３Ｃとから構成され、このコンパ
レータ３Ｃの出力がモニタ端子Ｍに出力される。
次に、以上説明した回路の動作を第４図（ａ）。
（ｂ）を参照しつつ、負荷圧ｈ１°時と負荷断線時とに
分【フて説明覆る。
分【フて説明覆る。
第４図（ａ ）は負荷正常時におｔＪる回路動作を説明
するＩＣめの波形図である。同図に示づ如く、０荷４が
正常（断線していない状態）な場合において、入力電位
ＶＩＮがＬＯＷレベル（以下、これをＬ″という）から
、ｌ−１ｉ（１１＋レベル（以下、これを１〜１″とい
う）に瞬時立上がると、１−ランジスタ３ａのドレイン
電位ＶＤＩの値は、トランジスタ３ａのオン抵抗Ｒｏｎ
と負荷４の抵抗値Ｒ１とによつＣ電源電圧ＶＤＤを分圧
した値（以下、これをオン電位Ｖｏｎという）まで低下
する。
するＩＣめの波形図である。同図に示づ如く、０荷４が
正常（断線していない状態）な場合において、入力電位
ＶＩＮがＬＯＷレベル（以下、これをＬ″という）から
、ｌ−１ｉ（１１＋レベル（以下、これを１〜１″とい
う）に瞬時立上がると、１−ランジスタ３ａのドレイン
電位ＶＤＩの値は、トランジスタ３ａのオン抵抗Ｒｏｎ
と負荷４の抵抗値Ｒ１とによつＣ電源電圧ＶＤＤを分圧
した値（以下、これをオン電位Ｖｏｎという）まで低下
する。
ここぐ、Ａン電位ＶＯ１１の値は、基準電位Ｖｒｅｒの
値よりも高く設定されているため、この場合コンパレー
タ３Ｃは反転しないこととなり、モニタ端子Ｍの電位Ｖ
Ｍは常に’ ｌ−１”に保持されている。 −従って
、モニタ出力ＶＭが’ ｌ−１”であることに基づいて
、負荷４が正常であることを検出づることができる。
値よりも高く設定されているため、この場合コンパレー
タ３Ｃは反転しないこととなり、モニタ端子Ｍの電位Ｖ
Ｍは常に’ ｌ−１”に保持されている。 −従って
、モニタ出力ＶＭが’ ｌ−１”であることに基づいて
、負荷４が正常であることを検出づることができる。
次に、第４図（ｂ）は、負荷断線時における回路動作を
説明づるための波形図である。同図に示す如く、負荷４
が断線した状態においＣは、トランジスタ３ａのドレイ
ン電位ｖＤ１の値は入力電位ＶＩＮの値に拘わらず常に
ＯｖにＭ持される。
説明づるための波形図である。同図に示す如く、負荷４
が断線した状態においＣは、トランジスタ３ａのドレイ
ン電位ｖＤ１の値は入力電位ＶＩＮの値に拘わらず常に
ＯｖにＭ持される。
このため、コンパレータ３Ｇは反転し、その出力は“Ｌ
°′となり、これに基づいて負右ｉ４が断線しているこ
とを検出づることができる。
°′となり、これに基づいて負右ｉ４が断線しているこ
とを検出づることができる。
次に、以上説明した半導体装置３の具体的な回路構成の
一例を第５図に示づ。同図に示Ｊ如く、基準電位発生回
路３ｂは入力電位ＶＩＮに基づいて基準電位Ｖ ｒｅｆ
を形成づる抵抗分圧回路で構成されており、またコンパ
レータ３Ｃについてはそれぞれ入力電位ＶＩＮを電源ど
して使用した複数個の「１チャンネルＭＯ８ｔ−ランジ
スタによって構成されている。
一例を第５図に示づ。同図に示Ｊ如く、基準電位発生回
路３ｂは入力電位ＶＩＮに基づいて基準電位Ｖ ｒｅｆ
を形成づる抵抗分圧回路で構成されており、またコンパ
レータ３Ｃについてはそれぞれ入力電位ＶＩＮを電源ど
して使用した複数個の「１チャンネルＭＯ８ｔ−ランジ
スタによって構成されている。
また、コンパレータ３Ｃを構成づる各１）ヂせンネルＭ
Ｏ８Ｉ〜ランジスタの中で、１−ランジスタ３ａのドレ
イン電位ＶＤ１が入力されるトランジスタ５と基準電位
ｖｒｅｆが供給される１〜ランジスタロとについ°Ｃは
、ディプレッション型で構成されており、その他の１−
ランジスタについてはエンハンスメント型で構成されて
いる。
Ｏ８Ｉ〜ランジスタの中で、１−ランジスタ３ａのドレ
イン電位ＶＤ１が入力されるトランジスタ５と基準電位
ｖｒｅｆが供給される１〜ランジスタロとについ°Ｃは
、ディプレッション型で構成されており、その他の１−
ランジスタについてはエンハンスメント型で構成されて
いる。
か（して、この回路構成によれば、入ツノ端子ＶＩＮに
１−１′が供給されている場合に限り、断線検出動作が
行なわれ、ＶＩＮがＬ″′の状態、づなわら無信号時に
Ｊ３いては無駄に電力が消費されないという利点がある
。
１−１′が供給されている場合に限り、断線検出動作が
行なわれ、ＶＩＮがＬ″′の状態、づなわら無信号時に
Ｊ３いては無駄に電力が消費されないという利点がある
。
また、第５図に示１スイッヂング用のトランジスタ３ａ
、基準電位発生回路３ｂおよび」ンバレータ３Ｇは同一
半導体基板−にに集積形成されてＬ１３す、以下これを
第６図および第７図を参照しながら説明する。
、基準電位発生回路３ｂおよび」ンバレータ３Ｇは同一
半導体基板−にに集積形成されてＬ１３す、以下これを
第６図および第７図を参照しながら説明する。
第６図は、１〜ランジスタ３ａの半導体構成を示す素子
断面図である。同図において、トランジスタ３ａはＩ）
チトンネル［型パワー・ＭＯＳ ｌ〜ランジスタで構成
されており、１１はΔ℃で構成されたソース電極、１２
はポリシリコンで構成されたグー１へ電極、１３はＮ子
基板で構成されたトレイン電極、１１Ｊ、Ｎ−４層で構
成されたソース領域、１５はＰ層で構成されたチャンネ
ル形成領域、１６はＮ一層で構成されたドレイン領域、
１７は５ｉ０２で構成されたグー１−酸化膜、１８はＰ
ＳＧＣ構成された相関絶縁層である。
断面図である。同図において、トランジスタ３ａはＩ）
チトンネル［型パワー・ＭＯＳ ｌ〜ランジスタで構成
されており、１１はΔ℃で構成されたソース電極、１２
はポリシリコンで構成されたグー１へ電極、１３はＮ子
基板で構成されたトレイン電極、１１Ｊ、Ｎ−４層で構
成されたソース領域、１５はＰ層で構成されたチャンネ
ル形成領域、１６はＮ一層で構成されたドレイン領域、
１７は５ｉ０２で構成されたグー１−酸化膜、１８はＰ
ＳＧＣ構成された相関絶縁層である。
次に、第７図は二１ンパレータ３Ｃを構成づる各ｎ″ｆ
ｖｆｖンネル ｌ−ランジスタの一例を示す素子断面図
である。同図においで、２１はΔ℃で構成されたソース
電極、２２はポリシリコンで構成されたグー１−電極、
２３はＡ７で構成されたドレイン電極、２４はＮ土層で
構成されたソース領域、２５はＰウェル領域、２６はＮ
土層で構成されたドレイン領域、２７はＰウェルコンタ
クト領域、２８はＮ土層で構成された基板である。
ｖｆｖンネル ｌ−ランジスタの一例を示す素子断面図
である。同図においで、２１はΔ℃で構成されたソース
電極、２２はポリシリコンで構成されたグー１−電極、
２３はＡ７で構成されたドレイン電極、２４はＮ土層で
構成されたソース領域、２５はＰウェル領域、２６はＮ
土層で構成されたドレイン領域、２７はＰウェルコンタ
クト領域、２８はＮ土層で構成された基板である。
又、基準電位発生回路３ｄはＳｉＯ２等の酸化膜上に形
成されるｐｏ＋ｙｓｔからなる抵抗によって構成される
（図示省略）。
成されるｐｏ＋ｙｓｔからなる抵抗によって構成される
（図示省略）。
このように、コンパレータ３Ｃを構成Ｊる各ＭＯ３Ｉ−
ランジスタは、接地されたｌ〕つ］刃し中に形成された
１１ヂヤンネルＭＯ８＋−ランジスタであってこのため
基板２８とは絶縁分離されることどなる。従って、第６
図に示１縦型のＭＯＳ ｌ−ランジスタ３ａと同−基盤
上に集積化した場合にも前記コンパレータ３Ｃを構成づ
る各ＭＯＳ ｌ−ランジスタは基盤電位の変動による影
響を受Ｕることなく安定に動作することとなる。
ランジスタは、接地されたｌ〕つ］刃し中に形成された
１１ヂヤンネルＭＯ８＋−ランジスタであってこのため
基板２８とは絶縁分離されることどなる。従って、第６
図に示１縦型のＭＯＳ ｌ−ランジスタ３ａと同−基盤
上に集積化した場合にも前記コンパレータ３Ｃを構成づ
る各ＭＯＳ ｌ−ランジスタは基盤電位の変動による影
響を受Ｕることなく安定に動作することとなる。
又、以上述べた実施例においては、１）チトンネル縦型
パワーＭＯ８ｌ〜ランジスタをスイッチング素子とし−
Ｃ用いた場合を説明したが、この他に１〕チヤンネル縦
型パワ−ＭＯ８Ｉ−ランジスタにしても良く、また、横
型ＭＯ８ｌ−ランジスタにしても良い。
パワーＭＯ８ｌ〜ランジスタをスイッチング素子とし−
Ｃ用いた場合を説明したが、この他に１〕チヤンネル縦
型パワ−ＭＯ８Ｉ−ランジスタにしても良く、また、横
型ＭＯ８ｌ−ランジスタにしても良い。
次に、第８図にスイッチング素子として機能Ｊる１１ヂ
１１ンネル縦型パワー・ＭＯ８Ｉ−ランジスタと断線検
出回路を構成している各素子（抵抗、１１ヂヤンネル・
エンハンスメント・ＭＯＳ ｌ−ランジスタ、 ｎチャ
ンネル・デプレッション・ＭＯＳ を−ランジスタ）を
、同−褪板」−に集積化りる際の製造工程を示す。
１１ンネル縦型パワー・ＭＯ８Ｉ−ランジスタと断線検
出回路を構成している各素子（抵抗、１１ヂヤンネル・
エンハンスメント・ＭＯＳ ｌ−ランジスタ、 ｎチャ
ンネル・デプレッション・ＭＯＳ を−ランジスタ）を
、同−褪板」−に集積化りる際の製造工程を示す。
以下、これらの図に基づいて製造工程を説明づる。
まず、第８図（ａ ）に示づ如く、つ」−ハとしτＮ十
基板（図示せず）上にＮ−の１ビタキシトル層１００を
成長させ１＝ものを用い、このウーＩ−ハ１００の表面
に熱酸化法により５０００人のＳｉＯ２膜１０１を成長
さけ、次いてフォトエツチングによりトランジスタ形成
領域１０２，１０３，１０４のｓ＋ ０２膜を除去づる
。
基板（図示せず）上にＮ−の１ビタキシトル層１００を
成長させ１＝ものを用い、このウーＩ−ハ１００の表面
に熱酸化法により５０００人のＳｉＯ２膜１０１を成長
さけ、次いてフォトエツチングによりトランジスタ形成
領域１０２，１０３，１０４のｓ＋ ０２膜を除去づる
。
次いで、第８図（ｂ）に示プ如く、１〜ランジスタ形成
領域１０２，１０３．１０／Ｉのゲート酸化を行イ【い
、１０００人のグー１〜Ｓｉ ０２月焚１０５を形成す
る。
領域１０２，１０３．１０／Ｉのゲート酸化を行イ【い
、１０００人のグー１〜Ｓｉ ０２月焚１０５を形成す
る。
次いで、エンハンスメント型ＭＯ８Ｉ−ランジス夕形成
領域にのみレジスト１０６をマスクにして、選択的にＢ
＋をイオン注入−４る。これはエンハンスメントＭＯ８
ｌ−ランジスタのスレッショルド電圧を制御づるために
行なう。
領域にのみレジスト１０６をマスクにして、選択的にＢ
＋をイオン注入−４る。これはエンハンスメントＭＯ８
ｌ−ランジスタのスレッショルド電圧を制御づるために
行なう。
次いで、第８図（ｄ ）に承り如く、ディプレッション
型Ｍｏ５ｔ−ランジスタ形成領域にのみレジスト１０７
をマスクにして、選択的に△Ｓ＋をイオン注入づる。こ
れはティプレッション型ＭＯ３ｉ−ランジスタのスレッ
ショルド電Ｊ」−を制御Ｉ−９るために行なう。
型Ｍｏ５ｔ−ランジスタ形成領域にのみレジスト１０７
をマスクにして、選択的に△Ｓ＋をイオン注入づる。こ
れはティプレッション型ＭＯ３ｉ−ランジスタのスレッ
ショルド電Ｊ」−を制御Ｉ−９るために行なう。
次いで、第８図（ｅ ）に承り如く、前面にポリシリコ
ン１０８を形成づる。このとぎ、断線検出回路の抵抗の
値に応じたドービンクを同時にｔ）なう。（１列えば、
６０００人、 １０ｋ Ｑ／Ｃｍ” ）次いで、第８
図（ｆ）に示す如く、断線検出回路に用いているＭＯＳ
ｌ−ランジスタのゲー１へ１０９、抵抗１１０．パワ
ー・ＭＯＳ ｔ〜ランジスタのゲー１−’１１１をフォ
トエツチングにより形成する。
ン１０８を形成づる。このとぎ、断線検出回路の抵抗の
値に応じたドービンクを同時にｔ）なう。（１列えば、
６０００人、 １０ｋ Ｑ／Ｃｍ” ）次いで、第８
図（ｆ）に示す如く、断線検出回路に用いているＭＯＳ
ｌ−ランジスタのゲー１へ１０９、抵抗１１０．パワ
ー・ＭＯＳ ｔ〜ランジスタのゲー１−’１１１をフォ
トエツチングにより形成する。
同時に、レジスｌ−１１２をマスクにしＵ、１３＋のイ
オン注入を行なう。
オン注入を行なう。
次いで、第８図（す）に示づ如く、１２００°Ｃにおい
（，５時間拡散を行ない、Ｐウ−Ｉル領１１１Ｂを形成
づる。
（，５時間拡散を行ない、Ｐウ−Ｉル領１１１Ｂを形成
づる。
次いて、第８図（１１）に示づ如く、］〕ウェル領域１
１３とのコンタクｉへ部分に、Ｂ＋の高濃度−イＡン汀
入層１″−＋−１１／′Ｉを形成づる。
１３とのコンタクｉへ部分に、Ｂ＋の高濃度−イＡン汀
入層１″−＋−１１／′Ｉを形成づる。
次いで、第８図＜＋ ＞に示づ如く、ＩＩｉ線検出１可
路のＭＯＳ）−ランジスタのソース領域１１５．ドレイ
ン領域１１６．およびパワー・ＭＯＳ Ｉ−ランジスタ
のソース領域１１７を形成づるために、Ｐ＋の高濃度イ
オン注入を行なう。
路のＭＯＳ）−ランジスタのソース領域１１５．ドレイ
ン領域１１６．およびパワー・ＭＯＳ Ｉ−ランジスタ
のソース領域１１７を形成づるために、Ｐ＋の高濃度イ
オン注入を行なう。
次いで、第８図（ｊ＞に示’ｌ（ｌ［］ ＜ 、高ｆｉ
１度イＡン注入層Ｐ ＋ １１４ 、ソース領域１１５
．トレーイン領１ｉ！１１６．ソース領滅１１７との二
１ンタクｌへを取るためにフ第１−・エツチングにより
ゲート３ｉ０２ ＩＩ！ｌ！に穴明（）を行なう。
１度イＡン注入層Ｐ ＋ １１４ 、ソース領域１１５
．トレーイン領１ｉ！１１６．ソース領滅１１７との二
１ンタクｌへを取るためにフ第１−・エツチングにより
ゲート３ｉ０２ ＩＩ！ｌ！に穴明（）を行なう。
次いで、第８図（ｋ）に示づ蛸く、表面にＣＶＤでＰＳ
Ｇ （リンツノラス）１１８をデボジツ１〜し、高′ａ
度イオン注入層Ｐ４１１２．断線検出回路のＭＯＳ ｌ
〜ランジスタのソース領域１１３．ドレイン領域１１４
．およびパワー・Ｍ ＯＳ ｔ−ランジスタのドレイン
領域１１５とのコンタク１〜をとる／こめに、フォトエ
ツチングで穴明（）を行なう。
Ｇ （リンツノラス）１１８をデボジツ１〜し、高′ａ
度イオン注入層Ｐ４１１２．断線検出回路のＭＯＳ ｌ
〜ランジスタのソース領域１１３．ドレイン領域１１４
．およびパワー・Ｍ ＯＳ ｔ−ランジスタのドレイン
領域１１５とのコンタク１〜をとる／こめに、フォトエ
ツチングで穴明（）を行なう。
次いで第８図（乏）に示Ｊ如く、前面にＡ℃を蒸着し、
フォトエツチングによりアルミ配線−１１９を形成す゛
る。
フォトエツチングによりアルミ配線−１１９を形成す゛
る。
次いで、第８図（ｍ）に示り如く、表面保護のために、
その前面にｃ Ｖ ｌ）てＰＳＧ１２０を形成し、次い
でパット部（７）ＰＳＧ １２０ヲ−７７Ｉｌ−］ ツ
ヂングで除去し、これ（こより本発明に係わる半導体装
置が完成づる。
その前面にｃ Ｖ ｌ）てＰＳＧ１２０を形成し、次い
でパット部（７）ＰＳＧ １２０ヲ−７７Ｉｌ−］ ツ
ヂングで除去し、これ（こより本発明に係わる半導体装
置が完成づる。
この製造工程によれば、酋通の縦へ’Ｉ Ｍ ＯＳ ＋
−ランジスタの製造］二稈に比べ、第８図（Ｃ）、（ｆ
ｌ＞に示づイオン注入の工程が多い（マスクが２枚多い
）だＧノであり、このため通常の縦型ＭＯ３）−ランジ
スタの製造工程を殆ど変更することなくこれに断線検出
回路を内蔵させることができ大間生産に役立ち、また生
産コストも安価になる。
−ランジスタの製造］二稈に比べ、第８図（Ｃ）、（ｆ
ｌ＞に示づイオン注入の工程が多い（マスクが２枚多い
）だＧノであり、このため通常の縦型ＭＯ３）−ランジ
スタの製造工程を殆ど変更することなくこれに断線検出
回路を内蔵させることができ大間生産に役立ち、また生
産コストも安価になる。
以上の実施例の説明でも明らかなように、この光明にＪ
、ればＭＯＳ ｌ〜ランジスタからなるスイッチング素
子と、このスイッチング素子に接続される外部負荷の断
線を該イ荷σ；劣化を眉かり゛に検出する１ｇｉ線検出
回路とを同一半導体基板−１二に集積形成Ｊることがで
き、この種回路装置の」ンパク１〜化が可能となり、信
頼性の高い安価な半導体装置を提供プることができる。
、ればＭＯＳ ｌ〜ランジスタからなるスイッチング素
子と、このスイッチング素子に接続される外部負荷の断
線を該イ荷σ；劣化を眉かり゛に検出する１ｇｉ線検出
回路とを同一半導体基板−１二に集積形成Ｊることがで
き、この種回路装置の」ンパク１〜化が可能となり、信
頼性の高い安価な半導体装置を提供プることができる。
第１図は従来の半導体スイップー回路の構成を示す回路
図、第２図（ａ）、（１））は、その正常時。 断線時の動作を示１波形図、第３図は木光明に係わる半
導体装置の電気的な基本構成を示づブ【」ツク回路図、
第４図（ａ）、（１））はでの正常時および断線時の動
作状態を示４波形図、第５図は木光明に係わる半導体装
置の具体的な回路構成の一例を示づ回路図、第６図はス
イッチング素子として縦型パワーＮＩＩ ＯＳ ｌ〜プ
ランジタを使用Ｊる場合にａ３Ｇｊるイの半導体構造を
示づ断面図、第７図は断線検出回路を構成りる各ＭＯ８
ｌ−ランジスタの半導体構造を承り断面図、第８図（ａ
）〜（ｆ＞は、本発明に係わる゛１′導体装置のｇＡ
造丁程を示す工程図である。 ３・・・・・・・・・半導体装置 ３ａ・・・・・・１１チヤンネル縦型パワー・ＭＯＳ
ｔ−ランジスタ ３１）・・・・・・基準電位発生回路 ３Ｃ・・・・・・」ンバレータ ４・・・・・・・・・角荷 １５・・・・・・Ｐウェル 特許出願人 日産自助申株式会社 第１図 第２図 （Ｑ）（ｂ） 山 東蓬也 ＶＭ■」工七−ＶＭ□ 第３図 第４図 （。）（ｂ） ＩＦ ｈ 手続補正用 昭和５７年Ｚ月、２日 特許庁長官 若杉 和夫 殿 １、事件の表示 特願昭５７−１０／１７４７号２、
発明の名称 半導体装置 ３、補正をづる者 事１′１との関係 １う乙′（出願人任 所 神奈
川県横浜市神奈用区宝町２番地名 称 （３９９）日
産自動車株式会社代表者石原俊 １、代理人〒１０１ イ１ 所 東皇都千代Ｈ」区内神田１１” ［」１５
番１６号６、補ｊ１の対象 明■１山及び図面７
、補正の内容 （１）明１１Ｉ市第２頁第４行目に「基盤」とあるのを
「基板」と訂正する。 （２）明細書第４頁第１４行目に［第２図１とあるのを
「第３図」と訂正する。 （３）明細書第４頁第１６行目に［不発明係る１とある
のを、「本発明に係る」と訂正する。 （４）明細書第８頁第１２行目に１相関絶縁層」とある
のを、「層間絶縁層」と訂正づる。 （５）明細書第９頁第１０行目及び同第１２行目に１”
基盤」どあるのを［基板Ｊと訂正づる。 （６）明細書第９頁第１４行目〜同第１９行目を削除す
る。 （７）明Ｉ１．内第１１頁第１４行目にｒ １０ Ｋ
Ｏ（シＪとあるのを、ｒ １０ ＫΩ・′口］と訂正す
る。 （８）明細自第１３頁第８行目に「０「１面」とあるの
を、「全面」と訂正づる。 を加入する。 （１０）第８図（ｉ）中に、添イ１図面に承り如く手
続 補 正 書く方式） 昭和５７汗／θ月 Ｊ−ｓ 特許庁長官 若杉 和犬 殿 １、事１′１の表示 特願昭５７−１０４７４７号２
、発明の名称 半導１ホ装ｈ ３、補正をづる者 事ｉ′１どの関係 特轟′ｒ出願人 住 所 神奈川県横浜市神奈用区宝町２番地名 称
（３９９） Ｅｌ産自動車株式会打代表者 石 原
俊 ４、代理人〒１０１ イ１ 所 東京都Ｔ代Ｉ１１区内神ＩＪＩ １−Ｊ目
１５番１６号６、補正の対象 （１）明４１１１ ｔｉの図面の簡単な説明の欄（２）
図面 （１）明＃ＩＩｔｌＬ＝１頁第１９１１ＦＥにＩ［８図
（ａ）〜（１）」とあるのを、［第８図（ａ ）〜（ｍ
）」と８１正りる。 （２〉第２図を別紙の如く訂正する。 （ａ） て２図 （ｂ）
図、第２図（ａ）、（１））は、その正常時。 断線時の動作を示１波形図、第３図は木光明に係わる半
導体装置の電気的な基本構成を示づブ【」ツク回路図、
第４図（ａ）、（１））はでの正常時および断線時の動
作状態を示４波形図、第５図は木光明に係わる半導体装
置の具体的な回路構成の一例を示づ回路図、第６図はス
イッチング素子として縦型パワーＮＩＩ ＯＳ ｌ〜プ
ランジタを使用Ｊる場合にａ３Ｇｊるイの半導体構造を
示づ断面図、第７図は断線検出回路を構成りる各ＭＯ８
ｌ−ランジスタの半導体構造を承り断面図、第８図（ａ
）〜（ｆ＞は、本発明に係わる゛１′導体装置のｇＡ
造丁程を示す工程図である。 ３・・・・・・・・・半導体装置 ３ａ・・・・・・１１チヤンネル縦型パワー・ＭＯＳ
ｔ−ランジスタ ３１）・・・・・・基準電位発生回路 ３Ｃ・・・・・・」ンバレータ ４・・・・・・・・・角荷 １５・・・・・・Ｐウェル 特許出願人 日産自助申株式会社 第１図 第２図 （Ｑ）（ｂ） 山 東蓬也 ＶＭ■」工七−ＶＭ□ 第３図 第４図 （。）（ｂ） ＩＦ ｈ 手続補正用 昭和５７年Ｚ月、２日 特許庁長官 若杉 和夫 殿 １、事件の表示 特願昭５７−１０／１７４７号２、
発明の名称 半導体装置 ３、補正をづる者 事１′１との関係 １う乙′（出願人任 所 神奈
川県横浜市神奈用区宝町２番地名 称 （３９９）日
産自動車株式会社代表者石原俊 １、代理人〒１０１ イ１ 所 東皇都千代Ｈ」区内神田１１” ［」１５
番１６号６、補ｊ１の対象 明■１山及び図面７
、補正の内容 （１）明１１Ｉ市第２頁第４行目に「基盤」とあるのを
「基板」と訂正する。 （２）明細書第４頁第１４行目に［第２図１とあるのを
「第３図」と訂正する。 （３）明細書第４頁第１６行目に［不発明係る１とある
のを、「本発明に係る」と訂正する。 （４）明細書第８頁第１２行目に１相関絶縁層」とある
のを、「層間絶縁層」と訂正づる。 （５）明細書第９頁第１０行目及び同第１２行目に１”
基盤」どあるのを［基板Ｊと訂正づる。 （６）明細書第９頁第１４行目〜同第１９行目を削除す
る。 （７）明Ｉ１．内第１１頁第１４行目にｒ １０ Ｋ
Ｏ（シＪとあるのを、ｒ １０ ＫΩ・′口］と訂正す
る。 （８）明細自第１３頁第８行目に「０「１面」とあるの
を、「全面」と訂正づる。 を加入する。 （１０）第８図（ｉ）中に、添イ１図面に承り如く手
続 補 正 書く方式） 昭和５７汗／θ月 Ｊ−ｓ 特許庁長官 若杉 和犬 殿 １、事１′１の表示 特願昭５７−１０４７４７号２
、発明の名称 半導１ホ装ｈ ３、補正をづる者 事ｉ′１どの関係 特轟′ｒ出願人 住 所 神奈川県横浜市神奈用区宝町２番地名 称
（３９９） Ｅｌ産自動車株式会打代表者 石 原
俊 ４、代理人〒１０１ イ１ 所 東京都Ｔ代Ｉ１１区内神ＩＪＩ １−Ｊ目
１５番１６号６、補正の対象 （１）明４１１１ ｔｉの図面の簡単な説明の欄（２）
図面 （１）明＃ＩＩｔｌＬ＝１頁第１９１１ＦＥにＩ［８図
（ａ）〜（１）」とあるのを、［第８図（ａ ）〜（ｍ
）」と８１正りる。 （２〉第２図を別紙の如く訂正する。 （ａ） て２図 （ｂ）
Claims (2)
- （１）外部の負荷に接続され該負荷に流れる電流をスイ
ッチング（るＭＯＳ ｌ−ランジスタと；前記ＭＯ８ｔ
−ランジスタのＡン時における負荷側接続端子電位より
も若干低い電位を発生づる基ｔ￥電位発生回路と； 前記基Ｗ−電位光生回路の出力電位と前記ＭＯ８１−ラ
ンジスタのトレイン電位とを比較するコンパレータどを
（イ＾え； 前記」ンバレータを構成する各トランジスタは、接地さ
れたＰつＩル中に形成されたＭＯＳ ｌ〜ランジスタで
あることを特徴とする半導体装置。 - （２）前記コンパレータは、前記スイッチング用Ｍ Ｏ
Ｓ ｌ−ランジスタのゲート入力電圧を電源として使用
づることを特徴とする特許請求の範囲第１項に記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10474782A JPS58222554A (ja) | 1982-06-18 | 1982-06-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10474782A JPS58222554A (ja) | 1982-06-18 | 1982-06-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58222554A true JPS58222554A (ja) | 1983-12-24 |
Family
ID=14389081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10474782A Pending JPS58222554A (ja) | 1982-06-18 | 1982-06-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222554A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4661717A (en) * | 1984-11-19 | 1987-04-28 | Nissan Motor Co., Ltd. | Load condition determining apparatus |
| US5019893A (en) * | 1990-03-01 | 1991-05-28 | Motorola, Inc. | Single package, multiple, electrically isolated power semiconductor devices |
| JP2010056486A (ja) * | 2008-08-29 | 2010-03-11 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
-
1982
- 1982-06-18 JP JP10474782A patent/JPS58222554A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4661717A (en) * | 1984-11-19 | 1987-04-28 | Nissan Motor Co., Ltd. | Load condition determining apparatus |
| US5019893A (en) * | 1990-03-01 | 1991-05-28 | Motorola, Inc. | Single package, multiple, electrically isolated power semiconductor devices |
| JP2010056486A (ja) * | 2008-08-29 | 2010-03-11 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| JP4645705B2 (ja) * | 2008-08-29 | 2011-03-09 | ソニー株式会社 | 半導体装置及び半導体装置の製造方法 |
| US8097914B2 (en) | 2008-08-29 | 2012-01-17 | Sony Corporation | Semiconductor device and manufacturing method of the same |
| US8227314B2 (en) | 2008-08-29 | 2012-07-24 | Sony Corporation | Semiconductor device and manufacturing method of the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2515269B2 (ja) | 酸化物ブレ―クダウンｍｏｓヒュ―ズ及びそのメモリカ―ドへの利用 | |
| US5646438A (en) | Programmable semiconductor memory | |
| JP2001237374A (ja) | 半導体集積回路 | |
| CN105765662B (zh) | 半导体装置及其写入方法 | |
| US5299151A (en) | Method for writing into semiconductor memory | |
| KR940006699B1 (ko) | 반도체 집적회로 | |
| JPS61276424A (ja) | 両極性リニアスイツチ | |
| KR900000586B1 (ko) | 리드 온리 메모리(Read Only Memory)회로 | |
| JPS62245661A (ja) | 半導体記憶装置 | |
| JP2601143B2 (ja) | 半導体装置 | |
| JPS63286776A (ja) | 電圧検知回路 | |
| JPS58222554A (ja) | 半導体装置 | |
| US4000427A (en) | Static three-transistor-storage element | |
| JP3581459B2 (ja) | 半導体記憶装置 | |
| US6215170B1 (en) | Structure for single conductor acting as ground and capacitor plate electrode using reduced area | |
| US20020089018A1 (en) | Semiconductor device | |
| JPS60250665A (ja) | 半導体記憶装置 | |
| JPS58122695A (ja) | 入力過電圧保護回路 | |
| GB2295049A (en) | Overvoltage protection for integrated circuits | |
| KR100317497B1 (ko) | 플래쉬 메모리 소자의 테스트 패턴 및 테스트 방법 | |
| JPS58222555A (ja) | 半導体装置 | |
| KR100291540B1 (ko) | 입/출력보호회로 | |
| JP2007305947A (ja) | 半導体記憶装置 | |
| JPS6221072Y2 (ja) | ||
| JP3221014B2 (ja) | 半導体装置 |