JP2007305947A

JP2007305947A - 半導体記憶装置

Info

Publication number: JP2007305947A
Application number: JP2006155325A
Authority: JP
Inventors: Takaaki Amada; 高明天田; Katsuyuki Takahashi; 克幸高橋
Original assignee: Seiko NPC Corp
Current assignee: Seiko NPC Corp
Priority date: 2006-05-08
Filing date: 2006-05-08
Publication date: 2007-11-22

Abstract

【課題】シリコン酸化膜に印加される電圧を緩和することによって、長期間にわたって確実な動作を保証することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、アンチヒューズ素子と読み出し手段とを備え、アンチヒューズ素子は、シリコン基板（ウェル）２上に順次形成した、シリコン酸化膜３１及びそれ自体の中で空乏化が起こらない程度の高い不純物濃度を持つｐ型ポリシリコン層３２からなり、データ読み出しは、シリコン基板（ウェル）２に第１の電圧を印加し、ｐ型ポリシリコン層３２には前記第１の電圧よりも高い第２の電圧を印加して、読み出し手段によりポリシリコン層３２にかかる電圧変動を検出する一方、シリコン酸化膜３１が絶縁破壊状態であるデータ書き込みは、シリコン基板（ウェル）２は基準電圧０Ｖに印加し、ポリシリコン層３２には前記第１の電圧よりも高い正の電圧を第２の電圧として印加して行うものである。
【選択図】図４

Description

本発明は、アンチヒューズ素子を用いた半導体記装置に関するものである。

アンチヒューズ素子は、一般に、シリコン基板上に順次形成した、絶縁膜であるシリコン酸化膜、ゲートであるポリシリコン層からなり、シリコン酸化膜が絶縁膜として機能する非導通状態と、前記シリコン酸化膜の絶縁破壊によりゲート−基板間を短絡した導通状態のいずれかの状態を持つ。すなわち、初期状態では、シリコン基板とゲートであるポリシリコン層との間が非導通状態であるＭＯＳキャパシタの状態（以下この状態をデータを書き込んでいない状態という。）にあり、このＭＯＳキャパシタのシリコン酸化膜の絶縁状態を破壊すると導通状態（以下この状態をデータを書き込んだ状態という。）になるものである。

データを書き込んでいない状態のアンチヒューズ素子は、ＭＯＳキャパシタの状態を維持しなければ、データを読み出すことができないため、読み出し時にゲートであるポリシリコン層にかかる電圧によって、シリコン酸化膜が破壊されて導通状態になるのを防止しなければならない。近年、アンチヒューズ素子の微細化にともなって、シリコン酸化膜が薄く形成される傾向にあるが、特にこの場合のポリシリコン層を介して薄いシリコン酸化膜にかかる電圧の緩和は重要な問題となる。
特開２００５−２３５８３６号公報

従来のアンチヒューズ素子では、シリコン基板はｐ型、ポリシリコン層は不純物濃度の高いｎ型の構造であり、図６に示すように、ＭＯＳキャパシタ１０１のシリコン基板側を基準電圧の０Ｖに接続し、ポリシリコン層側には定電圧、例えば２Ｖが印加されているので、ポリシリコン層への印加電圧がそのままシリコン酸化膜に印加される状態になっている。

そして、データ読み出し時などＩＣに電源が入っている状態では、常時該ポリシリコン層（ゲート）に電圧がかかる状態になっているため、ポリシリコン層に印加される電圧が、そのままシリコン酸化膜にも印加されることになるので、印加電圧が高い場合はもちろんであるが、低い場合であっても繰り返し印加されることによって、シリコン酸化膜が破壊される虞があるという問題が生じる。また、アンチヒューズに用いられるシリコン酸化膜は、特性上一般の素子よりも薄く形成されているため、繰り返し印加される電圧はそのシリコン酸化膜の寿命に大きく影響する。本発明は、この問題を解決すべくなされたもので、シリコン酸化膜にかかる電圧を緩和し、長期間安定した動作を保証できるアンチヒューズ素子を用いた半導体記憶装置を提供することを目的とする。

本発明は、上記目的を達成するために、本発明のアンチヒューズ素子は、シリコン基板上に順次形成された、絶縁膜と、それ自体の中で空乏化が起こらない程度の高い不純物濃度を持つｐ型ポリシリコン層からなり、図１の説明図に示すように、データの読み出しを含めたＩＣの電源投入時にはいつもＭＯＳキャパシタ３のシリコン基板側は第１の電圧であり、ｐ型ポリシリコン層側は第１の電圧よりも高い第２の電圧を印加するものである。これによりシリコン酸化膜にかかる電圧は、ポリシリコン層側電圧とシリコン基板側電圧の差よりも低い電圧になる。例えばシリコン基板側を基準電圧の０Ｖとし、ポリシリコン層側に２Ｖを印加した場合には、シリコン酸化膜にかかる電圧は、シリコン基板側への印加電圧とポリシリコン層側への印加電圧との差２Ｖから、基板濃度等によって決定される約１Ｖを引いた電圧である１Ｖとなって、印加電圧が緩和されることになる。また、データの書き込み時には、ポリシリコン層側に、例えば＋８Ｖ程度の正の電圧を印加することによって、シリコン酸化膜の絶縁破壊に必要な電位差を与えるものである。

シリコン基板はｐ型、ポリシリコン層は不純物濃度の高いｎ型で、ポリシリコン層に印加される電圧がシリコン基板に印加される電圧よりも高い場合には、その差分の電圧がシリコン酸化膜にかかるようになるが、本発明のように、ポリシリコン層を不純物濃度の高いｐ型とし、そのｐ型ポリシリコン層に印加される電圧がシリコン基板に印加される電圧よりも高い場合には、その差分の電圧よりも小さい電圧がシリコン酸化膜にかかるという物理的な原理に基づいたものである。以下その原理を説明する。

原理説明は、シリコン基板を基準電圧０Ｖとし、ポリシリコン層に印加する電圧Ｖｇが正の場合をモデルとして、不純物濃度の高いｎ型ポリシリコン層（ｎ＋ｐｏｌｙ−Ｓｉ）、シリコン酸化膜（ＳｉＯ_２）、ｐ型シリコン基板（ｐ−ｓｕｂ）から構成されるＭＯＳ構造のエネルギーバンド図（図２）及び、不純物濃度の高いｐ型ポリシリコン層（ｐ＋ｐｏｌｙ−Ｓｉ）、シリコン酸化膜（ＳｉＯ_２）、ｐ型シリコン基板（ｐｓｕｂ）から構成されるＭＯＳ構造のエネルギーバンド図（図３）を参照して行う。なお、図２及び図３において、Ｖｏｘはシリコン酸化膜にかかる電圧、Ｖｇはポリシリコンゲートに印加する電圧、ψｓは基板の表面電位、ｑは電子の電荷量、ψ_Ｂは真性準位とフェルミ準位の差、
Ｅｇはシリコンのエネルギーギャップ、Ｅｃは伝導帯、Ｅ_Ｆはフェルミ準位、Ｅ_Ｉは真性準位、Ｅ_Ｖは価電子帯である。

まず、図２に示す通り、不純物濃度の高いｎ型ポリシリコン層（ｎ＋ｐｏｌｙ−Ｓｉ）、シリコン酸化膜（ＳｉＯ_２）、ｐ型シリコン基板（ｐｓｕｂ）から構成されるＭＯＳ構造の場合には、シリコン酸化膜にかかる電圧（Ｖｏｘ）は、ポリシリコン層に印加する電圧（Ｖｇ）に、シリコンのエネルギーギャップＥｇの２分の１（Ｅｇ／２ｑ）を加えて、ｐ型の基板の真性フェルミ準位とフェルミ準位の差（ψ_Ｂ）をひいた値となる。

これに対して不純物の高いｐ型ポリシリコン層（ｐ＋ｐｏｌｙ−Ｓｉ）、シリコン酸化膜（ＳｉＯ２）ｐ型シリコン基板（ｐｓｕｂ）から構成されるＭＯＳ構造の場合には、図３に示す通り、シリコン酸化膜にかかる電圧（Ｖｏｘ）は、ｐ型ポリシリコン層に印加される電圧（Ｖｇ）からシリコンのエネルギーギャップＥｇの２分の１（Ｅｇ／２ｑ）および基板の真性フェルミ準位とフェルミ準位の差（ψ_Ｂ）を引いた値となる。

詳細には、酸化膜にかかる電圧をＶｏｘ、濃度の高いｐ型ポリシリコン層に印加する電圧をＶｇ、フラットバンド電圧をＶ_ＦＢ、基板の表面電位をψｓ、電子の電荷量をｑ、基板の真性フェルミ準位とフェルミ準位の差をψＢ、エネルギーギャップをＥｇとすると以下の式が成り立つ。
Ｖｇ−Ｖ_ＦＢ＝Ｖｏｘ＋ψｓ・・・式（１）
Ｖ_ＦＢ＝（Ｅｇ／２ｑ）−ψ_Ｂであり、Ｖｇによってｐ型基板が反転した場合にはψｓ＝２ψＢになるとし、式（１）に代入すると、
Ｖｇ−（（Ｅｇ／２ｑ）−ψ_Ｂ）＝Ｖｏｘ＋２ψ_Ｂ・・・式（２）
となり、
式（２）をシリコン酸化膜にかかるＶｏｘを対象に変形すると、以下の式（３）のようになる。
Ｖｏｘ＝Ｖｇ−（Ｅｇ／２ｑ＋ψ_Ｂ）・・・式（３）
この式（３）より、シリコン酸化膜にかかる電圧（Ｖｏｘ）はｐ型ポリシリコン層に印加される電圧より小さくなることが理解される。

上述の説明においては、本願発明に係わるＭＯＳ構造（図３）のシリコン基板はｐ型としたが、代わりにｎ型のシリコン基板を用いた場合にも同じ効果を得ることができる。詳細には、酸化膜にかかる電圧をＶｏｘ、ｐ型ポリシリコン層に印加する電圧をＶｇ、フラットバンド電圧をＶ_ＦＢ、基板の表面電位をψｓ、電子の電荷量をｑ、シリコン基板の真性フェルミ準位とフェルミ準位の差をψ_Ｂ、エネルギーギャップをＥｇとすると以下の式が成り立つ。
Ｖｇ−Ｖ_ＦＢ＝Ｖｏｘ＋ψｓ・・・式（４）
そして、シリコン基板がｎ型であるため、
Ｖ_ＦＢ＝（Ｅｇ／２ｑ）＋ψ_Ｂ、ψｓ＝０となり、これを式（４）に代入すると、
Ｖｇ−（（Ｅｇ／２ｑ）＋ψ_Ｂ）＝Ｖｏｘ
となり、シリコン酸化膜にかかる電圧（Ｖｏｘ）はｐ型ポリシリコン層に印加される電圧（Ｖｇ）より小さくなることが理解される。

すなわち、本発明の請求項１に係るアンチヒューズ素子を用いた半導体記憶装置は、アンチヒューズ素子３と読み出し手段４とを備え、前記アンチヒューズ素子３は、シリコン基板１上に順次形成した、シリコン酸化膜３１及びそれ自体の中で空乏化が起こらない程度の高い不純物濃度を持つｐ型ポリシリコン層３２からなり、データの読み出しは、前記シリコン基板に第１の電圧を印加し、前記ｐ型ポリシリコン層３２には前記よりも高い第２の電圧を印加して、前記読み出し手段４によって前記ポリシリコン層３２にかかる電圧変動を検出することにより行うものである。

さらに、上記構成の半導体記憶装置は、前記シリコン基板がｐ型シリコン基板から構成され、前記シリコン酸化膜３１が絶縁破壊状態であるデータの書き込みは、前記ｐ型シリコン基板１は基準電圧０Ｖを印加し、前記ｐ型ポリシリコン層３２には第１の電圧である電源電圧Ｖ_ＤＤよりも高い正の電圧を第２の電圧として印加して行うものである。

さらに、データの書き込みを、ｐ型シリコン基板には基準電圧０Ｖを印加し、ｐ型ポリシリコン層３２には正の電圧を印加して行う本発明の構成において、前記ポリシリコン層３２と前記第２の電圧を印加する端子６との間にｐチャネルＭＯＳトランジスタ７を直列に接続し、このＭＯＳトランジスタ７のゲートを、抵抗素子８を介して前記端子６に接続するとともに、データの書き込み時にオンとなるスイッチ素子９を介して基準電圧０Ｖに接続すると好適である。

本発明によれば、ＭＯＳキャパシタにおけるシリコン酸化膜が薄く、ポリシリコン層に印加される電圧の影響を受けやすい場合であっても、シリコン酸化膜に印加される電圧を緩和することによって、長期間にわたって確実な動作を保証することができる。

以下、本発明の好適な実施形態に係る半導体記憶装置の構成を、概略的な断面図である図４に基づいて説明する。ｐ型のシリコン基板１には、ｐ型のウェル２が形成され、このウェル２の内部には、ＭＯＳキャパシタ３が形成されている。このＭＯＳキャパシタ３は、ウェル２の上に形成された絶縁膜であるシリコン酸化膜３１と、このシリコン酸化膜３１の上に形成されたゲートである不純物濃度の高いｐ型のポリシリコン層３２で構成される。

ｐ型ポリシリコン層３２の不純物濃度は、このポリシリコン層自体の中で空乏化が起こらない程度に高いことが、前述の原理説明に当てはめる上で必要である。またこれは、ポリシリコン層内で深さ方向にエネルギーバンドが曲がらない程度の濃度であると言い換えることもでき、具体的には４×１０^２０ｃｍ^−３以上の不純物濃度である。一方、半導体装置を製造する場合に、この濃度を高くしすぎると、不純物はポリシリコン層を突き抜けてシリコン酸化膜やシリコン基板にまで到達してデバイス特性の変動の原因になる。従って、それを防ぐためには６×１０^２０ｃｍ^−３以下程度にする方がよい。

そして、ＭＯＳキャパシタ３の基板１側であるｐ型のウェル２は濃度の高いｐ型層２ａを通じて基準電圧０Ｖに接続されている一方、ポリシリコン層３２にはウェル２の表面が反転する電圧を超える電圧、例えば２Ｖの電圧が印加される。このような電圧が与えられると、シリコン酸化膜３１にかかる電圧は、基板側（ｐ型ウェル２と濃度の高いｐ型層２ａ）への印加電圧０Ｖとポリシリコン層３２側への印加電圧との差２Ｖから、基板濃度やｐ型ウェル濃度等によって決定される約１Ｖを引いた電圧である１Ｖとなる。

次に、上述したＭＯＳキャパシタ３のシリコン基板側とポリシリコン層３２側に電圧を印加する構成を、図５の回路図に基づいてさらに詳細に説明する。ＭＯＳキャパシタ３のシリコン基板側であるｐ型ウェルの濃度の高いｐ型部分（ｐ＋）２ａ（図４参照）は、基準電圧の０Ｖに接続している。一方、ポリシリコン層３２（図４参照）は、読み取り手段４のｎチャネルＭＯＳトランジスタ４１により電位が上昇しており、抵抗素子５を介して例えば２Ｖとして印加される。

なお、ｎチャネルＭＯＳトランジスタ４１のドレインは、ｎチャネルＭＯＳトランジスタ４２のソースに接続され、このＭＯＳトランジスタ４２のドレインは、ドレインを電源電圧Ｖ_ＤＤに接続したｐチャネルＭＯＳトランジスタ４３のソースに接続されている。また、４４は電位検出端子であり、前記ＭＯＳトランジスタ４２のドレインに接続されている。

データの書き込みを行うための正の電圧、例えば＋８Ｖのプログラム電圧を印加するプログラム電圧印加端子６と不純物濃度の高いｐ型ポリシリコン層３２との間には、ｐチャネルＭＯＳトランジスタ７を直列に接続し、このＭＯＳトランジスタ７のゲートを、抵抗素子８を介して前記プログラム電圧印加端子６に接続するとともに、データの書き込み時にオンとなるスイッチ素子であるｎチャネルＭＯＳトランジスタ９のドレインに接続している。そして、前記ＭＯＳトランジスタ９のソースは基準電圧０Ｖに接続している。

本実施形態は以上のように構成したので、初期状態時や、データの読み出し時には、ｎチャネルＭＯＳトランジスタ９がオフ状態にあり、ｐチャネルＭＯＳトランジスタ７もオフ状態にあって、プログラム電圧印加端子６からの電圧はＭＯＳキャパシタ３のポリシリコン層３２には印加されない。したがって、この状態でポリシリコン層３２に印加される電圧は読み取り手段４のチャネルＭＯＳトランジスタ４２、４３及び抵抗素子５を介して印加される２Ｖとなる。一方、前記ＭＯＳキャパシタ３のシリコン基板側は基準電圧０Ｖが印加されている。このため、シリコン酸化膜３２にかかる電圧は、シリコン基板側の基準電圧０Ｖとポリシリコン層３２側への印加電圧との差２Ｖから、基板濃度等によって決定される約１Ｖを引いた電圧であり、繰り返し印加される電圧によってシリコン酸化膜３２が破壊されることはなく、ＭＯＳキャパシタ３は非導通状態を維持する。

データの書き込み時には、ｎチャネルＭＯＳトランジスタ９のゲートに書き込み信号が入力し、このＭＯＳトランジスタ９がオンとなり、これによってｐチャネルＭＯＳトランジスタ７もオンとなる。このため、ＭＯＳキャパシタ３のポリシリコン層３２にはプログラム電圧印加端子６から＋８Ｖが印加され、前記ＭＯＳキャパシタ３のシリコン基板１側とポリシリコン層３２側の電位差は８Ｖとなって、シリコン酸化膜３２が絶縁破壊され、導通状態となり、データの書き込み状態となる。

読み出し手段４は、各ＭＯＳトランジスタ４２，４３が読み出し時にはオン状態となって、ＭＯＳキャパシタ３の導通、非導通の相違によるポリシリコン層３２にかかる電圧の変化により、３つのＭＯＳトランジスタ４１，４２，４３のオン抵抗に応じた電圧の変化が電位検出端子４４に現れることにより、データの読み出しを行うものである。データの読み出し時には、電源電圧Ｖ_ＤＤである３．３Ｖを前記３つのＭＯＳトランジスタ４１，４２，４３のオン抵抗の比で分割した電圧が、電位検出端子４４に現れる。また、書き込みがされた状態のデータの読み出し時には、ＭＯＳキャパシタ３が低抵抗となるためＭＯＳトランジスタ４２のソース電位が基準電圧０Ｖになり、電源電圧Ｖ_ＤＤ３．３Ｖを２つのＭＯＳトランジスタ４２，４３のオン抵抗で分割した電圧が、電位検出端子４４に現れる。

上述の実施の形態は、シリコン基板側（ウェル２）がｐ型の例であるが、本願明細書［課題を解決するための手段］の欄で説明したように、代わりにＭＯＳ構造のシリコン基板側であるウェルをｎ型とすることもでき、その場合にも、シリコン酸化膜にかかる電圧がｐ型ポリシリコン層に印加される電圧より小さくなるという、上述と同じ効果を得ることができる。

なお、本発明は上述した実施形態に限定されるものではなく、例えば、読み出し手段４の回路やポリシリコン層３２にプログラム電圧を印加する回路の構成は、上述のものに限らず、種々の変更が可能である。また、ポリシリコン層３２やシリコン基板１側に印加する電圧の大きさも上述の値に限らないことはもちろんである。更に、上述の実施の形態では、アンチヒューズ素子の基板側をｐ型ウェル２で構成し、その中の濃度の高いｐ型拡散層（ｐ＋層）２ａを介して基準電圧０Ｖを印加する例を示したが、本発明はこれらの構成に限るものではない。すなわち、シリコン基板１がｐ型である場合、ウェル２は無くてもよく、シリコン基板１に印加する基準電圧０Ｖによって基板側を基準電圧０Ｖに設定することが可能である。

本発明におけるＭＯＳキャパシタの電圧印加状態の説明図。本発明の原理を説明する酸化膜にかかる電圧はポリシリコンに印加する電圧とほぼ等しくなる場合のエネルギーバンド図。酸化膜にかかる電圧がポリシリコンに印加する電圧よりも小さくなる場合のエネルギーバンド図。本発明の好適な実施形態である半導体記憶装置の概略的な断面図。本発明の好適な実施形態である半導体記憶装置の概略的な回路図。従来におけるＭＯＳキャパシタの電圧印加状態の説明図。

符号の説明

１シリコン基板
２ウェル
３ＭＯＳキャパシタ
３１シリコン酸化膜
３２ポリシリコン層
４読み出し手段
４１，４２ｎチャネルＭＯＳトランジスタ
４３ｐチャネルＭＯＳトランジスタ
４４電位検出端子
５，８抵抗素子
６プログラム電圧印加端子
７ｐチャネルＭＯＳトランジスタ
９ｎチャネルＭＯＳトランジスタ

Claims

アンチヒューズ素子を用いた半導体記憶装置であって、アンチヒューズ素子と読み出し手段とを備え、前記アンチヒューズ素子は、シリコン基板上に順次形成した、シリコン酸化膜及びそれ自体の中で空乏化が起こらない程度の高い不純物濃度を持つｐ型ポリシリコン層からなり、データの読み出しは、前記シリコン基板に第１の電圧を印加し、前記ｐ型ポリシリコン層には前記第１の電圧よりも高い第２の電圧を印加して、前記読み出し手段によって前記ｐ型ポリシリコン層にかかる電圧変動を検出することにより行うことを特徴とする半導体記憶装置。
前記シリコン基板はｐ型シリコン基板から構成され、シリコン酸化膜が絶縁破壊状態であるデータの書き込みは、前記ｐ型シリコン基板の電圧を基準電圧の０Ｖとし、前記ｐ型ポリシリコン層には第２の電圧として電源電圧ＶＤＤよりも高い正の電圧を印加して行うことを特徴とする請求項１記載の半導体記憶装置。
前記ポリシリコン層と前記第２の電圧を印加する端子との間にｐチャネルＭＯＳトランジスタを直列に接続し、このＭＯＳトランジスタのゲートを、抵抗素子を介して前記端子に接続するとともに、シリコン酸化膜が絶縁破壊状態であるデータの書き込み時にオンとなるスイッチ素子を介して基準電圧０Ｖに接続することを特徴とする請求項２記載の半導体記憶装置。