KR101942580B1 - 반도체 기억 장치 및 반도체 기억 소자 - Google Patents

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Abstract

(과제) 소자의 면적을 증대시키지 않고, 또한 컨트롤 게이트 전압을 제어하지 않아도, 저전압으로 기록량을 대폭으로 늘리는 것이 가능하고, 또 안정적으로 충분한 기록을 실시하는 것이 가능한 불휘발성 반도체 장치를 제공하는 것.
(해결 수단) 드레인 애벌란시 핫 일렉트론에 의해 기록을 실시하는 반도체 기억 소자로서, 제 1 도전형의 반도체 기판에 형성된 제 2 도전형의 제 1 반도체층과, 상기 제 1 반도체층 상에 절연막을 개재하여 형성된 플로팅 게이트와, 상기 플로팅 게이트 하부의 상기 제 1 반도체층의 표면에 형성된 채널 영역과, 상기 채널 영역에 접촉하도록 상기 제 1 반도체층 상에 형성된 제 1 도전형의 소스 영역 및 드레인 영역을 갖는 MOS 트랜지스터로서, 상기 채널 영역이 2 종류 이상의 캐리어 농도의 분포를 갖는 반도체 기억 소자로 하였다.

Description

반도체 기억 장치 및 반도체 기억 소자{SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR MEMORY ELEMENT}
본 발명은 반도체 기억 장치, 및 반도체 기억 소자에 관한 것이다. 특히 불휘발성 반도체 장치 및 불휘발성 반도체 소자에 관한 것이다.
불휘발성 메모리는 여러 가지 용도로 이용되고 있고, 예를 들어 IC 카드 등의 데이터의 기억으로서, 혹은 아날로그 회로의 튜닝으로서 사용된다. 이와 같은 불휘발성 메모리에 필요로 되는 기억 용량은 큰 것은 아니고, 데이터 기억에서는 수킬로 내지 수백 킬로 비트, 튜닝에서는 수십 비트면 충분하다. 이와 같은 기억 용량이 작은 불휘발성 메모리를 통상적인 CM0S 프로세스에 의해 제작할 수 있으면, 제조 공정을 늘리지 않고 1 칩으로 CM0S 와 불휘발성 메모리를 혼재할 수 있기 때문에, 비용을 저렴하게 억제할 수 있다.
특허문헌 1 에서는 CM0S 프로세스에 의해 형성된 불휘발성 반도체 장치가 개시되어 있다. 이 특허에서는, 플로팅 게이트를 갖는 P 채널 M0S 트랜지스터를 불휘발성 반도체 소자로 하고 있고, 핫 일렉트론에 의해 전자를 플로팅 게이트에 주입하고 있다. 전자의 주입 방법으로는, 그 밖에 Fowler-Nordheim (FN) 터널링 주입이나 N 채널 MOS 트랜지스터의 핫 일렉트론 주입이 있는데, 이들은 모두 P 채널 불휘발성 반도체 소자와 비교하여 컨트롤 게이트 전압을 높게 할 필요가 있다. 즉, P 채널 불휘발성 반도체 소자는 낮은 컨트롤 게이트 전압으로 기록이 실시되는 점에서 우위성이 있다. 또한, 컨트롤 게이트 전압이 낮은 것은 게이트 산화막에 가해지는 전계가 작은 것을 의미하기 때문에, 게이트 산화막의 신뢰성의 점에서도 우위가 된다.
일본 공표특허공보 2005-533372호
그러나, P 채널 불휘발성 반도체 소자는 그 임계값 전압에 의해 기록시의 컨트롤 게이트 전압의 최적값이 변화하는 것이 문제가 된다.
기록시의 컨트롤 게이트 전압의 최적값이 트랜지스터의 임계값 전압에 따라 변화하는 것은, 드레인 애벌란시 핫 일렉트론 (DAHE) 에 의해 기록을 실시하고 있기 때문이고, DAHE 는 트랜지스터가 포화 상태일 때, 요컨대 채널이 핀치 오프되어 있는 상태에서 발생하고, 드레인단으로부터 핀치 오프점의 위치가 멀수록 DAHE 는 많이 발생한다. 요컨대, DAHE 가 많이 발생하는 조건은, (1) 드레인·소스 사이의 절대값에서의 전압이 높은 것, (2) 컨트롤 게이트·소스 사이의 절대값에서의 전압과, 컨트롤 게이트에서 본 절대값에서의 임계값 전압의 차가 O 보다 큰 값으로 0 에 가까운 것이 된다. 기록시의 컨트롤 게이트 전압의 최적값이 트랜지스터의 임계값 전압에 따라 변화하는 것은 (2) 에 의한 것이다.
임계값 전압에 따라 컨트롤 게이트 전압을 제어하는 것은, 컨트롤 게이트 전압을 제어하는 회로나 임계값 전압을 모니터하는 회로가 필요해져, 주변 회로의 증대를 초래하기 때문에 득책은 아니다. 또, 드레인 전압을 높게 설정하는 것은 전술한 기록시에 컨트롤 게이트 전압을 낮게 설정할 수 있다는 이점을 없애는 것이 되어, 역시 득책은 아니다.
이상에 의해 기록시에 컨트롤 게이트 전압이 최적값으로부터 벗어나면 기록량이 불충분해져, 기록 불량을 일으킬 가능성이 있는 것이 문제이다. 또, 컨트롤 게이트 전압이 기록에 최적인 값이라도, 기록에 의해 플로팅 게이트에 전자가 주입됨으로써 컨트롤 게이트에서 본 임계값 전압은 변화한다. 요컨대, 컨트롤 게이트 전압이 기록에 최적인 값으로부터 벗어나기 때문에, 충분한 기록이 실시되지 않을 가능성이 있다. 또한, 컨트롤 게이트로부터 전자를 빼내는 소거의 동작이 불충분 혹은 과잉이라도, 역시 컨트롤 게이트 전압이 기록에 최적인 값으로부터 벗어나기 때문에, 충분한 기록이 실시되지 않을 가능성이 있다.
본 발명은, 이상 서술한 점을 감안하여 이루어진 것으로, 그 목적은 P 채널 불휘발성 반도체에 있어서, 소자의 면적을 증대시키지 않고, 또한 컨트롤 게이트 전압을 제어하지 않아도, 저전압으로 기록량을 대폭으로 늘릴 수 있고, 또 안정적으로 충분한 기록을 실시할 수 있는 불휘발성 반도체 소자를 제공하는 것이다.
상기 과제를 해결하기 위해, 본 발명에서는
소스 전극, 드레인 전극, 플로팅 게이트 전극을 갖는 반도체 기억 소자를 복수 갖고, 상기 반도체 기억 소자 각각의 소스 전극, 드레인 전극, 및 상기 플로팅 게이트 전극이 각각 단락되어 있는 반도체 회로 장치로서, 상기 반도체 기억 소자의 각각이 상이한 임계값 전압을 갖는 반도체 기억 장치로 하였다.
또, 제 1 도전형의 반도체 기판에 형성된 제 2 도전형의 제 1 반도체층과, 상기 제 1 반도체층 상에 절연막을 개재하여 형성된 플로팅 게이트와, 상기 플로팅 게이트 하부의 상기 제 1 반도체층의 표면에 형성된 채널 영역과, 상기 채널 영역에 접촉하도록 상기 제 1 반도체층 상에 형성된 제 1 도전형의 소스 영역 및 드레인 영역을 갖는 M0S 트랜지스터로서, 상기 채널 영역이 2 종류 이상의 캐리어 농도의 분포를 갖는 반도체 기억 소자로 하였다.
또, 제 1 도전형의 반도체 기판에 형성된 제 2 도전형의 제 1 반도체층과, 상기 제 1 반도체층 상에 절연막을 개재하여 형성된 플로팅 게이트와, 상기 플로팅 게이트 하부의 상기 제 1 반도체층의 표면에 형성된 채널 영역과, 상기 채널 영역에 접촉하도록 상기 제 1 반도체층 상에 형성된 제 1 도전형의 소스 영역 및 드레인 영역을 갖는 M0S 트랜지스터로서, 상기 채널 영역 상에 있는 상기 플로팅 게이트가 제 1 도전형과 제 2 도전형의 양방을 갖는 반도체 기억 소자로 하였다.
또, 제 1 도전형이 P 형, 제 2 도전형이 N 형, 반도체 기억 소자가 P 채널 M0S 트랜지스터인 반도체 기억 소자로 하였다.
또, 상기 반도체 기억 장치가 상기 반도체 기억 소자를 갖는 반도체 기억 장치로 하였다.
본 발명에 의하면 소자의 면적을 증대시키지 않고, 또한 컨트롤 게이트 전압을 제어하지 않아도, 저전압으로 기록량을 대폭으로 늘릴 수 있고, 또 안정적으로 충분한 기록을 실시할 수 있는 불휘발성 반도체 소자를 제공하는 것이 가능해진다.
도 1 은, 본 발명의 실시예에 관련된 불휘발성 반도체 소자의 구성을 설명하기 위한 모식적 투과 평면도이다.
도 2 는, 도 1 에 나타낸 불휘발성 반도체 소자의 A-A' 사이에 있어서의 모식적 단면도이다.
도 3 은, 도 1 에 나타낸 불휘발성 반도체 소자의 B-B' 사이에 있어서의 모식적 단면도이다.
도 4 는, 본 발명의 실시예의 다른 형태에 관련된 불휘발성 반도체 소자의 구성을 설명하기 위한 모식적 단면도이다.
도 5 는, 본 발명의 실시예의 다른 형태에 관련된 불휘발성 반도체 소자의 구성을 설명하기 위한 모식적 단면도이다.
도 6 은, 본 발명의 실시예에 관련된 P 채널 불휘발성 반도체 소자의 핫 일렉트론 주입에 의한 기록 동작을 설명하기 위한 도면이다.
도 7 은, 본 발명의 실시예에 관련된 P 채널 불휘발성 반도체 소자의 판독 동작을 설명하기 위한 도면이다.
도 8 은, 본 발명의 실시예에 관련된 P 채널 불휘발성 반도체 소자의, 컨트롤 게이트를 사용한 소거 동작을 설명하기 위한 도면이다.
도 9 는, 본 발명의 실시예에 관련된 P 채널 불휘발성 반도체 소자의, PMOS 트랜지스터를 사용한 소거 동작을 설명하기 위한 도면이다.
이하, 본 발명에 관련된 실시형태를 도면을 사용하여 상세하게 설명한다.
본 발명의 제 1 실시예에 있어서의 불휘발성 반도체 소자의 평면 모식도를 도 1 에 나타낸다. 또, 도 1 에 있어서의 A-A' 의 단면 모식도를 도 2 에, B-B' 의 단면 모식도를 도 3 에 각각 나타낸다.
P 형 반도체 기판 (1) 상에 N 형 웰층 (2a, 2b) 이 형성되어 있다. N 형 웰 (2a, 2b) 은 P 형 반도체 기판 (1), 및 그 표면부에 형성된 소자 분리용 필드 산화막 (4c) 에 의해 전기적으로 분리되어 있다. N 형 웰 (2a) 의 표면 근방에는 PMOS 트랜지스터에 관련되는 요소가 형성되어 있고, 6a 는 P+ 확산 드레인 영역, 6b 는 P+ 확산 소스 영역, 7a 는 N+ 확산 웰 컨택트 영역, 5a 가 게이트 전극이다. 게이트 전극 (5a) 과 N 형 웰 (2a) 사이에는 게이트 산화막 (4a) 이 형성되고, 게이트 전극의 하부의 N 형 웰 (2a) 의 표면에는 캐리어 농도가 상이한 2 개의 채널 영역 (3a, 3b) 이 소스·드레인 방향으로 정렬되어 형성되어 있다. 채널 영역의 캐리어 농도가 2 종류 있음으로써, 이 PMOS 트랜지스터는 2 개의 임계값 전압을 갖고 있게 된다.
N 형 웰 (2b) 의 표면 근방에는 N+ 확산 웰 컨택트 영역 (7b) 과, 게이트 전극 (5a) 과 N 형 웰 (2b) 사이에 산화막 (4b) 이 형성되어 있다. 게이트 전극 (5a) 은, 예를 들어 다결정 실리콘에 의해 PMOS 트랜지스터의 게이트가 N 형 웰 (2b) 표면의 산화막 (4b) 의 상부까지 연속하도록 연신되어 형성된다. 게이트 전극 (5a) 은 다른 배선과는 접속되지 않고 전위적으로 플로팅이 되어 있어, 플로팅 게이트 전극을 형성하고 있다. 또, N 형 웰 (2b) 과 게이트 전극 (5a) 은 산화막 (4b) 을 개재하여 용량 결합되어 있기 때문에, 게이트 전극 (5a) 의 전위를 N 형 웰 (2b) 의 전위에 의해 제어하는 것이 가능하고, N 형 웰 (2b) 은 컨트롤 게이트로서의 역할을 한다.
게이트 전극 (5a) 이나 필드 산화막 (4c) 등의 상부에는, 예를 들어 인유리에 의해 층간 절연막 (8) 이 형성되고, 또한 P+ 확산 영역 (6) (6a, 6b), N+ 확산 영역 (7) (7a, 7b) 의 상부에는 전극을 접속시키기 위한 컨택트 영역 (9) 이, 예를 들어 텅스텐에 의해 형성되고, 또한 컨트롤 게이트 전극 (10a), PM0S 드레인 전극 (10b), PM0S 소스 전극 (10c) 이, 예를 들어 금속 배선에 의해 각각 형성되어 있다.
여기서는, 컨트롤 게이트로서 웰층을 사용하고 있지만, 도 4 에 나타내는 바와 같이 산화막 (4d) 을 개재하여 게이트 전극 (5a) 상에, 예를 들어 다결정 실리콘에 의해 형성된 제 2 게이트 전극 (5b) 을 배치하여, 컨트롤 게이트로서 사용해도 상관없다. 또, 소거가 불필요한 불휘발성 반도체라면 컨트롤 게이트가 없어도 상관없다.
또, 채널 영역의 캐리어 농도를 2 종류로 함으로써 임계값 전압을 2 종류 갖는 PMOS 트랜지스터를 형성하고 있는데, 도 5 에 나타내는 바와 같이 P+ 게이트 전극 (5c), N+ 게이트 전극 (5d) 을 소스·드레인 방향으로 정렬하여 연속적으로 형성하고, 채널 영역 상부에 P+ 게이트 전극 (5c) 과 N+ 게이트 전극 (5d) 의 접합면이 위치하도록 배치함으로써도, 일 함수의 차에 의해 임계값 전압을 2 종류 갖는 PMOS 트랜지스터를 형성할 수 있다. 또한, 이상의 양방의 수법을 사용함으로써 보다 많은 임계값 전압을 갖는 PM0S 트랜지스터를 형성할 수도 있다.
다음으로, P 채널 불휘발성 반도체 소자의 기록 동작 원리를 설명한다. 기록 동작 원리에는 드레인 애벌란시 핫 일렉트론 (DAHE) 주입과 FN 터널링 (FN) 주입이 있는데, 본 발명은 DAHE 주입에 의한 기록을 이용하는 것이기 때문에, DAHE 주입에 의한 기록만 설명한다.
먼저, 채널 영역의 캐리어 농도가 1 종류인 경우에 있어서의 DAHE 주입에서의 기록에 대해, 도 6 을 참조하여 설명한다.
도 6 에서는, 전극 (10) (10a, 10b, 10c) 을 생략하여 기재하고 있는데, 도 1, 2, 3 과 동일한 부호를 기재하고, 상세한 설명은 생략한다. 도 6 과 도 2, 3 의 차이는 채널 영역의 캐리어인 전자 혹은 홀의 유무만으로, 나머지는 동일하다. P+ 확산 드레인 영역 (6a) 에 접속되어 있는 전극 (10b) 의 전압을 0 V 로, P+ 확산 소스 영역 (6b) 및 N+ 확산 영역 (7a) 에 접속되어 있는 전극 (10c) 을 정 (正) 의 고전압으로, 그리고 N+ 확산 영역 (7b) 에 접속되어 있는 컨트롤 게이트 전극 (10a) 을 정의 중전압으로 유지함으로써, N 형 웰 (2a) 과 게이트 산화막 (4a) 의 계면, 및 N 형 웰 (2b) 과 산화막 (4b) 의 계면에 반전층이 형성된다.
이 때, 전자의 반전층과 게이트 전극 (5a) 사이의 정전 용량과, 후자의 반전층과 게이트 전극 (5a) 사이의 정전 용량의 비에 의해 정해지는 정의 중전압이 게이트 전극 (5a) 에 발생한다. 그 결과, PMOS 는 전도 상태가 되어, P+ 확산 드레인 영역 (6a) 근방은 고전계 영역이 되기 때문에, 이 전계에 의해 핫 일렉트론을 발생한다.
핫 일렉트론은 높은 에너지를 갖고 있기 때문에, 어떤 확률로 게이트 산화막 (4a) 을 터널함으로써 게이트 전극 (5a) 에 주입되어 게이트 전극 (5a) 이 부 (負) 로 대전된다. 핫 일렉트론이 발생할 때에 핫 홀 (정공) 도 발생하는데, 정공은 전자보다 터널 확률이 낮고, 또 드레인 영역 근방에서 봤을 때 게이트 전극 (5a) 이 정의 전위를 갖고 있기 때문에, 전자는 게이트 전극 (5a) 으로 끌려가지만, 정공은 드레인 영역 (6a) 으로 끌려가기 때문에, 전자의 주입이 지배적이 된다. 게이트 전극 (5a) 은 기록에 의해 부로 대전되기 때문에, 컨트롤 게이트에서 본 기록 후의 임계값 전압은 정의 방향으로 시프트된다. 즉, 인핸스먼트 (노멀리 오프) 형에서 디프레션 (노멀리 온) 형의 방향으로 시프트가 일어난다. 게이트 전극 (5a) 으로 이루어지는 플로팅 게이트는 다른 요소와 전기적으로 절연되어 있기 때문에, 이와 같은 대전 상태는 장기간 유지된다.
여기서, DAHE 가 많이 발생하는 조건은 전술한 바와 같이 (1) 드레인·소스 사이의 절대값에서의 전압이 높은 것, (2) 컨트롤 게이트·소스 사이의 절대값에서의 전압과, 컨트롤 게이트에서 본 절대값에서의 임계값 전압의 차가 0 보다 큰 값으로 0 에 가까운 것이다. 예를 들어 드레인 (6a) 을 0 V, 소스 (6b) 를 8 V, 컨트롤 게이트 (7b) 에서 본 임계값 전압이 -3 V (PM0S 이므로 인핸스먼트형) 였을 경우, 컨트롤 게이트 (7b) 의 전압을 5 V 보다 작고 5 V 에 가까운 값으로 하면 DAHE 가 가장 많이 발생하게 된다. 이러한 점에서 컨트롤 게이트 (7b) 의 전압은 소스 (6b) 의 전압과 드레인 (6a) 의 전압 사이의 중전압으로 설정된다.
다음으로, 채널 영역의 캐리어 농도가 2 종류인 경우에 있어서의 DAHE 주입에서의 기록예를 설명한다. 먼저, 컨트롤 게이트 (7b) 에서 본 PMOS 의 임계값 전압이 -3 V, -6 V 가 되도록 채널 영역 (3a, 3b) 의 캐리어 농도를 설정한다. 이 구성에 있어서, 예를 들어 드레인 (6a) 을 0 V, 소스 (6b) 를 8 V, 컨트롤 게이트 (7b) 의 전압을 4.5 V 에서 기록을 실시하면, 기록이 실시된 순간에 있어서는 채널 영역 (3a) 에서 DAHE 가 많이 발생하고, 전자가 게이트 전극 (5a) 에 주입되어 임계값 전압이 정 (디프레션형) 의 방향으로 시프트된다.
임계값 전압이 시프트되면, 채널 영역 (3a) 에서는 DAHE 의 발생량이 저하되어 기록 효율이 떨어진다. 그러나, 채널 영역 (3b) 도 채널 영역 (3a) 과 동시에 임계값 전압의 시프트가 일어나기 때문에, 3 V 정도의 시프트가 일어나면 이번에는 채널 영역 (3b) 에서 DAHE 가 많이 발생하여, 임계값 전압은 더욱 정의 방향으로 시프트된다.
요컨대, 컨트롤 게이트 (7b) 에서 본 PMOS 의 임계값 전압을 2 종류로 하면, 1 종류일 때와 비교하여 임계값 전압의 시프트량이 증가하는, 즉 기록 특성을 향상시킬 수 있다.
이 수법은 임계값 전압이 3 종류 이상인 경우에도 가능하고, 예를 들어 임계값 전압을 -3 V ∼ -6 V 까지 -1 V 마다 설정하고, 임계값 전압의 초기값이 -3 V 일 때의 임계값 전압의 시프트량이 -1 V 가 되도록 기록을 실시하였다고 해도, 이상적으로는 -4 V 의 임계값 전압 시프트가 일어난다. 전술한 바와 같이 드레인·소스 사이 전압이 높을수록 기록량은 증가하기 때문에, 임계값 전압의 종류가 많을수록 저전압으로 기록을 실시할 수 있다.
또, 임계값 전압이 복수 있는 경우에 있어서, 그 임계값 전압의 단위를 작게 설정함으로써, 컨트롤 게이트 전압이 다소 원하는 전압에서 벗어난 경우라도 어느 임계값이 기록에 적절한 값이 되어 있으면, 충분한 기록을 실시할 수 있다. 요컨대, 임계값 전압을 복수 가짐으로써 컨트롤 게이트 전압, 임계값 전압에 마진을 갖게 하는 것도 가능하다.
다음으로, P 채널 불휘발성 반도체 소자의 컨트롤 게이트가 없는 경우의 기록 동작에 대해 설명한다.
소거와 기록을 반복 실시하는 기록 동작이 불필요한 불휘발성 반도체 소자에서는 컨트롤 게이트가 없는 것도 존재한다. 예를 들어 자외선 소거형 불휘발성 반도체 소자가 거기에 해당한다. 먼저, 웨이퍼 상태에서 자외선을 조사함으로써 반도체 웨이퍼 프로세스에서 게이트 전극 (5a) 에 축적된 전자를 소거한다. 반도체 IC 를 패키지에 조립한 후, 통상적인 동작 전압보다 높은 전압을 불휘발성 반도체 소자에 부여함으로써 기록을 실시한다. 이 불휘발성 반도체 소자는 반도체 IC 를 패키지로부터 꺼내어, 자외선을 조사하지 않는 한 소거를 실시할 수 없다. 요컨대, 이 불휘발성 반도체 소자는 휴즈 소자로서의 역할을 갖는다.
컨트롤 게이트가 없는 P 채널 불휘발성 반도체 소자의 기록은, 예를 들어 임계값 전압을 -7.0 V, 드레인 (6a) 을 0 V, 소스 (6b) 를 8 V (플로팅 게이트 (5a) 는 전하를 갖지 않기 때문에 0 V) 로 하면, 전술한 바와 같이 DAHE 가 많이 발생하는 조건이 되기 때문에, 플로팅 게이트 (5a) 에 전자가 주입되어 기록이 실시된다. 단, 플로팅 게이트 (5a) 는 초기 상태에서는 0 V 에서 드레인 (6a) 과 동전위로, 플로팅 게이트 (5a) 가 전자를 끌어당길 수 없기 때문에, 전자의 기록 효율은 전술한 컨트롤 게이트가 있는 경우와 비교하여 떨어진다.
여기서, 본 발명의 수단으로서 전술한 바와 같이 임계값 전압을 복수 갖게 하고, 1 회의 기록으로 실질 복수회 기록을 실시함으로써, 기록의 효율을 향상시킬 수 있다. 요컨대, 컨트롤 게이트가 없는 P 채널 불휘발성 반도체 소자라도 본 발명의 수단은 유효하다.
다음으로, P 채널 불휘발성 반도체 소자의 판독 동작의 원리에 대해 도 7 을 사용하여 설명한다.
PMOS 트랜지스터의 전기적 전도도는 플로팅 게이트 전극 (5a) 의 전자의 양에 따라 상이하다. 판독시에는 P+ 확산 드레인 영역 (6a) 에 접속되어 있는 전극 (10b) 의 전압을 0 V 로 하고, P+ 확산 소스 영역 (6b) 및 N+ 확산 영역 (7b) 에 접속되어 있는 전극 (10c), 및 N+ 확산 영역 (7a) 에 접속되어 있는 컨트롤 게이트 전극 (10a) 에 정의 중전압을 인가한다. N 형 웰 (2a 와 2b) 은 동전위이기 때문에, 플로팅 게이트 (5a) 에 부의 전하가 없는 경우의 플로팅 게이트 (5a) 의 전위는 이상적으로는 N 형 웰 (2a 및 2b) 과 동전위이다.
플로팅 게이트 (5a) 에 부의 전하가 없는 경우에는, 컨트롤 게이트에서 본 PMOS 트랜지스터의 임계값 전압이 채널 영역 (3a, 3b) 의 어느 것도 부이기 때문에, N 형 웰 (2a) 과 게이트 산화막 (4a) 의 계면에 반전층이 형성되지 않고, 소스 (6b)·드레인 (6a) 사이가 도통되는 경우는 없다. 요컨대, PMOS 트랜지스터는 OFF 상태가 된다.
한편, 기록 동작에 의해 플로팅 게이트 (5a) 가 부로 대전되어 있는 경우에는, 컨트롤 게이트에서 본 PM0S 트랜지스터의 임계값 전압이 채널 영역 (3a, 3b) 의 적어도 일방이 정이면, N 형 웰 (2a) 과 게이트 산화막 (4a) 의 계면에 반전층이 형성된다. 이 때, N 형 웰 (2a) 의 반전층과 게이트 전극 (5a) 사이의 정전 용량과, N 형 웰 (2b) 의 반전층과 게이트 전극 (5a) 사이의 정전 용량의 비에 의해 정해지는 정의 중전압이 게이트 전극 (5a) 에 발생한다. 그 결과, 소스 (6b)·드레인 (6a) 사이가 도통되어 PMOS 트랜지스터는 ON 상태가 된다. 이와 같이, PMOS 트랜지스터의 ON/OFF 상태를 감지함으로써 데이터의 판독이 가능해진다.
이상으로부터, 임계값 전압을 복수 갖는 PM0S 불휘발성 반도체에 있어서, 플로팅 게이트 (5a) 에 전하가 없는 경우의 임계값 전압은 모두 부이어야 한다. 기록 동작의 설명에서 예시한 바와 같이, 임계값 전압을 복수 갖는 경우에는 임계값 전압의 초기값은 전부 부이고, 또한 최초로 기록 동작이 일어나는 채널 영역에서의 임계값 전압이 가장 높게 (0 에 가까운 측에) 설정되어 있기 때문에, 판독 동작에는 아무런 지장을 초래하지 않는다. 또, ON 상태의 감지는 적어도 1 개의 채널 영역에 전류 경로가 생기면 되기 때문에, 기록시에 모든 임계값 전압을 정으로 할 필요는 없다.
다음으로, P 채널 불휘발성 반도체 소자의 소거 동작에 대하여 도 8, 9 를 사용하여 설명한다. 소거 동작은 2 가지가 있는데, 모두 FN 터널링에 의한 것이다.
도 8 은, 컨트롤 게이트를 사용한 소거 동작에 대해 나타내고 있다. 드레인 전극 (10b), 및 소스 전극 (10c) 의 전압을 O V 로 하고, 컨트롤 게이트 전극 (10a) 에 고전압을 인가하면, 플로팅 게이트 (5a) 와 N+ 확산 영역 (7a) 사이에 고전계가 생겨 FN 터널 전류가 흐른다. 그 결과, 플로팅 게이트 (5a) 의 전하가 제거되어 데이터가 소거된다.
도 9 는, PMOS 트랜지스터를 사용한 소거 동작에 대해 나타내고 있고, 컨트롤 게이트 전극 (10a) 을 O V 로 하고, 드레인 전극 (10b), 및 소스 전극 (10c) 에 고전압을 인가하면, 플로팅 게이트 (5a) 와 P+ 확산 영역 (6a, 6b) 사이에 고전계가 생겨 FN 터널 전류가 흐른다. 그 결과, 플로팅 게이트 (5a) 의 전하가 제거되어 데이터가 소거된다. 컨트롤 게이트가 없는 경우에도, 이 방법에 의해 소거를 실시할 수 있다.
이상, 구체예를 들면서 본 발명의 실시예에 대해 설명하였다. 그러나, 본 발명은 이들의 구체예에 한정되는 것은 아니다. 예를 들어 본 발명은 N 채널 불휘발성 반도체 소자라도, 원리적으로는 동일한 작용 효과가 얻어진다. 또, 임계값 전압을 복수 갖게 하기 위해서, 채널 영역의 캐리어 농도나 게이트 전극의 극성을 계단상으로 형성했지만, 경사상으로 캐리어 농도나 극성을 형성해도 동일한 작용 효과가 얻어진다.
이상 상술한 바와 같이, 본 발명에 의하면 소자의 면적을 증대시키지 않고, 또한 컨트롤 게이트 전압을 제어하지 않아도, 저전압으로 기록량을 대폭으로 늘리는 것이 가능하고, 또 안정적으로 충분한 기록을 실시하는 것이 가능한 불휘발성 반도체 소자를 제공할 수 있다.
1 … P 형 반도체 기판
2 … N 형 웰
2a … 제 1 N 형 웰
2b … 제 2 N 형 웰
3 … 채널 영역
3a … 제 1 채널 영역
3b … 제 2 채널 영역
4 … 산화막
4a … 게이트 산화막
4b … 제 1 컨트롤 게이트 산화막
4c … 필드 산화막
4d … 제 2 컨트롤 게이트 산화막
5 … 게이트 전극
5a … 제 1 게이트 전극 (플로팅 게이트)
5b … 제 2 게이트 전극 (컨트롤 게이트)
5c … P+ 게이트 전극
5d … N+ 게이트 전극
6 … P+ 확산층 영역
6a … P+ 확산 드레인 영역
6b … P+ 확산 소스 영역
7 … N+ 확산층 영역
7a … 제 1 N 형 웰의 웰 컨택트 영역
7b … 제 2 N 형 웰의 웰 컨택트 영역
8 … 층간 절연막
9 … 컨택트
10 … 전극
10a … 컨트롤 게이트 전극
10b … 드레인 전극
10c … 소스 전극

Claims (9)

  1. 반도체 기판과,
    상기 반도체 기판에 형성된 N 형의 제 1 반도체층과,
    상기 제 1 반도체층 상에 제 1 절연막을 개재하여 형성된 플로팅 게이트와,
    상기 플로팅 게이트 하부의 상기 제 1 반도체층의 표면에 형성된 채널 영역과,
    상기 채널 영역에 접촉하도록 상기 제 1 반도체층 상에 형성된 P 형 소스 영역 및 드레인 영역으로 이루어지는, 드레인 애벌란시 핫 일렉트론에 의해 기록을 실시하는 MOS 트랜지스터를 갖는 반도체 기억 소자로서,
    상기 MOS 트랜지스터는, 상기 소스 영역 및 상기 드레인 영역을 연결하는 방향을 따르는, 상기 플로팅 게이트에서 보아 상이한 임계값을 갖는 2 개 이상의 부분으로 이루어지고,
    상기 드레인 애벌란시 핫 일렉트론에 의한 기록은, 상기 상이한 임계값을 갖는 2 개 이상의 부분에 있어서, 상기 임계값이 상대적으로 높은 부분에서부터 시작하고, 상기 임계값이 보다 낮은 부분으로 점차 이동하여 계속되고, 상기 임계값이 상대적으로 낮은 부분에서 종료하는 것을 특징으로 하는 반도체 기억 소자.
  2. 제 1 항에 있어서,
    상기 2 개 이상의 부분은, 상기 채널 영역이 2 종류 이상의 상이한 캐리어 농도의 분포를 가짐으로써 생성되어 있는 것을 특징으로 하는 반도체 기억 소자.
  3. 제 1 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역을 연결하는 방향을 따르는, 상기 플로팅 게이트에서 보아 상이한 임계값을 갖는 2 개 이상의 부분은, 상기 채널 영역 상에 있는 상기 플로팅 게이트가 P 형과 N 형의 양방의 도전성을 가짐으로써 생성되어 있는 것을 특징으로 하는 반도체 기억 소자.
  4. 제 1 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역을 연결하는 방향을 따르는, 상기 플로팅 게이트에서 보아 상이한 임계값을 갖는 2 개 이상의 부분은, 상기 채널 영역이 2 종류 이상의 상이한 캐리어 농도의 분포를 갖고, 또한 상기 채널 영역 상에 있는 상기 플로팅 게이트가 P 형과 N 형의 양방의 도전성을 가짐으로써 생성되어 있는 것을 특징으로 하는 반도체 기억 소자.
  5. 제 1 항에 있어서,
    상기 기판에 형성된 N 형 제 2 반도체층과,
    상기 제 2 반도체층 상에 형성된 제 2 절연막을 추가로 갖고,
    상기 플로팅 게이트는 상기 제 2 절연막 상에까지 연신되어 있고, 상기 제 2 반도체층이 상기 플로팅 게이트의 전위를 제어하는 컨트롤 게이트로서 작용하는 것을 특징으로 하는 반도체 기억 소자.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 플로팅 게이트의 상면 또는 측면에 절연막을 개재하여 컨트롤 게이트가 형성되어 있는 것을 특징으로 하는 반도체 기억 소자.
  7. 제 1 항에 기재된 반도체 기억 소자를 갖는, 반도체 기억 장치.
  8. 제 7 항에 있어서,
    상기 반도체 기억 소자가 컨트롤 게이트를 갖고, 상기 반도체 기억 소자 각각의 상기 컨트롤 게이트의 전극이 단락되어 있는 것을 특징으로 하는 반도체 기억 장치.
  9. 반도체 기판과,
    상기 반도체 기판에 형성된 N 형의 제 1 반도체층과,
    상기 제 1 반도체층 상에 제 1 절연막을 개재하여 형성된 플로팅 게이트와,
    상기 플로팅 게이트 하부의 상기 제 1 반도체층의 표면에 형성된 채널 영역과,
    상기 채널 영역에 접촉하도록 상기 제 1 반도체층 상에 형성된 P 형 소스 영역 및 드레인 영역으로 이루어지는, 드레인 애벌란시 핫 일렉트론에 의해 기록을 실시하는 MOS 트랜지스터를 갖는 반도체 기억 소자로서,
    상기 MOS 트랜지스터는, 상기 소스 영역 및 상기 드레인 영역을 연결하는 방향을 따르는, 상기 플로팅 게이트에서 보아 상이한 임계값을 갖는 2 개 이상의 부분으로 이루어지고,
    상기 소스 영역 및 상기 드레인 영역을 연결하는 방향을 따르는, 상기 플로팅 게이트에서 보아 상이한 임계값을 갖는 2 개 이상의 부분은, 상기 채널 영역이 2 종류 이상의 상이한 캐리어 농도의 분포를 갖고, 또한 상기 채널 영역 상에 있는 상기 플로팅 게이트가 P 형과 N 형의 양방의 도전성을 가짐으로써 생성되고,
    상기 플로팅 게이트의 상기 P 형과 상기 N 형의 접합면이 상기 채널 영역 상부에 위치하도록 배치되는 것을 특징으로 하는 반도체 기억 소자.
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