KR20050008459A - 불휘발성 반도체 기억장치 - Google Patents

불휘발성 반도체 기억장치 Download PDF

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KR20050008459A
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명의 불휘발성 반도체 기억장치는, 주표면을 갖는 반도체기판(1)과, 반도체기판(1)의 주표면에 형성된 소스/드레인이 되는 1쌍의 p형 불순물 확산영역(3, 3)과, 1쌍의 p형 불순물 확산영역(3, 3)에 끼워지는 반도체기판(1)의 영역 상에 터널절연층(4a)을 통해 형성된 플로팅 게이트(5)와, 반도체기판(1)의 주표면에 형성된, 플로팅 게이트(5)의 전위를 제어하기 위한 제어용 불순물 확산영역(6)을 구비하고 있다. 이에 따라, 전기적으로 데이터를 소거가능하고, 또한 저전압에서의 데이터의 기록이 용이한 불휘발성 반도체장치를 얻을 수 있다.

Description

불휘발성 반도체 기억장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 불휘발성 반도체 기억장치에 관한 것으로, 특히, 단층 게이트구조의 메모리셀을 갖는 불휘발성 반도체 기억장치에 관한 것이다.
종래의 플래시 메모리의 메모리셀은, 채널영역 상에 터널산화막을 통해 플로팅 게이트가 형성되고, 또한 절연막을 통해 플로팅 게이트 상에 컨트롤 게이트가 형성된 적층 게이트구조를 가지고 있다. 그러나 이러한 적층 게이트구조에서는 구성 및 제조공정이 복잡하게 된다.
이것에 대하여, 구성 및 제조공정을 간이하게 하기 위해, 채널영역 상의 게이트를 플로팅 게이트만으로 한 단층 게이트구조의 메모리셀이 제안되어 있다.
종래의 단층 게이트구조의 메모리셀에서는, 기판과 플로팅 게이트가 용량결합을 하고 있기 때문에, 기판에 전압을 공급하면 플로팅 게이트의 전위도 자동적으로 기판의 전위와 가까운 값으로 되어 버린다. 이 때문에, 기판과 플로팅 게이트와의 사이에 큰 전위차를 공급하는 것이 곤란했었다.
이 때문에, 전기적으로 소거를 행하는 것이 거의 불가능하고, 자외선조사에 의한 소거만 가능하기 때문에, 종래의 단층 게이트구조의 메모리셀은 OTPROM(One Time Programmable Read-Only Memory) 등의 거의 재기록을 행하지 않은 용도로 밖에 사용할 수 없었다.
또한, 단층 구조의 메모리셀에 있어서, 전기적으로 소거가능한 구성이, 예를들면 일본특허공표평 8-506693호 공보, 일본특허공개평 3-57280호 공보 등에 개시되어 있다.
이 구성에 의하면, 반도체기판의 표면에 형성된 불순물 확산영역을 플로팅 게이트에 대향시킴으로써, 이 불순물 확산영역에 의한 플로팅 게이트의 전위의 제어가 가능하게 되어 있다.
그렇지만, 상기 2개의 공보에 개시된 메모리 트랜지스터는 n채널 MOS(Metal Oxide Semiconductor) 트랜지스터로, 저전압에서의 데이터의 기록이 곤란하다는 문제점이 있었다. 이하, 그것에 대하여 설명한다.
메모리 트랜지스터가 n채널 MOS 트랜지스터인 경우, 기록동작에 있어서는 드레인에 높은 양(+)의 전압을 인가함으로써, 소스로부터 인출된 전자가 반도체기판표면의 채널 내를 드레인으로 향하여 고속으로 주행하고, 드레인 근방에서 핫일렉트론이라 부르는 높은 에너지상태가 된다. 이 핫일렉트론이, 플로팅 게이트에 주입되어, 데이터가 기록된 상태가 된다.
이 경우, 드레인에 높은 양의 전압이 인가되어 있기 때문에, 핫일렉트론은, 반도체기판과 플로팅 게이트와의 사이에 큰 전위차를 공급하지 않으면, 드레인측으로 주입되는 것만으로 플로팅 게이트에 주입되기 어려워진다. 이 때문에, 메모리 트랜지스터 동작이 n채널 MOS 트랜지스터인 경우에는, 기록동작시에 있어서 고전압을 인가하지 않으면 안되고, 저전압에서의 데이터의 기록이 곤란하다는 문제점이있었다.
도 1은 본 발명의 실시예 1에서의 반도체 기억장치의 구성을 개략적으로 나타내는 평면도이다.
도 2는 도 2a 및 2b는 IIA-IIA선에 따른 개략단면도 및 도 1의 IIB-IIB선에 따른 개략단면도이다.
도 3은 도 1의 III-III선에 따른 개략단면도이다.
도 4는 본 발명의 실시예 2에서의 반도체 기억장치의 구성을 개략적으로 나타내는 평면도이다.
도 5는 도 4의 V-V선에 따른 개략단면도이다.
도 6은 본 발명의 실시예 3에서의 반도체 기억장치의 구성을 개략적으로 나타내는 평면도이다.
도 7a 및 7b는 도 6의 VIIA-VIIA선에 따른 개략단면도 및 도 6의 VIIB-VIIB선에 따른 개략단면도이다.
도 8은 도 6의 VIII-VIII선에 따른 개략단면도이다.
도 9는 본 발명의 실시예 4에서의 반도체 기억장치의 구성을 개략적으로 나타내는 평면도이다.
도 10a 및 도 10b는 도 9의 XA-XA선에 따른 개략단면도 및 도 9의 XB-XB선에 따른 개략단면도이다.
도 11은 도 9의 XI-XI선에 따른 개략단면도이다.
도 12는 본 발명의 실시예 5에서의 반도체 기억장치의 구성을 개략적으로 나타내는 평면도이다.
도 13은 도 12의 XIII-XIII선에 따른 개략단면도이다.
도 14는 본 발명의 실시예 6에서의 반도체 기억장치의 구성을 개략적으로 나타내는 평면도이다.
도 15a 및 15b는 도 14의 XVA-XVA선에 따른 개략단면도 및 도 14의 XVB-XVB선에 따른 개략단면도이다.
도 16은 본 발명의 실시예 7에서의 반도체 기억장치의 구성을 개략적으로 나타내는 평면도이다.
도 17은 도 16의 XVII-XVII선에 따른 개략단면도이다.
도 18은 본 발명의 실시예 8에서의 반도체 기억장치의 구성을 개략적으로 나타내는 평면도이다.
도 19a 및 도 19b는 도 18의 XIXA-XIXA선에 따른 개략단면도 및 도 18의 XIXB-XIXB선에 따른 개략단면도이다.
도 20은 도 18의 XX-XX선에 따른 개략단면도이다.
도 21은 본 발명의 실시예 9에서의 반도체 기억장치의 구성을 개략적으로 나타내는 평면도이다.
도 22a 및 22b는 도 21의 XXIIA-XXIIA선에 따른 개략단면도 및 도 21의 XXIIB-XXIIB선에 따른 개략단면도이다.
도 23은 도 21의 XXIII-XXIII선에 따른 개략단면도이다.
도 24는 본 발명의 실시예 10에서의 반도체 기억장치의 구성을 개략적으로 나타내는 평면도이다.
도 25는 도 24의 XXV-XXV선에 따른 개략단면도이다.
*도면의 주요부분에 대한 부호의 설명*
1 : p형 반도체기판 2a, 2b : n형 웰영역
3 : p형 불순물 확산영역(소스/드레인) 4a : 터널절연층
4b : 절연층 5 : 플로팅 게이트
6 : p형제어용 불순물 확산영역 7 : 필드절연층
8 : p형 불순물 확산영역
10 : 플로팅 게이트 트랜지스터
11 : n형 소스/드레인용 불순물 확산영역
12 : p형 웰영역
2O : n채널 컨트롤 트랜지스터 21 : n형 웰영역
22 : p형 소스/드레인용 불순물 확산영역
30 : p채널 컨트롤 트랜지스터 31 : n형 웰영역
31 : n형 제어용 불순물 확산영역 32 : p형 웰영역
본 발명의 목적은, 전기적으로 데이터를 소거가능하고, 또한 저전압에서의 데이터의 기록이 용이한 불휘발성 반도체장치를 제공하는 것을 목적으로 한다.
본 발명의 불휘발성 반도체 기억장치는, 반도체기판과, 소스/드레인이 되는 1쌍의 p형 불순물 확산영역과, 플로팅 게이트와, 제어용 불순물 확산영역을 구비하고 있다. 반도체기판은, 주표면을 가지고 있다. 소스/드레인이 되는 1쌍의 p형 불순물 확산영역은, 반도체기판의 주표면에 형성되어 있다. 플로팅 게이트는, 1쌍의 p형 불순불 확산영역에 끼워지는 반도체기판의 영역 상에 터널절연층을 통해 형성되어 있다. 제어용 불순불 확산영역은, 반도체기판의 주표면에 형성되어 있고, 플로팅 게이트의 전위를 제어하기 위한 것이다.
이 경우, 드레인에 인가되는 전압은 음(-)측의 전압이기 때문에, 전자는 드레인측에 주입되기 어렵고, 게이트측에 주입되기 쉬워진다. 이 때문에, 반도체기판과 플로팅 게이트와의 사이에 그것만큼 큰 전압차를 공급하지 않아도, 전자를 플로팅 게이트에 주입할 수 있어, 저전압에서의 데이터의 기록이 가능하게 된다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부한 도면과 관련하여 이해되는 본 발명에 관한 다음 상세한 설명으로부터 명백해질 것이다.
[발명의 실시예]
(실시예 1)
이하, 본 발명의 실시예에 대하여 도면에 근거하여 설명한다.
본래, 메모리셀은 비트마다 선택용의 트랜지스터 가지고 있지만, 선택열의 트랜지스터는 본 실시예의 동작원리와 무관계하기 때문에, 도 1 이외에는 도시하지 않고, 그 설명도 생략한다. 또한, 선택용의 트랜지스터의 취급에 대해서는 다른 실시예에 대해서도 동일하다.
도 1~도 3을 참조하여, 본 실시예의 메모리셀은, 플로팅 게이트 트랜지스터(10)와, 플로팅 게이트(5)를 컨트롤하는 부분을 주로 가지고 있다.
도 2a를 참조하여, 플로팅 게이트 트랜지스터 형성영역에서는, p형의 반도체기판(1)의 주표면에 n형 웰영역(2a)이 형성되어 있고, n형 웰영역(2a)에 p채널 MOS 트랜지스터인 플로팅 게이트 트랜지스터(10)가 형성되어 있다. 플로팅 게이트 트랜지스터(10)는, 소스/드레인이 되는 1쌍의 p형 불순물 확산영역(3, 3)과, 터널절연층(4a)과, 플로팅 게이트(5)는, 1쌍의 p형 불순물 확산영역(3, 3)에 끼워지는 반도체기판(1)의 영역 상에 터널절연층(4a)을 통해 형성되어 있다.
도 2b를 참조하여, 플로팅 게이트(5)는, 플로팅 게이트 트랜지스터 형성영역으로부터 플로팅 게이트 컨트롤영역까지 연장되어 있다. 이 플로팅 게이트 컨트롤영역에서는, 플로팅 게이트(5)의 전위를 제어하기 위한 제어용 불순물 확산영역(6)이 형성되어 있다. 이 제어용 불순물 확산영역(6)은, 반도체기판(1)의 주표면에 형성된 p형의 불순물 확산영역에 의해 구성되어 있고, 플로팅 게이트(5)와 절연층(4b)을 통해 대향하고 있다. 이 제어용 불순물 확산영역(6)은,반도체기판(1)의 주표면에 형성된 n형 웰영역(2b) 내에 형성되어 있다.
도 3을 참조하여, 플로팅 게이트 트랜지스터 형성영역과 플로팅 게이트 컨트롤영역과의 사이의 반도체기판(1)의 주표면에는, 필드절연층(7)이 형성되어 있다. 이 필드절연층(7)의 바로 아래는, 반도체기판(1)의 p형 영역이 위치하고 있다.
다음에, 본 실시예에서의 메모리셀의 기록 및 소거의 동작에 대하여 설명한다.
이때, 본 실시예에서의 메모리셀의 「기록」상태란 플로팅 게이트(5)에 전자가 축적된 상태인 것을 말하고, 「소거」상태란 플로팅 게이트(5)로부터 전자가 추출된 상태인 것을 말한다.
도 2a 및 도 2b를 참조하여, 메모리셀에의 기록은, 플로팅 게이트 트랜지스터(10)에서의 임팩트 이온화에 의해 발생하는 핫캐리어를 플로팅 게이트(5)에 주입함으로써 행해진다. 핫캐리어의 발생은, 표 1에 나타낸 전압을 각 영역에 공급함으로써 발생한다.
*다른쪽의 p형 불순불 확산영역(3)과 n형 웰영역(2a)에는 동일한 전압을 공급한다.
*제어용 불순물 확산영역(6)과 n형 웰영역(2b)에는 동일한 전압을 공급한다.
이때, 제어용 불순물 확산영역(6)은, 플로팅 게이트(5)의 전위를 컨트롤하는 역할을 담당하고 있다. 구체적으로는, 핫캐리어의 발생은 플로팅 게이트(5)의(한쪽의 p형 불순물 확산영역(3)에서 본) 전위가 1V 정도일 때에 가장 많아지기 때문에 그와 같은 전위가 되도록 제어용 불순물 활산영역(6)에 전압이 공급되어 플로팅 게이트(5)의 전위가 컨트롤된다.
또한, 메모리셀의 소거는, 플로팅 게이트(5)에 축적된 전자를 한쪽의 p형 불순물 확산영역(3), 다른쪽의 p형 불순물 확산영역(3) 및 n형 웰영역(2a)의 각각 고전위를 공급하여 FN(Fowler-Nordheim) 터널링에 의해 추출함으로써 행해진다. 터널링을 일으키기 위해, 한쪽의 p형 불순물 확산영역(3), 다른쪽의 p형 불순물 확산영역(3) 및 n형 웰영역(2a)의 각각 표 2에 나타내는 바와 같은 양의 전위가 공급된다.
*한쪽의 p형 불순물 확산영역(3)과 다른쪽의 p형 불순물 확산영역(3)과 n형 웰영역(2a)에는 동일한 전압을 공급한다.
이때, 제어용 불순물 확산영역(6)에도 표 2에 나타내는 바와 같은 음의 전압을 공급하여, 플로팅 게이트(5)의(한쪽의 p형 불순물 확산영역(3)에서 본) 전위가 하강되고 있다. 효율적으로 소거를 행하기 위해서는, 플로팅 게이트(5)와 한쪽의 p형 불순물 확산영역(3) 다른쪽의 p형 불순물 확산영역(3) 및 n형 웰영역(2a)의 각각과의 사이의 접합용량비를 될 수 있는 한 작게 하여 전위차를 크게 하는 것이 바람직하다.
본 실시예에 의하면, 제어용 불순물 확산영역(6)에 의해 플로팅 게이트(5)의 전위를 컨트롤할 수 있기 때문에, 반도체기판(1)과 플로팅 게이트(5)와의 사이에 큰 전위차를 공급하는 것이 가능하게 된다. 이에 따라, 플로팅 게이트(5) 내의 전자를 FN 터널링으로 추출하는 것이 가능하게 되므로, 데이터의 전기적인 소거가 가능하게 된다.
또한, 플로팅 게이트 트랜지스터(10)가 p채널 MOS 트랜지스터로 이루어져 있다. 이 때문에, 기록동작시에 있어서, 드레인에 음측의 전압을 인가함으로써, 소스로부터 공급된 정공이 반도체기판(1) 표면의 채널 내를 드레인으로 향하여 고속으로 주행하고, 드레인 근방에서 원자와 충돌하여 전자-정공쌍을 생기게 한다. 그리고 이 전자-정공쌍의 전자가 플로팅 게이트(5)에 주입되어, 데이터가 기록된 상태가 된다.
이 경우, 드레인에 인가되는 전압은 음측의 전압이기 때문에, 전자는 드레인측에 주입되기 어렵고, 플로팅 게이트(5)측에 주입되기 쉬워진다. 이 때문에, 반도체기판(1)과 플로팅 게이트(5)와의 사이에 그 정도 큰 전위차를 공급하지 않아도,전자를 플로팅 게이트(5)에 주입할 수 있어, 저전압에서의 데이터의 기록이 가능하게 된다.
(실시예 2)
도 4 및 도 5를 참조하여, 본 실시예의 메모리셀의 구성은, 실시예 1의 구성과 비교하여, 소자분리용의 p형 불순물 확산영역(8)을 가지고 있는 점에서 다르다.
이 소자분리용의 p형 불순물 확산영역(8)은, 플로팅 게이트 트랜지스터영역과 플로팅 게이트 컨트롤영역과의 사이의 반도체기판(1)의 주표면에 형성된 필드절연층(7)의 바로 아래의 반도체기판(1)에 형성되어 있다. 이 소자분리용의 p형 불순물 확산영역(8)은, 반도체기판(1)보다도 높은 캐리어농도를 가지고 있다.
이때, 상기 이외의 구성에 대해서는 실시예 1의 구성과 거의 동일하므로, 동일한 구성요소에 대해서는 동일한 부호를 부착하고, 그 설명을 생략한다.
본 실시예에 의하면, 이하의 효과를 얻을 수 있다.
기록 및 소거시에는 표 1 및 표 2에 나타내는 바와 같은 전압이 n형 웰영역(2a, 2b)에 인가되지만, 이때, p형 반도체기판(1)과 n형 웰영역(2a, 2b)의 각각과의 pn 접합부에는 공핍층이 생기고 있다. 이 공핍층의 연장이 커짐에 따라, 펀치쓰루에 따른 누설전류가 증가한다.
본 실시예에 의하면, 소자분리용의 p형 불순물 확산영역(8)은 반도체기판(1)보다도 높은 캐리어농도를 가지고 있기 때문에, 이 공핍층의 연장을 억제할 수 있다. 이에 따라, n형 웰영역(2a)과 n형 웰영역(2b)과의 간격을 작게 할 수 있어, 결과로서 실시예 1보다도 메모리셀 사이즈를 작게 할 수 있다.
(실시예 3)
도 6∼도 8을 참조하여, 본 실시예의 메모리셀의 구성은, 실시예 1의 구성과 비교하여, 플로팅 게이트 컨트롤영역 내의 제어용 불순물 확산영역의 구성에서 다르다.
본 실시예에서의 제어용 불순물 확산영역은, 1쌍의 n형의 소스/드레인용 불순물 확산영역(11, 11)에 의해 구성되어 있다. 1쌍의 소스/드레인용 불순물 확산영역(11, 11)은, 플로팅 게이트(5)의 하측에 위치하는 반도체기판(1)의 영역을 끼우도록 p형의 반도체기판(1)의 주표면에 형성되어 있다. 이 1쌍의 소스/드레인용 불순물 확산영역(11, 11)과, 절연층(4b)과, 플로팅 게이트(5)에 의해, n채널 MOS 트랜지스터로 이루어지는 컨트롤 트랜지스터(20)가 구성되어 있다.
이때, 상기 이외의 구성에 대해서는 실시예 1의 구성과 거의 동일하므로, 동일한 구성요소에 대해서는 동일한 부호를 부착하고, 그 설명을 생략한다.
다음에, 본 실시예에서의 메모리셀의 기록 및 소거의 동작에 대하여 설명한다.
도 7a 및 도 7b를 참조하여, 메모리셀에의 기록은, 플로팅 게이트 트랜지스터(10)에서의 임팩트 이온화에 의해 발생하는 핫캐리어를 플로팅 게이트(5)에 주입함으로써 행해진다. 핫캐리어의 발생은, 표 3에 나타낸 전압을 각 영역에 공급함으로써 발생한다.
*다른쪽의 p형 불순물 확산영역(3)과 n형 웰영역(2a)에는 동일한 전압을 공급한다.
이때, 컨트롤 트랜지스터(20)의 1쌍의 소스/드레인용 불순물 확산영역(11, 11)은, 플로팅 게이트(5)의 전위를 컨트롤하는 역할을 담당하고 있다. 구체적으로는, 핫캐리어의 발생은 플로팅 게이트(5)의(한쪽의 p형 불순물 확산영역(3)에서 본) 전위가 -1V 정도일 때에 가장 많아지기 때문에, 그와 같은 전위가 되도록 1쌍의 소스/드레인용 불순물 확산영역(11, 11)에 전압이 공급되어 플로팅 게이트(5)의 전위가 컨트롤된다.
또한, 메모리셀의 소거는, 플로팅 게이트(5)에 축적된 전자를 한쪽의 p형 불순물 확산영역(3)(또는 다른쪽의 p형 불순물 확산영역(3))에 고전위를 공급하여 FN(Fowler-Nordheim) 터널링에 의해 추출함으로써 행해진다. FN 터널링을 일으키기 위해, 한쪽의 p형 불순물 확산영역(3)(또는 다른쪽의 p형 불순물 확산영역(3))에는 표 4에 나타내는 바와 같은 양의 전위가 공급된다.
*한쪽의 p형 불순물 확산영역(3)과 p형의 불순물 확산영역(3)에 동일한 전압을 공급한다.
*한쪽의 소스/드레인용 불순물 확산영역(11)과 다른쪽의 소스/드레인용 불순물 확산영역(11)의 전압은 반대이어도 된다.
이때, 1쌍의 p형 불순물 확산영역(3, 3)에도 표 4에 나타내는 바와 같은 음의 전압을 공급하여, 플로팅 게이트(5)의(한쪽의 p형 불순물 확산영역(3)에서 본) 전위가 하강되고 있다. 효율적으로 소거를 행하기 위해서는, 플로팅 게이트(5)와 한쪽의 소스/드레인용 불순물 확산영역(11)(또는 다른쪽의 소스/드레인용 불순물 확산영역(11))과의 사이의 접합용량비를 될 수 있는 한 작게 하여 전위차를 크게 하는 것이 바람직하다.
본 실시예에 의하면, 1쌍의 소스/드레인용 불순물 확산영역(11, 11)에 의해 플로팅 게이트(5)의 전위를 컨트롤할 수 있기 때문에, 반도체기판(1)과 플로팅 게이트(5)와의 사이에 큰 전위차를 공급하는 것이 가능하게 된다. 이에 따라, 플로팅 게이트(5) 내의 전자를 FN 터널링으로 추출하는 것이 가능해지기 때문에, 데이터의전기적인 소거가 가능하게 된다.
또한, 플로팅 게이트 트랜지스터(10)가 p채널 MOS 트랜지스터로 이루어져 있기 때문에, 실시예 1과 마찬가지로, n채널 MOS 트랜지스터를 사용하는 경우보다도 저전압으로 기록을 행하는 것이 가능하게 된다.
(실시예 4)
도 9∼도 11을 참조하여, 본 실시예의 메모리셀의 구성은, 실시예 3의 구성과 비교하여, 플로팅 게이트 컨트롤영역 내에 p형 웰영역(12)이 추가되어 있는 점에서 다르다.
p형 웰영역(12)은 반도체기판(1)의 주표면에 형성되어 있다. p형 웰영역(12) 내에, 1쌍의 소스/드레인용 불순물 확산영역(11, 11)이 형성되어 있다. p형 웰영역(12)은, 반도체기판(1)보다도 높은 캐리어농도를 가지고 있다.
이때, 상기 이외의 구성에 대해서는 실시예 3의 구성과 거의 동일하므로, 동일한 구성요소에 대해서는 동일한 부호를 부착하고, 그 설명을 생략한다.
본 실시예에 의하면, 이하의 효과를 얻을 수 있다.
기록 및 소거시에는 표 3 및 표 4에 나타내는 바와 같은 전압이 n형 웰영역(2a)과 한쪽의 소스/드레인용 불순물 확산영역(11)(또는 다른쪽의 소스/드레인용 불순물 확산영역(11))에 인가되지만, 이때, n형 웰영역(2a)과 p형 반도체기판(1)과의 pn 접합부 및 한쪽의 소스/드레인용 불순물 확산영역(11)(또는 다른쪽의 소스/드레인용 불순물 확산영역(11))과 p형 영역과의 pn 접합부에는 공핍층이 생기고 있다. 이 공핍층의 연장이 커짐에 따라, 펀치쓰루에 따른 누설전류가증가한다.
본 실시예에 의하면, p형 웰영역(12)은 반도체기판(1)보다도 높은 캐리어농도를 가지고 있기 때문에, 이 공핍층의 연장을 억제할 수 있다. 이에 따라, n형 웰영역(2a)과 한쪽의 소스/드레인용 불순물 확산영역(11)(또는 다른쪽의 소스/드레인용 불순물 확산영역(11))과의 간격을 작게 하는 것을 할 수 있어, 결과로서 실시예 3보다도 메모리셀 사이즈를 작게 하는 것을 할 수 있다.
(실시예 5)
도 12 및 도 13을 참조하여, 본 실시예의 메모리셀의 구성은, 실시예 4의 구성과 비교하여, 소자분리용의 p형 불순물 확산영역(8)을 가지고 있는 점에서 다르다.
이 소자분리용의 p형 불순물 확산영역(8)은, 플로팅 게이트 트랜지스터영역과 플로팅 게이트 컨트롤영역과의 사이의 반도체기판(1)의 주표면에 형성된 필드절연층(7)의 바로 아래의 반도체기판(1)에 형성되어 있다. 이 소자분리용의 p형 불순물 확산영역(8)은, 반도체기판(1)보다도 높은 캐리어농도를 가지고 있다.
이때, 상기 이외의 구성에 대해서는 실시예 1의 구성과 거의 동일하므로, 동일한 구성요소에 대해서는 동일한 부호를 부착하고, 그 설명을 생략한다.
본 실시예에 의하면, 이하의 효과를 얻을 수 있다.
기록 및 소거시에는 표 3 및 표 4에 나타내는 바와 같은 전압이 n형 웰영역(2a)과 한쪽의 소스/드레인용 불순물 확산영역(11)(또는 다른쪽의 소스/드레인용 불순물 확산영역(11))에 인가되지만, 이때, n형 웰영역(2a)과 p형반도체기판(1)과의 pn 접합부 및 한쪽의 소스/드레인용 불순물 확산영역(11)(또는 다른쪽의 소스/드레인용 불순물 확산영역(11))과 p형 영역과의 pn 접합부에는 공핍층이 생기고 있다. 이 공핍층의 연장이 커짐에 따라, 펀치쓰루에 따른 누설전류가 증가한다.
본 실시예에 의하면, 소자분리용의 p형 불순물 확산영역(8)은 반도체기판(1)보다도 높은 캐리어농도를 가지고 있기 때문에, 이 공핍층의 연장을 억제할 수 있다. 이에 따라, n형 웰영역(2a)과 한쪽의 소스/드레인용 불순물 확산영역(11)(또는 다른쪽의 소스/드레인용 불순물 확산영역(11))과의 간격을 작게 할 수 있어, 결과로서 실시예 4보다도 메모리셀 사이즈를 작게 할 수 있다.
(실시예 6)
도 14 및 도 15를 참조하여, 본 실시예의 메모리셀의 구성은, 실시예 1의 구성과 비교하여, 플로팅 게이트 컨트롤영역 내의 제어용 불순물 확산영역 등의 구성에서 다르다.
본 실시예에서의 제어용 불순물 확산영역은, 1쌍의 p형의 소스/드레인용 불순물 확산영역(22, 22)에 의해 구성되어 있다. 또한, p형의 반도체기판(1)의 주표면에는 n형 웰영역(21)이 형성되어 있다. 1쌍의 소스/드레인용 불순물 확산영역(22, 22)은, 플로팅 게이트(5)의 하측에 위치하는 반도체기판(1)의 영역을 사이에 끼우도록 n형 웰영역(21) 내에서 p형의 반도체기판(1)의 주표면에 형성되어 있다. 이 1쌍의 소스/드레인용 불순물 확산영역(22, 22)과, 절연층(4b)과, 플로팅 게이트(5)에 의해, p채널 MOS 트랜지스터로 이루어지는 컨트롤 트랜지스터(30)가구성되어 있다.
이때, 상기 이외의 구성에 대해서는 실시예 1의 구성과 거의 동일하기 때문에, 동일한 구성요소에 대해서는 동일한 부호를 부착하고, 그 설명을 생략한다.
다음에, 본 실시예에서의 메모리셀의 기록 및 소거의 동작에 대하여 설명한다.
도 15a 및 도 15b를 참조하여, 메모리셀에의 기록은, 플로팅 게이트 트랜지스터(10)에서의 임팩트 이온화에 의해 발생하는 핫캐리어를 플로팅 게이트(5)에 주입함으로써 행해진다. 핫캐리어의 발생은, 표 5에 나타낸 전압을 각 영역에 공급함으로써 발생한다.
*다른쪽의 p형 불순물 확산영역(3)과 n형 웰영역(2a)에는 동일한 전압을 공급한다.
*한쪽의 소스/드레인용 불순물 확산영역(22)과 다른쪽의 소스/드레인용 불순물 확산역(22)과 n형 웰영역(21)에 동일한 전압을 공급한다.
이때, 컨트롤 트랜지스터(30)의 1쌍의 소스/드레인용 불순물 확산영역(22,22)은, 플로팅 게이트(5)의 전위를 컨트롤하는 역할을 담당하고 있다. 구체적으로는, 핫캐리어의 발생은 플로팅 게이트(5)의(한쪽의 p형 불순물 확산영역(3)에서 본) 전위가 -1V 정도일 때에 가장 많아지기 때문에, 그와 같은 전위가 되도록 1쌍의 소스/드레인용 불순물 확산영역(22, 22) 및 n형 웰영역(21)에 전압이 공급되어 플로팅 게이트(5)의 전위가 컨트롤된다.
또한, 메모리셀의 소거는, 플로팅 게이트(5)에 축적된 전자를 한쪽의 소스/드레인용 불순물 확산영역(22), 다른쪽의 소스/드레인용 불순물 확산영역(22) 및 n형 웰영역(21)에 고전위를 공급하여 FN 터널링에 의해 추출함으로써 행해진다. FN 터널링을 일으키기 위해서, 한쪽의 소스/드레인용 불순물 확산영역(22)(또는 다른쪽의 소스/드레인용 불순물 확산영역(22)) 및 n형 웰영역(21)에는 표 6에 나타내는 바와 같은 양의 전위가 공급된다.
*한쪽의 p형 불순물 확산영역(3)과 제2 p형 불순물 확산영역(3)에는 동일한 전압을 공급한다.
*한쪽의 소스/드레인용 불순물 확산영역(22)과 다른쪽의 소스/드레인용 불순물 확산영역(22)과 n형 웰영역(21)에는 동일한 전압을 공급한다.
이때, 1쌍의 p형 불순물 확산영역(3, 3)에도 표 6에 나타내는 바와 같은 음의 전압을 공급하여, 플로팅 게이트(5)의(한쪽의 p형 불순물 확산영역(3)에서 본) 전위가 하강되고 있다. 효율적으로 소거를 행하기 위해서는, 플로팅 게이트(5)와 한쪽의 소스/드레인용 불순물 확산영역(22), 다른쪽의 소스/드레인용 불순물 확산영역(22) 및 n형 웰영역(21)과의 사이의 접합용량비를 될 수 있는 한 작게 하여 전위차를 크게 하는 것이 바람직하다.
본 실시예에 의하면, 1쌍의 소스/드레인용 불순물 확산영역(22, 22)에 의해 플로팅 게이트(5)의 전위를 컨트롤할 수 있으므로, 반도체기판(1)과 플로팅 게이트(5)와의 사이에 큰 전위차를 공급하는 것이 가능하게 된다. 이에 따라, 플로팅 게이트(5) 내의 전자를 FN 터널링으로 추출하는 것이 가능해지기 때문에, 데이터의 전기적인 소거가 가능하게 된다.
또한, 플로팅 게이트 트랜지스터(10)가 p채널 MOS 트랜지스터로 이루어져 있기 때문에, 실시예 1과 마찬가지로 n채널 MOS 트랜지스터를 사용하는 경우보다도 저전압으로 기록을 행하는 것이 가능하게 된다.
(실시예 7)
도 16 및 도 17을 참조하여, 본 실시예의 메모리셀의 구성은, 실시예 6의 구성과 비교하여, 소자분리용의 p형 불순물 확산영역(8)을 가지고 있는 점에서 다르다.
이 소자분리용의 p형 불순물 확산영역(8)은, 플로팅 게이트 트랜지스터영역과 플로팅 게이트영역과의 사이의 반도체기판(1)의 주표면에 형성된 필드절연층(7)의 바로 아래의 반도체기판(1)에 형성되어 있다. 이 소사분리용의 p형 불순물 확산영역(8)은, 반도체기판(1)보다도 높은 캐리어 농도를 가지고 있다.
이때, 상기 이외의 구성에 대해서는 실시예 1의 구성과 거의 동일하므로, 동일한 구성요소에 대해서는 동일한 부호를 부착하고, 그 설명을 생략한다.
본 실시예에 의하면, 이하의 효과를 얻을 수 있다.
기록 및 소거시에는 표 5 및 표 6에 나타내는 바와 같은 전압이 n형 웰영역(21)에 인가되지만, 이때, p형 반도체기판(1)과 n형 웰영역(21)과의 pn 접합부에는 공핍층이 생기고 있다. 이 공핍층의 연장이 커짐에 따라, 펀치쓰루에 따른 누설전류가 증가한다.
본 실시예에 의하면, 소자분리용의 p형 불순물 확산영역(8)은 반도체기판(1)보다도 높은 캐리어농도를 가지고 있기 때문에, 이 공핍층의 연장을 억제할 수 있다. 이에 따라, n형 웰영역(2a)과 n형 웰영역(21)과의 간격을 작게 할 수 있어, 결과로서 실시예 6보다도 메모리셀 사이즈를 작게 할 수 있다.
(실시예 8)
도 18∼도 20을 참조하여, 본 실시예의 메모리셀의 구성은, 실시예 1의 구성과 비교하여, 플로팅 게이트 컨트롤영역 내의 제어용 불순물 확산영역의 구성에서 다르다.
본 실시예에서의 제어용 불순물 확산영역은, n형의 불순물 확산영역(31)에 의해 구성되어 있다. n형의 불순물 확산영역(31)은, p형의 반도체기판(1)의 주표면에 형성되어 있고, 플로팅 게이트(5)와 절연층(4b)을 통해 대향하고 있다.
이때, 상기 이외의 구성에 대해서는 실시예 1의 구성과 거의 동일하므로, 동일한 구성요소에 대해서는 동일한 부호를 부착하고, 그 설명을 생략한다.
다음에, 본 실시예에서의 메모리셀의 기록 및 소거의 동작에 대하여 설명한다.
도 19a 및 도 19b를 참조하여, 메모리셀에의 기록은, 플로팅 게이트 트랜지스터(10)에서의 임팩트 이온화에 의해 발생하는 핫캐리어를 플로팅 게이트(5)에 주입함으로써 행해진다. 핫캐리어의 발생은, 표 7에 나타낸 전압을 각 영역에 공급함으로써 발생한다.
*다른쪽의 p형 불순물 확산영역(3)과 n형 웰영역(2a)에는 동일한 전압을 공급한다.
이때, 제어용 불순물 확산영역(n형 불순물 확산영역)(31)은, 플로팅 게이트(5)의 전위를 컨트롤하는 역할을 담당하고 있다. 구체적으로는, 핫캐리어의 발생은 플로팅 게이트(5)의(한쪽의 p형 불순물 확산영역(3)에서 본)전위가 -1V 정도일 때에 가장 많아지기 때문에, 그와 같은 전위가 되도록 제어용 불순물 확산영역(31)에 전압이 공급되어 플로팅 게이트(5)의 전위가 컨트롤된다.
또한, 메모리셀의 소거는, 플로팅 게이트(5)에 축적된 전자를 제어용 불순물 확산영역(31)에 고전위를 공급하여 FN 터널링에 의해 추출함으로써 행해진다. FN 터널링을 일으키기 위해, 제어용 불순물 확산영역(31)에 표 8에 나타내는 바와 같은 양의 전위가 공급된다.
*한쪽의 p형 불순물 확산영역(3)과 다른쪽의 p형 불순물 확산영역(3)에는 동일한 전압을 공급한다.
이때, 1쌍의 p형 불순물 확산영역(3, 3)에도 표 6에 나타내는 바와 같은 음의 전압을 공급하여, 플로팅 게이트(5)의(한쪽의 p형 불순물 확산영역(3)에서 본) 전위가 하강되고 있다. 효율적으로 소거를 행하기 위해서는, 플로팅 게이트(5)와 한쪽의 p형 불순물 확산영역(3), 다른쪽의 p형 불순물 확산영역(3) 및 n형 웰영역(2a)의 각각과의 사이의 접합용량비를 될 수 있는 한 작게 하여 전위차를 크게 하는 것이 바람직하다.
본 실시예에 의하면, 제어용 불순물 확산영역(31)에 의해 플로팅 게이트(5)의 전위를 컨트롤할 수 있기 때문에, 반도체기판(1)과 플로팅 게이트(5)와의 사이에 큰 전위차를 공급하는 것이 가능하게 된다. 이에 따라, 플로팅 게이트(5) 내의 전자를 FN 터널링으로 추출하는 것이 가능해지기 때문에, 데이터의 전기적인 소거가 가능하게 된다.
또한, 플로팅 게이트 트랜지스터(10)가 p채널 MOS 트랜지스터로 이루어져 있기 때문에, 실시예 1과 마찬가지로 n채널 MOS 트랜지스터를 사용하는 경우보다도 저전압으로 기록을 행하는 것이 가능하게 된다.
(실시예 9)
도 21∼도 23을 참조하여, 본 실시예의 메모리셀의 구성은, 실시예 8의 구성과 비교하여, 플로팅 게이트 컨트롤영역 내에 p형 웰영역(32)이 추가되어 있는 점에서 다르다.
p형 웰영역(32)은 반도체기판(1)의 주표면에 형성되어 있다. p형 웰영역(32) 내에, 제어용 불순물 확산영역(n형 불순물 확산영역)(31)이 형성되어 있다. p형 웰영역(12)은, 반도체기판(1)보다도 높은 캐리어농도를 가지고 있다.
이때, 상기 이외의 구성에 대해서는 실시예 3의 구성과 거의 동일하므로, 동일한 구성요소에 대해서는 동일한 부호를 부착하고, 그 설명을 생략한다.
본 실시예에 의하면, 이하의 효과를 얻을 수 있다.
기록 및 소거시에는 표 7 및 표 8에 나타내는 바와 같은 전압이 n형 웰영역(2a)과 제어용 불순물 확산영역(n형 불순물 확산영역)(31)에 인가되지만, 이때, n형 웰영역(2a)과 p형 반도체기판(1)과의 pn 접합부 및 제어용 불순물 확산영역(n형 불순물 확산영역)(31)과 p형 영역과의 pn 접합부에는 공핍층이 생기고 있다. 이 공핍층의 연장이 커짐에 따라, 펀치쓰루에 따른 누설전류가 증가한다.
본 실시예에 의하면, p형 웰영역(32)은 반도체기판(1)보다도 높은 캐리어농도를 가지고 있기 때문에, 이 공핍층의 연장을 억제할 수 있다. 이에 따라, n형 웰영역(2a)과 제어용 불순물 확산영역(n형 불순물 확산영역)(31)과의 간격을 작게 할 수 있어, 결과로서 실시예 8보다도 메모리셀 사이즈를 작게 할 수 있다.
(실시예 10)
도 24 및 도 25를 참조하여, 본 실시예의 메모리셀의 구성은, 실시예 9의 구성과 비교하여, 소자분리용의 p형 불순물 확산영역(8)을 가지고 있는 점에서 다르다.
이 소자분리용의 p형 불순물 확산영역(8)은, 플로팅 게이트 트랜지스터영역과 플로팅 게이트 컨트롤영역과의 사이의 반도체기판(1)의 주표면에 형성된 필드절연층(7)의 바로 아래의 반도체기판(1)에 형성되어 있다. 이 소자분리용의 p형 불순물 확산영역은, 반도체기판(1)보다도 높은 캐리어농도를 가지고 있다.
이때, 상기 이외의 구성에 대해서는 실시예 1의 구성과 거의 동일하므로, 동일한 구성요소에 대해서는 동일한 부호를 부착하고, 그 설명을 생략한다.
본 실시예에 의하면, 이하의 효과를 얻을 수 있다.
기록 및 소거시에는 표 7 및 표 8에 나타내는 바와 같은 전압이 n형 웰영역(2a)에 인가되지만, 이때, p형 반도체기판(1)과 n형 웰영역(2a)과의 pn 접합에는 공핍층이 생기고 있다. 이 공핍층의 연장이 커짐에 따라, 펀치쓰루에 따른 누설전류가 증가한다.
본 실시예에 의하면, 소자분리용의 p형 불순물 확산영역(8)은 반도체기판(1)보다도 높은 캐리어 농도를 가지고 있기 때문에, 이 공핍층의 연장을 억제할 수 있다. 이에 따라, n형 웰영역(2a)과 n형 웰영역(31)과의 간격을 작게 할 수 있어, 결과로서 실시예 9보다도 메모리셀 사이즈를 작게 할 수 있다.
본 발명의 불휘발성 반도체 기억장치에 의하면, 주표면을 갖는 반도체기판(1)과, 반도체기판의 주표면에 형성된 소스/드레인이 되는 1쌍의 p형 불순물 확산영역과, 1쌍의 p형 불순물 확산영역에 끼워지는 반도체기판의 영역 상에 터널절연층을 통해 형성된 플로팅 게이트와, 반도체기판의 주표면에 형성된, 플로팅 게이트의 전위를 제어하기 위한 제어용 불순물 확산영역을 구비하고 있다. 따라서, 전기적으로 데이터를 소거가능하고, 또한 저전압에서의 데이터의 기록이 용이한 효과를 얻을 수 있다.
본 발명을 상세히 설명하여 나타내 왔지만, 이것은 예시를 위한 것으로서, 한정될 수 없고, 발명의 정신과 범위는 첨부한 청구의 범위에 의해서만 한정되는 것이 명백하게 이해될 것이다.

Claims (3)

  1. 주표면을 갖는 반도체기판(1)과,
    상기 반도체기판(1)의 주표면에 형성된 소스/드레인이 되는 1쌍의 p형 불순물 확산영역(3)과,
    상기 1쌍의 p형 불순물 확산영역(3)에 끼워지는 상기 반도체기판(1)의 영역 상에 터널절연층(4a)을 통해 형성된 플로팅 게이트(5)와,
    상기 반도체기판(1)의 주표면에 형성된, 상기 플로팅 게이트(5)의 전위를 제어하기 위한 제어용 불순물 확산영역(6)을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 제 1 항에 있어서,
    상기 제어용 불순물 확산영역(6)은, p형의 도전형을 갖고, 상기 플로팅 게이트(5)와 절연층(4b)을 통해 대향한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  3. 제 1 항에 있어서,
    상기 제어용 불순물 확산영역(11)은, p형의 상기 플로팅 게이트(5)의 하측에 위치하는 상기 반도체기판(1)의 영역을 사이에 끼우도록 상기 반도체기판의 주표면에 형성된 1쌍의 소스/드레인용 불순물 확산영역인 것을 특징으로 하는 불휘발성 반도체 기억장치.
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