CN108257963A - 一种闪存存储单元 - Google Patents
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Abstract
本发明提供一种闪存存储单元。该闪存存储单元包括硅衬底、导体、绝缘层和源漏，导体位于硅衬底的上方，导体分为第一导体和第二导体，第一导体位于第二导体之上，绝缘层将第一导体和第二导体分隔开并包围在内，其中，硅衬底分为第一N掺杂区、第二N掺杂区、第三N掺杂区、第一P掺杂区和第二P掺杂区，第一N掺杂区将第一P掺杂区和第二P掺杂区分隔开，第二N掺杂区与第三N掺杂区作为源漏，源漏的第二N掺杂区作为源极，源漏的第三N掺杂区作为漏极，源极和漏极均为N掺杂区，第一P掺杂区、第一导体、源极和漏极分别接线引出。本发明闪存存储单元在编程的擦和写过程中，电子分别通过不同区域氧化层，减少了氧化层陷阱电荷产生的概率，提高可靠性。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种闪存存储单元技术。
背景技术
现有NOR型和NAND型闪存（Flash）的擦写是通过对控制栅(Control Gate, CG）加高电压实现的，如图1所示，为现有的闪存存储单元正面剖视图。在闪存存储单元的写过程中，控制栅101（Control Gate，CG）上加正电压，源极105和漏极106之间加正偏压形成沟道，这样，电子通过隧穿氧化层103（Tunneling Oxide）进入浮栅102（Floating Gate，FG）中，完成写过程；闪存的擦过程，则相反，首先在控制栅101上加负压，然后，电子通过隧穿氧化层103，进入硅衬底中，完成擦操作。
当电子通过隧穿氧化层时，部分电子会陷入氧化层中，形成氧化层陷阱电荷，造成擦写速度变慢，擦写不彻底等（擦完后开启电压变大，写完后开启电压变小）问题，进而出现闪存可靠性问题。
对于NOR型或者NAND型的闪存，擦和写电子过程，都通过同一区域的隧穿氧化层，因而，氧化层中更容易形成电子陷阱。
发明内容
针对上述现有技术中存在的不足，本发明的目的是，提供一种闪存存储单元，通过改变外接电压，实现对闪存存储单元的擦、写、读操作，提高闪存的稳定性和可靠性。
为了达到上述技术目的，本发明所采用的技术方案是：
一种闪存存储单元，包括硅衬底、导体、绝缘层和源漏，导体位于硅衬底的上方，导体分为第一导体和第二导体，第一导体位于第二导体之上，绝缘层将第一导体和第二导体分隔开并包围在内，其中，硅衬底分为第一N掺杂区、第二N掺杂区、第三N掺杂区、第一P掺杂区和第二P掺杂区，其中，第一N掺杂区将第一P掺杂区和第二P掺杂区分隔开，第二N掺杂区与第三N掺杂区作为源漏，源漏的第二N掺杂区作为源极，源漏的第三N掺杂区作为漏极，源极和漏极均为N掺杂区，第一P掺杂区、第一导体、源极和漏极分别接线引出；
编程时，在写过程中，第一导体加正偏压，源极接地，漏极加正偏压，使沟道中有电子流过，电子通过热载流子注入效应，穿过绝缘层进入到第二导体；
在擦过程中，第一P掺杂区加正电压，第一导体加负偏压，电子从第二导体隧穿进入第一P掺杂区，实现擦操作，在擦过程中，第二P掺杂区与第一N掺杂区形成的耗尽层阻止第一P掺杂区到第二P掺杂区导电；
在读过程中，第一导体加正电压，源极接地，漏极加正偏压，通过量测源极和漏极之间的电流来判断闪存存储单元的存储状态；当闪存存储单元处在写入后状态时，即第二导体存在过量电子，则第二P掺杂区无法形成导电沟道，源极和漏极之间无法导通；当闪存存储单元处在擦除后状态时，即第二导体过量电子被导出，则第二P掺杂区在第一导体的电压作用下形成导电沟道，源极和漏极之间导通。
优选地，所述闪存存储单元中，绝缘层为氧化物或者氮化物。
优选地，所述闪存存储单元中，导体为多晶硅。
本发明由于闪存存储单元在编程的擦和写过程中，电子分别通过不同区域氧化层的方案，所获得的有益效果是，减少了氧化层陷阱电荷产生的概率，提高可靠性。
下面结合附图和具体实施方式对本发明做进一步说明。
附图说明
图1是现有的闪存存储单元正面剖视图。
图2是本发明具体实施的闪存存储单元结构正面剖视图。
图3是本发明具体实施之一的闪存存储单元结构侧面剖视图。
图4是本发明具体实施之二的闪存存储单元结构侧面剖视图。
具体实施方式
如图2所示，为本发明具体实施的闪存存储单元的X方向正面剖视图；图3和图4是分别为本发明具体实施的闪存存储单元的Y方向侧面剖视图。图中，201、202和203的区域属于硅衬底，204和205的区域属于导体，导体分为第一导体205和第二导体204，都为多晶硅；导体位于硅衬底201、202和203的上方，其中，201与203分别为第一P掺杂区201和第二P掺杂区203，202为第一N掺杂区，并将第一P掺杂区201与第二P掺杂区203分开；206为绝缘层，绝缘层206为氧化物，或者氮化物；第二导体204，作为浮栅，被绝缘层206包围，用于存储电子；第一导体205在第二导体204的上方，中间通过绝缘层206与第一导体分隔开；如图3所示，207与208的区域为N掺杂区，分别为第二N掺杂区207和第三N掺杂区208，第二N掺杂区207为源极，第三N掺杂区208为漏极；本发明具体实施的闪存存储单元中，第一P掺杂区201、第一导体205、第二N掺杂区207、第三N掺杂区208分别接线引出。
本发明具体实施的闪存存储单元，在写过程中，第一导体205加正偏压（具体电压与203与第二导体204之间的绝缘层有关，一般为5~15V），第二N掺杂区207作为源极接地，第三N掺杂区208作为漏极加正偏压（推荐0.1~5V），使沟道中有电子流过，电子通过热载流子注入效应，穿过绝缘层206进入到第二导体204。
本发明具体实施的闪存存储单元，在擦过程中，第一P掺杂区201加正电压（具体电压与第一P掺杂区201与第二导体204之间的绝缘层有关，一般为5~15V），第一导体205加负偏压，但为防止电子从第二导体204进入硅衬底203，所加电压不易过大（0~5V），这样，电子从第二导体204隧穿进入第一P掺杂区201，实现擦操作，在擦过程中，第二P掺杂区203与第一N掺杂区202形成的耗尽层阻止第一P掺杂区201到第二P掺杂区203导电。
本发明具体实施的闪存存储单元，在读过程中，第一导体205加正电压（0.1V~5V），第二N掺杂区207作为源极接地，第三N掺杂区208作为漏极加正偏压（推荐0.1~5V），通过量测源极与漏极之间的电流来判断闪存存储单元的存储状态；当闪存存储单元处在写入后状态时，即第二导体204存在过量电子，则第二P掺杂区203无法形成导电沟道，第二N掺杂区207作为源极与第三N掺杂区208作为漏极之间无法导通；当闪存存储单元处在擦除后状态时，即第二导体204过量电子被导出，则第二P掺杂区203在第一导体205的电压作用下形成导电沟道，第二N掺杂区207作为源极与第三N掺杂区208作为漏极之间导通。
本发明并不限于上文讨论的实施方式，以上对具体实施方式的描述旨在于为了描述和说明本发明涉及的技术方案。基于本发明启示的显而易见的变换或替代也应当被认为落入本发明的保护范围；以上的具体实施方式用来揭示本发明的最佳实施方法，以使得本领域的普通技术人员能够应用本发明的多种实施方式以及多种替代方式来达到本发明的目的。
Claims (3)
1.一种闪存存储单元，包括硅衬底、导体、绝缘层和源漏，导体位于硅衬底的上方，导体分为第一导体和第二导体，第一导体位于第二导体之上，绝缘层将第一导体和第二导体分隔开并包围在内，其特征在于，硅衬底分为第一N掺杂区、第二N掺杂区、第三N掺杂区、第一P掺杂区和第二P掺杂区，第一N掺杂区将第一P掺杂区和第二P掺杂区分隔开，第二N掺杂区与第三N掺杂区作为源漏，源漏的第二N掺杂区作为源极，源漏的第三N掺杂区作为漏极，源极和漏极均为N掺杂区，第一P掺杂区、第一导体、源极和漏极分别接线引出；
编程时，在写过程中，第一导体加正偏压，源极接地，漏极加正偏压，使沟道中有电子流过，电子通过热载流子注入效应，穿过绝缘层进入到第二导体；
在擦过程中，第一P掺杂区加正电压，第一导体加负偏压，电子从第二导体隧穿进入第一P掺杂区，实现擦操作，在擦过程中，第二P掺杂区与第一N掺杂区形成的耗尽层阻止第一P掺杂区到第二P掺杂区导电；
在读过程中，第一导体加正电压，源极接地，漏极加正偏压，通过量测源极和漏极之间的电流来判断闪存存储单元的存储状态；当闪存存储单元处在写入后状态时，即第二导体存在过量电子，则第二P掺杂区无法形成导电沟道，源极和漏极之间无法导通；当闪存存储单元处在擦除后状态时，即第二导体过量电子被导出，则第二P掺杂区在第一导体的电压作用下形成导电沟道，源极和漏极之间导通。
2.如权利要求1所述的闪存存储单元，其特征在于，所述绝缘层为氧化物或者氮化物。
3.如权利要求1所述的闪存存储单元，其特征在于，所述导体为多晶硅。
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