KR950011025B1 - 반도체 기억 장치 - Google Patents

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히데아기 야마모도
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가부시기가이샤 히다찌세이사꾸쇼
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Abstract

내용 없음.

Description

반도체 기억 장치
제 1 도는 본 발명을 적용한 제 1 실시예인 EEPROM의 메모리셀을 도시한 제 2 도의 A-A 절단선에 있어서의 단면도.
제 2 도는 제 1 실시예의 메모리셀의 평면도.
제 3 도는 제 1 실시예의 메모리셀 어레이의 등가 회로도.
제 4 도 내지 제16도는 제 1 실시예의 메모리셀의 제조공정에 있어서의 단면도 및 평면도.
제17도 및 제18도는 각각 본 발명의 다른 실시예의 메모리셀의 단면도.
제19도 내지 제23도는 제18도의 실시예의 메모리셀의 제조공정에 있어서의 단면도.
제24도 내지 제27도는 각각 본 발명의 다른 실시예의 메모리셀의 단면도.
제28도는 제27도의 A-A 절단선에 있어서의 단면도.
제29도는 제27도의 실시예의 메모리셀 어레이의 등가 회로도.
제30도 내지 제35도는 제27도의 실시예의 메모리셀의 제조공정에 있어서의 평면도 또는 단면도.
제36도는 본 발명의 다른 실시예의 메모리셀의 단면도.
제27도 내지 제41도는 제36도의 실시예의 메모리셀의 제조공정에 있어서의 단면도.
제42도 내지 제44도는 각각 본 발명의 다른 실시예의 메모리셀의 단면도.
본 발명은 반도체 기억 장치에 관한 것으로, 특히 메모리셀이 플로팅게이트전극과 콘트롤게이트 전극을 갖는 MISFET로 이루어져, 전기적으로 소거 가능한 ROM(Read Only Memory) 디바이스, 즉 EEPROM(Electrically Erasable and Programmable ROM)에 적용하여 유효한 기술에 관한 것이다.
플로팅게이트 전극과 콘트롤게이트 전극을 갖는 MISFET(Metal Insulator Semiconductor Field Effect Trensistor)로 구성한 EEPROM의 메모리셀은 예를들면 1984년 International Electron Devices Meeting의 Technical Digest, pp. 468~pp.471에 기재되어 있다.
상기 메모리셀은 플로팅게이트 아래의 얇은 산화막을 통해서 플로팅게이트에 기판에서 전자를 터널주입하기 위하여, 또는 플로팅게이트에서 기판에 전자를 터널 방출하기 위하여 얇은 산화막에 10MV/cm 이상의 강전계가 인가된다.
정보의 라이트 또는 소거에 충분한 전자의 터널링을 위하여, 플로팅게이트와 콘트롤게이트와의 오버랩면적을 크게 갖을 필요가 있다. 또 메모리셀은 메모리트랜지스터와 셀렉트트랜지스터의 2소자로 구성된다. 이때문에, 상기 메모리셀은 같은 플로팅게이트와 콘트롤게이트를 갖는 EEPROM의 메모리셀에 비해 5배정도 크게 된다. 그래서 셀크기를 작게 하기 위하여, 플로팅게이트 전극과 콘트롤게이트 전극을 갖고, 플로팅게이트로의 전자의 주입(라이트)은 드레인 영역의 에지에서 발생한 열전자의 주입으로 행해지고, 플로팅게이트로부터의 전자의 방출(소거)은 소오스 영역에의 터널방출로 행해지는 1소자형의 메모리셀이 제안되어 있다(1985년 Internationnal Electron Devices Meeting의 Technical Digest, pp. 616~pp.619).
상기 메모리셀은 라이트를 드레인전류를 흘린 상태에서 드레인 영역 에지에서 열전자를 발생시켜서 행하기 때문에 드레인 접합이 브레이크다운했을 때에 많은 열캐리어가 발생하도록 할 필요가 있다.
한편 소거에 있어서, 소오스 영역에 약 10V 이상의 전압을 인가하여 플로팅게이트와 소오스 영역과의 사이에서 터널을 일으킬 필요가 있다. 이때문에 소오스 영역과 기판과의 사이의 브레이크다운 전압은 10V 이상으로하고, 소거시에 애벌랜치(avalanche) 브레이크다운을 일으키지 않도록 할 필요가 있다.
우리들의 검토에 의하면, 메모리셀인 MISFET의 소오스 영역과 드레인 영역과는 동일한 구조로 하기는 어렵고, 각각에 적합한 구조로 할 필요가 있다.
또, 상기 메모리셀의 라이트가 열전자를 이용하고 있기 때문에 라이트시의 소비전력이 크다.
우리들의 검토에 의하면, 소비전력을 작게 하고 또한 라이트 시간을 짧게 하기 위하여, 즉 작은 전류로 라이트 효율을 좋게 하기 위해서는 드레인 영역의 에지가 열전자가 발생하기 쉬운 구조를 갖고 있을 필요가 있다.
한편, EEPROM은 라이트 및 소거도 5V 단일전원을 행하는 방향에 있고, 라이트 및 소거의 고전압은 동일 칩내에 마련한 승압 회로에 의해 발생시키는 것이 일반화되어 가고 있다. 이때문에도 작은 전류로서 라이트 효율을 좋게 할 필요가 있다.
본 발명의 목적은 라이트 효율이 좋고, 소거가 확실히 행하여지는 메모리셀을 갖는 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은 소오스 영역과 기판과의 사이의 브레이크다운 전압을 높게 하는 것에 의해서, 소거 특성을 향상시킨 메모리셀을 갖는 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은 고속동작이 가능한 메모리셀을 갖는 반도체 기억 장치를 제공하는 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
즉, 제 1 도전형의 반도체 기판, 콘트롤게이트전극, 플로팅게이트전극, 2개의 게이트전극사이에 형성된 제 2 게이트 절연막, 반도체 기판과 플로팅게이트전극사이에 형성된 제 1 게이트 절연막, 반도체 기판내에 형성된 제 2 도전형의 소오스 영역 및 드레인 영역, 반도체 기판내의 소오스 영역과 드레인 영역 사이에 형성되는 채널영역을 가지며, 플로킹게이트전극에 열캐리어를 주입하는 것에 의해서 정보를 기억하고, 플로팅게이트 전극에서 소오스 영역으로 주입된 캐리어를 갖는 제 1 게이트 절연막을 통과한 터널링에 의해 방출하는 것에 의해서 정보를 소거하는 메모리셀을 갖는 반도체 기억 장치에 있어서, 드레인 영역의 적어도 채널영역측의 부분의 불순물농도가 소오스 영역의 적어도 채널영역측의 부분의 불순물농도보다 높게하는 것이다.
상기한 수단에 의하면 드레인 영역에지에서의 전계가 강하게 되므로 열전자의 발생이 증가하고, 이에 의해 라이트 효율을 좋게 할 수가 있다. 또 소오스 영역과 반도체 기판 사이의 애벌랜치 브레이크다운 전압을 높일 수 있기 때문에, 터널에 의한 소거효율을 향상할 수가 있다.
본 발명의 상기 및 그 이외의 목적과 새로운 특징은, 본 명세서의 기술 및 첨부 도면에 의해서 명확하게 될 것이다.
이하, 본 발명의 실시예를 도면에 따라서 설명한다.
제 1 도 내지 제 3 도는 본 발명을 적용한 제 1 실시예인 EEPROM을 나타낸 도면으로, 제 1 도는 제 2 도에 나타낸 메모리셀 어레이의 A-A 절단선에 있어서의 단면도, 제 2 도는 메모리셀 어레이의 일부의 평면도, 제 3 도는 메모리셀 어레이의 등가회로도이다. 또한 제 2 도에 있어서, 메모리셀의 구성을 보기쉽게 하기위해서 필드절연막 이외의 절연막을 도시하지 않고, 또 도체층의 일부를 생략하고, 또 반도체 영역(9)과 절연막(12) 및 반도체 영역(11)의 일부를 생략하고 있다.
제 3 도에 의해서 이 EEPROM의 개략을 설명한다.
메모리셀 Qm은 플로팅게이트 전극과 콘트롤게이트 전극을 갖는 MISFET로 이루어진다. MISFET Qm의 콘트롤게이트 전극은 워드선 WL에 접속된다. MISFET Qm의 드레인 영역은 데이타선 DL에 접속되고, MISFET Qm의 소오스 영역은 접지전위선 GL에 접속된다. 데이타선 DL과 접지선 GL은 서로 평행하게 되고, 워드선 WL과 교차하는 방향에 형성된다. 즉 메모리셀 어레이는 메모리셀 Qm, 워드선 WL, 데이타선 DL 및 접지선 GL로 이루어진다.
워드선 WL의 한쪽끝은 워드선 선택회로인 X디코더 X-DEC에 접속된다. 데이타선 DL의 한쪽끝은 데이타선 DL의 구동회로 DR에 접속되고, 그 다른끝은 컬럼스위치 회로를 구성하는 n채널 MISFET Qc를 통해서 입출력 회로 DOB 및 DIB에 접속된다. MISFET Qc의 게이트 전극에는 데이타선 선택회로인 Y디코더 Y-DEC의 출력이 공급된다. 접지선 GL에는 p채널 MISFET QS1및 MISFET QS2로 이루어지는 CMOS 인버터회로 IV의 출력이 공급된다. 인버터회로 IV의 입력단자. 즉 MISFET QS1과 QS2의 게이트 전극에는 소거 신호
Figure kpo00001
가 공급된다. 센스앰프 회로를 포함하는 출력회로, DOB는 리드동작에 있어서 선택된 데이타선 DL에 주어진 신호를 증폭하고, 입출력용 외부단자 I/O에 출력한다. 입력회로 DIB는 라이트 동작에 있어서, 외부단자에 공급된 신호를 데이타선 DL에 공급한다. 메모리셀 어레이 이외의 회로, 즉 주변회로는 인버터회로 IV와 같이 CMOS 회로로 이루어져 스테이틱동작을 한다.
이 EEPROM의 라이트, 리드, 소거는 아래와 같이 된다.
인버터회로 IV에는 신호
Figure kpo00002
의 고레벨에 의해서 ON한 MISFET QS2를 통해서 정보의 라이트시와 리드동작에 있어서 접지선 GL에 회로의 접지전위 Vss, 예를들면 0V를 인식하고, 신호
Figure kpo00003
의 저레벨에 의해 ON한 MISFET QS1을 통해서 정보의 소거시에 소거전위 VPP, 예를들면 14V를 인가한다. 정보의 소거시 모드워드선 WL과 모든 데이타선 DL은 신호
Figure kpo00004
를 받은 회로 X-DEC와 Y-DEC에 의해서 저레벨로 된다. 즉 이 실시예에서는 모든 메모리셀 Qm의 내용이 한번에 소거 된다. 라이트 동작에 있어서, 선택된 한개의 데이타선 DL은 라이트 회로 DIB에서 전원전위 Vcc(예를 들면 5V)가 공급된다. 이에 앞서 모든 데이타선 DL은 구동회로 DR에 의해서 미리 회로의 접지전위 Vss(예를 들면 0V)에 프리챠지 된다. 리드동작에 있어서, 모든 데이타선 DL은 구동회로 DR에 의해서 미리 전원전위 Vcc에 프리챠지 된다. 그후 선택된 한개의 메모리셀 Qm의 기억에 따른 전위가 데이타선 DL에 나타난다.
라이트 동작에 있어서 선택된 한개의 워드선 WL에 디코더 X-DEC에서 전원전압 Vcc 이상의 고전압 Vpp(예를들면 14V)가 공급된다. 리드동작에 있어서 선택된 한개의 워드선 WL에 디코더 X-DEC에서 전원전압 Vcc(또는 그 이하)의 고레벨 신호가 인가된다. 메모리셀 Qm의 MISFET의 임계값이 워드선 WL의 선택 레벨보다 낮은 경우, MISFET Qm의 ON에 의해서 데이타선 DL의 전위가 전위 Vcc에서 저하한다. MISFET Qm의 임계값이 워드선 WL의 선택 레벨보다 높은 경우, MISFET Qm의 OFF에 의해서 데이타선 DL은 프리챠지 레벨을 유지한다.
또한, 라이트 동작, 즉 열캐리어의 주입은 워드선 WL에서 전위 Vpp 또한 데이타선 DL에 전위 Vcc가 인가된 하나의 메모리셀에서만 행하여진다. 다른 메모리셀에 있어서, 열캐리어는 주입되지 않는다.
또, 고전위 Vpp는 외부 단자로부터 라이트 동작시에 공급되어도 좋고, 또 내장된 승압회로에 의해서 전원전압 Vcc로부터 발생되어도 좋다.
제 1 도 및 제 2 도에 도시하는 바와 같이 메모리셀인 MISFET Qm은 제 1 게이트 절연막(4), 플로팅게이트 전극(5), 제 2 게이트 절연막(6), 콘트롤게이트 전극(7), n+형 반도체 영역(9), n+형 반도체 영역(10)(영역(9)와 (10)은 제 1 영역), n형 반도체 영역(11)(제 2 영역)으로 구성되어 있다. 제 1 게이트 절연막(4)는 반도체 기판(1)의 표면의 열산화에 의한 산화 실리콘막으로 이루어지고, 100Å정도의 막두께를 가지고 있다. 플로팅게이트 전극(5)는 다결정 실리콘막으로 이루어지고, 제 1 게이트 절연막(4)위에 마련되어 있다. 제 2 게이트 절연막(6)은 플로팅게이트 전극(5)인 다결정실리콘막의 표면의 열산화에 의한 산화실리콘막으로 이루어져 250~350Å 정도의 막두께를 가지고 있다. 콘트롤게이트 전극(7)은 예를들면 제 2 층째의 다결정실리콘막으로 이루어지고, 제 2 게이트 절연막(6)의 표면에 형성되어 있다. 여러개의 MISFET Qm의 콘트롤게이트 전극(7)이 일체로 형성되어 워드선 WL을 구성하고, 필드 절연막(2)상을 연장하고 있다.
드레인 영역 n+형 반도체 영역(9)(제 4 영역)과 n+형 반도체 영역(10)(제 3 영역)으로 이루어진다. 동일의 데이타선 DL에 동일의 접속구멍(14)를 통해서 접속되어 있는 2개의 메모리셀의 드레인 영역이 일체로 형성된다. 드레인 영역의 채널 영역측의 에지를 0.1㎛ 정도의 얕은 접합 깊이를 갖는 n+형 반도체 영역(9)에 의해서 구성하고 있다. 이때문에 드레인 영역의 플로팅게이트 전극(5)과 하부로의 오버랩이 작게 되어 있다. 또 반도체 영역(9)를 저불순물 농도의 반도체 영역으로 했을 경우와 비교해서 라이트시에 있어서의 드레인 영역의 채널 영역측의 에지의 전계를 강하게 할 수가 있다. n+형 반도체 영역(9)의 채널길이 방향에 있어서의 길이는 산화 실리콘막으로 이루어지는 사이드월 스페이서(절연막)(12)에 의해서 규정되어 있다. 드레인 영역의 채널 영역에서 떨어진 부분은 0.25㎛ 정도의 깊은 접합을 갖는 n+형 반도체 영역(10)으로 이루어져 있다.
소오스 영역은 n+형 반도체 영역(9)와 n+형 반도체 영역(10) 및 n-형 반도체 영역(11)로 이루어져 있다. 이들 소오스 영역을 구성하고 있는 n+형 반도체 영역(9),(10) 및 n-형 반도체 영역(11)은 접지전위선 GL을 구성한다. 접지전위선 GL은 인접하는 2개의 접속 구멍(14)를 통해서 동일한 데이타선 DL에 접속되어 있는 2개의 메모리셀 사이를 워드선 WL이 연장하고 있는 방향으로 연장한다. 소오스 영역의 채널 영역측의 에지를 접합이 얕은 n+형 반도체 영역(9)로 구성하고, 플로팅게이트 전극(5)의 하부로의 오버랩을 작게 하고 있다. n+형 반도체 영역(9)의 채널 길이 방향에 있어서의 길이는 사이드월 스페이서(12)에 의해서 규정되어 있다. 채널 영역에서 떨어진 부분의 표면부는 깊은 접합을 갖는 n+형 반도체 영역(10)으로 이루어져 있다. n+형 반도체 영역(9) 및 n+형 반도체 영역(10)과 반도체 기판(1), 특히 MISFET Qm의 채널 영역과의 사이에 n-형 반도체 영역(11)을 마련하고 있다. 이때문에 소오스 영역과 반도체 기판(1) 사이의 접합의 브레이크다운 전압이 높아진다.
필드 절연막(2) 및 플로팅게이트 전극(5)에서 노출하고 있는 반도체 기판(1)의 표면 및 플로팅게이트 전극(5) 및 콘트롤게이트 전극(7)의 노출하고 있는 표면을 산화 실리콘막(8)이 덮고 있다. 플로팅게이트 전극(5) 및 콘트롤게이트 전극(7)의 측면의 산화 실리콘막(8) 상에 산화 실리콘막으로 이루어진 사이드월 스페이서(12)을 마련하고 있다.
(13)은 예를들면 인 실리케이트 글라스(PSG)막으로 이루어진 절연막이고, 반도체 기판(1)상을 덮고 있다. 드레인 영역의 일부인 n+형 반도체 영역(10)위의 부분의 절연막(13)을 선택적으로 제거하고 접속구멍(14)를 형성하고 있다. 접속구멍(14)를 통해서 알루미늄막으로 이루어진 데이타선 DL이 드레인 영역의 일부인 n+형 반도체 영역(10)에 접속하고 있다. 이 n+형 반도체 영역(10)의 데이타선 DL이 접속하고 있는 부분의 접합깊이는 그외의 부분보다 깊게 되어 있다. 또한 도시되어 있지 않지만, 데이타선 DL을, 예를들면 CVD에 의한 PSG막과 그위에 형성되는 질화 실리콘막으로 구성한 보호막이 덮고 있다. 메모리셀로의 정보의 라이트는 상술한 전위를 각 영역에 인가하는 것에 의해, 드레인 영역의 일부인 n+형 반도체 영역(9)의 에지에서 열캐리어를 발생시켜, 이중 열전자를 플로팅게이트 전극(5)에 주입하는 것에 의해서 이루어진다. 정보의소거는 상술한 바와 같이 하고 플로팅게이트 전극(5)에 유지되어 있는 전자를 터널에 의해서 제1 게이트 절연막(4)를 통해서 소오스 영역인 n+형 반도체 영역(9)로 방출하는 것에 의해서 이루어진다.
또한 소거 동작일 때, 소거후의 기억소자의 임계값 전압이 정의값(엔한스먼트형)으로 작은 값, 예를들면 1V 정도로 거의 일정하게 되도록 하는 것이 바람직하다. 소거후의 MISFET Qm이 엔한스먼트형인 경우, 메모리셀을 MISFET Qm으로 이루어지는 소자형으로 할 수 있다. 이때문에 이 실시예에서는 소거동작에 있어서, 구동회로 DR에서 모드 데이타선 DL에 약 0.5V∼1.5V의 낮은 전위가 인가된다. 이 전위는 접지 전위선 GL의 소거전위 Vpp와의 커플링에 의한 플로팅게이트 전위의 상승, 기판 효과 및 MISFET Qm의 소거후의 임계값 전압을 고려해서 결정된다.
본 실시예에 의하면, 제 1 도전형의 반도체 기판, 콘트롤게이트 전극, 플로팅게이트 전극, 2개의 게이트전극사이에 형성된 제2 게이트 절연막, 반도체 기판과 플로팅게이트 전극사이에 형성된 제 1 게이트 절연막, 반도체 기판내에 형성된 제 2 도전형의 소오스 영역 및 드레인 영역, 반도체 기판내의 소오스 영역과 드레인 영역 사이에 형성되는 채녈 영역을 가지며, 플로팅게이트 전극에 열캐리어를 주입하는 것에 의해서 정보를 기억하고, 플로팅게이트 전극에서 소오스 영역으로 주입된 캐리어를 제 1 게이트 절연막을 통과한 터널링에 의해 방출하는 것에 의해서 정보를 소거하는 메모리셀을 갖는 반도체 기억 장치로 된다.
따라서, 소오스 영역을 구성하는 n+형 반도체 영역(9) 및 (10)과 반도체 기판(1) 사이에 n-형 반도체 영역(11)을 마련한 것에 의해 그들사이의 브레이크다운 전압이 높게 되므로, 정보의 소거시에 소오스 영역에 인가하는 소거전압을 높일 수가 있다. 이것에 의해 그들사이의 브레이크다운 전압이 높게 되므로, 정보의 소거시에 소오스 영역에 인가하는 소거전압을 높일 수가 있다. 이것에 의해 정보의 소거시간 또는 소거의 신뢰성 등의 특성을 향상할 수가 있다.
소오스 영역의 에지를 접합이 얕은 n+형 반도체 영역(9)로 구성한 것에 의해 플로팅게이트 전극(5)의 하부로의 오버랩이 작아지므로, 소오스 영역과 플로팅게이트 전극(5) 사이의 용량을 저감할 수가 있다. 이것에 의해, 정보의 소거시에 소오스 영역을 구성하는 n+형 반도체 영역(9)에 인가한 전압에 의해서 제1 게이트 절연막(4)에 인가되는 전압을 높일 수가 있으므로, 정보의 소거특성을 향상할 수가 있다.
드레인 영역의 채널 영역측의 에지를 접합이 얕은 n+형 반도체 영역(9)에 의해서 구성한 것에 의해, 드레인 영역과 플로팅게이트 전극(5)와의 오버랩량이 작아지고, 따라서 드레인 영역과 플로팅게이트 전극(5) 사이의 용량이 저감되므로, 정보의 리드속도를 향상할 수가 있다.
드레인 영역의 에지의 얕은 접합을 갖는 반도체 영역(9)를 n+형으로 한 것에 의해, n-형으로 한 경우와 비교해서 라이트시에 있어서의 드레인 영역 에지의 전계를 강하게 할 수 있다. 이것에 의해, 열캐리어를 효율좋게 발생할 수 있으므로, 라이트 전압을 저감할 수 있다.
드레인 영역의 에지를 얕은 접합을 갖는 n+형 반도체 영역(9)로 구성하는 것에 의해, 플로팅게이트 전극(5)의 하부로의 n+형 반도체 영역(9)의 오버랩이 작아지기 때문에, 드레인 영역과 플로팅게이트 전극(5)와의 오버랩량이 작게 되어 단채널 효과를 방지할 수가 있다.
제 1 실시예의 메모리셀의 제조 방법을 설명한다.
제 7 도를 제외한 제4도 내지 제16도는 제 1 도와 동일부분의 제조공정에 있어서의 단면도, 제7도는 제2도와 동일부분의 제조고정에 있어서의 평면도이다.
제4도에 도시하는 바와 같이, p-형 반도체 기판(1)의 주표면의 열산화에 의한 산화 실리콘막(18)을 형성하고 그위에 CVD에 의한 질화 실리콘막(19)를 선택적으로 형성한다. 질화 산화콘막(19)를 마스크로서 사용하여 반도체 기판(1)의 소정의 표면을 열산화하는 것에 의해서 필드 절연막(2)를 형성한다. p형 채널 스톱퍼(3)은 필드 절연막(2)를 형성하기 이전에 질화 실리콘막(19)를 마스크로 한 이온주입에 의해서, p형 불순물 예를들면 붕소를 도입하는 것에 의해서 형성한다. 필드 절연막(2)를 형성한 후에, 질화 실리콘막(19) 및 산화 실리콘막(18)은 제거한다.
다음에 제5도에 도시하는 바와같이 필드 절연막(2)에서 노출하고 있는 반도체 기판(1)의 표면을 열산화하여 산화 실리콘막으로 이루어지는 상술의 막두께의 제1게이트 절연막(4)를 형성한다.
다음에 제6도에 도시하는 바와같이 플로팅게이트 전극(5)를 형성하기 위해 반도체 기판(1)상의 전면에 예를들면 CVD에 의해서 다결정 실리콘막(5)를 형성한다. 다결정 실리콘막(5)에는 그 저항을 작게 하기 위하여 열확산, 이온주입등에 의해서 n형 불순물 예를들면 인(P)을 도입한다.
다음에 제7도에 도시하는 바와같이, 다결정 실리콘막(5)를 레지스트막(도시하지 않음)을 마스크로서 사용한 에칭에 의하여 플로팅게이트 전극(5)가 소정의 간격으로 데이타선 DL이 연장하는 방향으로 연장하도록 패터닝한다. 즉, 이 에칭 공정에서는 동일의 데이타선 DL에 접속되는 여러개의 메모리셀의 플로팅게이트 전극(5)를 일체로 한 패턴에 다결정 실리콘막(5)을 패터닝한다. 주변회로 영역에 형성된 다결정 실리콘막(5)는 제거한다. 다결정 실리콘막(5)를 패터닝한 후에 레지스트막으로 이루어지는 마스크는 제거한다.
다음에 제8도에 도시하는 바와같이 다결정 실리콘막(5)의 표면을 산화하여, 산화 실리콘막으로 이루어지는 제 2 게이트 절연막(6)을 형성한다. 그 막두께는 250∼350Å 정도로 한다. 이 산화 공정으로 주변회로를 구성하는 MISFET의 게이트 절연막을 형성한다. 다음에 콘트롤게이트 전극(7) 및 워드선 WL을 형성하기 위하여 예를들면 CVD에 의해 반도체 기판(1)상의 전면에 다결정실리콘막(7)을 형성한다. 다결정실리콘막(7)에는 그 저항을 작게하기 위하여 열확산, 이온주입등에 의해서 n형 불순물, 예를들면 인을 도입한다.
다음에 제9도에 도시하는 바와 같이 레지스트막(도시하지 않음)으로 이루어진 마스크를 이용한 에칭에 의해서 다결정 실리콘막(7)을 에칭하고 콘트롤게이트 전극(7) 및 워드선 WL을 형성한다. 이 에칭 공정으로 주변회로의 MISFET의 게이트 전극도 형성한다. 상기 에칭에 이어서 플로팅게이트 전극(7)에서 노출하고 있는 제 2 게이트 절연막(6)을 에칭한다. 또, 다결정 실리콘막(5)를 에칭해서 플로팅게이트 전극(5)를 형성한다. 이 일련의 에칭후에 레지스트막으로 이루어진 마스크를 제거한다. 또한, 콘트롤게이트 전극(7), 워드선 WL 및 주변회로의 MISFET의 게이트 전극은 Mo, W, Ta, Ti 등의 고융점 금속막 또는 그 실리사이드막 또는 다결정 실리콘막 위에 상기 고융점 금속막 또는 그 실리사이드막 또는 다결정 실리콘막 위에 상기 고융점 금속막 또는 실리사이드막을 적층한 2층막으로 해도 좋다.
다음에 제10도에 도시한 바와같이, 플로팅게이트 전극(5) 및 콘트롤게이트 전극(7)(워드선 WL)의 노출하고 있는 표면을 열산화해서 산화 실리콘막(8)을 형성한다. 이 산화에 의해 플로팅게이트 전극(5), 콘트롤 게이트 전극(7)에서 노출하고 있는 반도체 기판(1)의 표면이 산화되어 산화 실리콘막(8)이 형성된다.
다음에 제11도에 도시한 바와같이, 반도체 기판(1)상에 n-형 반도체 영역(11) 형성용의 레지스트막으로 이루어지는 마스크(20)을 형성한다. 마스크(20)은 주변회로 영역도 덮고 있다. 다음에 이온주입에 의해 반도체 기판(1)의 노출하고 있는 표면부에 n형 불순물 예를들면 인을 1×1013∼1×1014atoms/㎠ 정도의 도우즈량으로 도입하고 n-형 반도체 영역(11)을 형성한다. 이온 주입후에 마스크(20)을 제거한다. 그후 n-형 반도체 영역(11)을 후에 형성되는 n+형 반도체 영역(10)보다 깊은 접합을 가지도록 하기 위해서 어닐에 의해 연장하여 확산해도 좋다.
다음에 제12도에 도시한 바와같이 플로팅게이트 전극(5) 및 콘트롤게이트 전극(7)을 마스크로 해서, 이온주입에 의해 반도체 기판(1)의 표면에 n형 불순물 예를 들면 비소를 1×1015atoms/㎠ 정도의 도우즈량으로 도입하고, n+형 반도체 영역(9)를 형성한다.
그리고, 이 이온 주입할 때에 주변회로 영역을 레지스트막으로 이루어지는 마스크로 덮고, 메모리셀 영역에만 이온주입 하도록 하고, 그리고 또 메모리셀 영역을 레지스트막으로 이루어지는 마스크로 덮어 주변회로 영역에 n형 불순물, 예를들면 인을 1×1013atoms/㎠ 정도의 도우즈량으로 이온주입하는 것에 의해 주변회로를 구성하는 n채널 MISFET의 소오스, 드레인 영역을 LDD(Lightlly Doped Drain) 구조로 할 수도 있다. 이 경우 주변회로 영역에 마련된 레지스트막으로 이루어진 마스크는 이온주입 후에 제거한다.
다음에 제13도에 도시한 바와같이 반응성 이온 에칭(RIE)에 의해 산화 실리콘막(12)를 반도체 기판(1)의 표면의 노출할 때까지 에칭해서 사이드월 스페이서(12)를 형성한다. 주변회로를 구성하기 위한 MISFET의 게이트 전극의 측부에도 사이드월 스페이서(12)가 형성된다. 상기 에칭에 의해 노출한 반도체 기판(1)의 표면을 재차 산화해서 산화 실리콘막(8)을 형성한다.
다음에 제15도에 도시한 바와같이, 플로팅게이트 전극(5), 콘트롤게이트 전극(7) 및 사이드월 스페이서(12)를 마스크로 해서 이온주입에 의해 n형 불순물, 예를들면 비소를 1×1016atoms/㎠ 정도의 도우즈량으로 도입하여 n+형 반도체 영역(10)을 형성한다. 이 이온주입 공정으로 주변회로의 n채널 MISFET의 소어스, 드레인 영역의 고농도층도 형성한다. 또한 주변회로의 p채널 MISFET가 구성되는 영역은 레지스트막으로 이루어진 마스크에 의해서 덮고 상기 n형 불순물이 도입되지 않도록 한다. 이 레지스트막으로 이루어진 마스크는 이온주입후에 제거 한다. n채널 MISFET를 형성한 후에 도시되어 있지 않지만, 주변회로의 n채널 MISFET 영역 및 메모리셀 Qm 영역을 레지스트막으로 이루어지는 마스크에 의해서 덮고, 이온 주입에 의해 주변회로의 p채널 MISFET 영역에 p형 불순물, 예를들면 붕소를 도입하고 p채널 MISFET의 소오스, 드레인 영역을 형성한다. n채널 MISFET 및 메모리셀 Qm 영역을 덮고 있던 레지스트막으로 이루어진 마스크는 p형 불순물을 도입한 후에 제거 한다.
다음에 제16도에 도시한 바와같이 반도체 기판(1)상의 전면에 예를들면 CVD에 의해서 PSG막으로 이루어지는 절연막(13)을 형성한다. 그후 제1도 및 제2도에 나타낸 접속구멍(14), 알루미늄막(15)로 이루어지는 데이타선 DL, 도시하고 있지 않은 최종보호막을 형성한다.
이상 설명한 바와 같이, 본 실시예의 제조방법에 의하면 주변회로를 구성하는 n채널 MISFET와 대략 동일한 공정으로 메모리셀을 형성할 수 있다.
소오스측에만 형성되는 n-형 영역(11)은 제17도에 나타내는 바와같이 형성해도 좋다. 즉, n-형 반도체 영역(11)을 얕게 형성하고, n+형 반도체 영역(9)만이 n-형 반도체 영역(11)로 덮혀지도록(포함되도록)하고, n+형 반도체 영역(10)의 하부는 n-형 반도체 영역(11)이 형성되지 않도록 한다. n-형 반도체 영역(11)의 깊이가 얕기 때문에 채널 영역으로의 확산도 작게 되어 있다. 따라서 메모리셀인 MISFET Qm의 임계값의 변동이 저감되어서 전기적 특성이 향상된다. 또 단채널 효과가 저감되기 때문에 메모리셀의 특성이 향상한다.
n-형 반도체 영역(11)은 상기 실시예의 제11도의 공정으로 n-형 반도체 영역(11)을 상기와 같이 n+형 반도체 영역(9)만을 덮도록 얕게 형성하면 좋다. 따라서 본 실시예의 메모리셀 Qm도 주변회로의 n채널 MISFET와 대략 동일 공정으로 형성할 수가 있다.
제18도는 본 발명의 다른 실시예의 메모리셀의 단면도이다.
이 실시예는 소오스 영역의 채널 영역측의 에지를 비교적 저농도의 n형 반도체 영역(21)으로 구성하고, 드레인 영역의 채널 영역측의 에지는 접합이 얕은 고농도의 n+형 반도체 영역(9)로 구성한 것이다. 소오스 영역의 에지가 n형 반도체 영역(21)로 구성되어 있는 것에서 소오스 영역, 즉 n+형 반도체 영역(10) 및 n형 반도체 영역(21)과 반도체 기판(1) 사이의 애벌랜치 브레이크 다운 전압이 높게 되어 있다. 이로인해서 정보의 소거시에 소오스 영역에 인가하는 소거 전압을 높일 수가 있다. 또한 n형 반도체 영역(21)은, 0.2㎛ 정도의 깊이로 형성된다.
한편, 드레인 영역의 채널 영역측이 n-형 반도체 영역(9)로 되어 있으므로, n+형 반도체 영역(9)와 반도체 기판(1) 사이에 가하는 전계를 강하게 할 수 있다. 따라서 정보의 라이트시에 있어서의 열캐리어의 발생을 높일 수 있다.
n+형 반도체 영역(9) 및 n형 반도체 영역(21)의 채널 길이 방향에 있어서의 길이는 사이드월 스페이서(12)에 의해서 규정되어 있다.
다음에 제18도의 실시예의 메모리셀의 제조방법을 설명한다. 제19도 내지 제23도는 제조공정에 있어서의 메모리셀의 단면도이다.
제19도에 도시하는 바와같이 제1실시예와 같이 플로팅게이트 전극(5), 제2게이트 절연막(6), 콘트롤게이트 전극(7)(워드선 WL), 산화 실리콘막(8)을 형성한다.
다음에 제20도에 도시하는 바와같이 메모리셀인 MISFET Qm의 드레인 영역을 덮도록 레지스트막으로 이루어지는 마스크(22)를 반도체 기판(1)상에 형성한다. 마스크(22)는 주변회로를 구성하는 p채널 MISFET가 형성되는 영역도 덮도록 마련한다. 다음에 이온주입에 의해서 n형 불순물, 예를들면 인을 1×1014×1×1015atoms/㎠ 정도의 도우즈량으로 도입해서 n형 반도체 영역(21)을 형성한다. 그후 마스크(22)를 제거한다.
다음에 제21도에 도시하는 바와같이 메모리셀인 Qm의 소오스 영역 및 접지선 영역을 덮도록 레지스트막으로 이루어지는 마스크(23)을 반도체 기판(1)상에 형성한다. 마스크(23)은 주변회로를 구성하는 p채널 MISFET 영역 및 n채널 MISFET 영역도 덮도록 형성한다. 다음에 이온주입에 의해서 n형 불순물, 예를 들면 비소를 1×1015atoms/㎠ 정도의 도우즈량으로 도입하여 n+형 반도체 영역(9)를 형성한다. 이온 주입후에 마스크(23)을 제거한다.
다음에 제22도에 도시하는 바와같이 산화 실리콘막으로 이루어지는 사이드월 스페이서(12)를 형성한다. 사이드월 스페이서(12)는 주 회로의 n채널 MISFET 및 p채널 MISFET의 게이트 전극 측부에도 형성된다.
다음에 주변회로의 p채널 MISFET가 마련되는 영역을 레지스트막으로 이루어지는 마스크로 덮은 후, 제23도에 나타내는 바와같이 이온주입에 의해서 n형 불순물 예를 들면 비소를 1×1016atoms/㎠ 정도의 도우즈량으로 도입하고 n+형 반도체 영역(10)을 형성한다. n+형 반도체 영역(10)은 주변회로의 n채널 MISFET의 소오스, 드레인 영역에도 형성된다. 이온주입 후에 주변회로의 p채널 MISFET 영역을 덮고 있던 레지스트막으로 이루어지는 마스크를 제거한다.
여기까지의 공정으로 메모리셀인 MISFET Qm은 소오스 영역의 에지가 n형 반도체 영역(21)로 구성되고, 드레인 영역의 에지가 n+형 반도체 영역(9)로 구성되어 있다. 또 주변회로의 n채널 MISFET는 소오스, 드레인 영역의 에지가 n형 반도체 영역(21)로 구성되어 있다.
그리고 제21도에 도시한 마스크(23)은 주변회로 영역에 있어서는, p채널 MISFET 영역의 전영역과 n채널 MISFET 영역의 드레인 영역만을 덮도록 형성하고, n채널 MISFET 소오스 영역을 노출하도록 형성해도 좋다. 이와같이 하면 주변회로의 n채널 MISFET는 소오스 영역의 에지가 n+형 반도체 영역(9)로 구성되고, 드레인 영역의에지가 n형 반도체 영역(21)로 구성된다. 드레인 영역 에지의 전계가 완화되고, 또 소오스 영역의 에지가 n+형이라는 것에서 트랜스 콘더건스 gm이 높아진다.
그후의 제조공정은 제 1 실시예와 같다.
제24도는 본 발명의 또 다른 실시예의 메모리셀의 단면도이다.
이 실시예는 소오스 영역의 채널 영역측의 에지는 n형 반도체 영역(21)로 구성하고, 드레인 영역의 에지는 n+형 반도체 영역(9)로 구성하고, 그리고 이 n+형 반도체 영역(9)의 하부에 p형 반도체 영역(24)(제6영역)을 마련한 것이다. p형 반도체 영역(24)는 채널 영역측의 에지가 플로팅게이트 전극(5) 및 콘트롤게이트 전극(7)로 규정되고, 게이트 폭 방향에 있어서의 길이가 필드 절연막(2)로 규정되어 있다. p형 반도체 영역(24)는 n+형 반도체 영역(9)의 하부에만 마련되어 있고, n+형 반도체 영역(10)의 하부에는 마련되어 있지 않다. 이때문에, 드레인 영역 에지에 있어서의 열캐리어의 발생 효율을 높일 수가 있다.
p형 반도체 영역(24)는 제21도에 있어서의 이온주입 공정에서 p형 불순물, 예를들면 붕소(B)를 n+형 반도체 영역(9)를 형성하기 이전에 주입해서 형성하면 좋다. 이와같이 하면 거의 공정을 증가하는 일없이 p형 반도체 영역(24)를 형성할 수가 있다. p형 반도체 영역(24)를 제21도에 도시한 공정으로 형성하면, 주변회로를 구성하는 n채널 MISFET의 드레인 영역의 에지에도 p형 반도체 영역(24)가 형성된다. 이 주변회로를 구성하는 n채널 MISFET의 드레인 영역의 에지에도 p형 반도체 영역(24)가 형성된다. 이 주변회로에 있어서의 p형 반도체 영역(24)는 드레인 영역의 공핍층의 연장을 저감하는데 유효하다. 즉 펀치스루 방지에 있어 유효하다. 또한 주변회로의 n채널 MISFET에 p형 반도체 영역(24)가 형성되지 않도록 하기 위해서는 제21도에 나타낸 공정으로 형성되는 레지스트 마스크(23)을 주변회로 영역의 p채널 MISFET 영역뿐만 아니라 n채널 MISFET도 완전히 덮도록 한 후에 이온 주입에 의해 메모리셀 영역에만 p형 반도체 영역(24)를 형성하면 좋다. n+형 반도체 영역(9)는 상기 마스크를 제거한 후에 새롭게 메모리셀의 드레인 영역 및 주변회로의 n채널 MISFET의 드레인 영역을 노출하는 패턴의 레지스트막으로 이루어지는 마스크를 형성하고, 그후에 이온주입에 의해 형성하면 좋다. 이와같이하면, 메모리셀에만 p형 반도체 영역(24)를 형성할 수가 있다. 드레인측에만 형성되는 p형 영역(24)는 제25도에 나타내는 바와같이 형성해도 좋다.
이 실시예는 p형 반도체 영역(24)를 드레인 영역의 n+형 반도체 영역(9)의 바닥부뿐만 아니라 채널측의 측면 A에도 형성한 것이다. p형 반도체 영역(24)는 n+형 반도체 영역(10)의 하부에는 마련되어 있지않다. n+형 반도체 영역(9)의 채널 영역측의 측면 A에 p형 반도체 영역(24)를 형성하는 것에 의해, 드레인 영역 에지의 전계가 강화되어 정보의 라이트시에 있어서의 열캐리어의 발생효율을 높일 수가 있다.
본 실시예에 있어서의 p형 반도체 영역(24)는 상기 제24도의 실시예에 있어서의 p형 반도체 영역(24)와 마찬가지로 주변회로의 n채널 MISFET의 드레인 영역에 동일 공정으로 형성할 수도 있다. 또 주변회로에는 형성하지 않도록 할 수도 있다.
제26도는 본 발명의 또 다른 메모리셀의 단면도이다.
이 실시예에는 메모리셀 Qm의 드레인 영역은 0.25㎛ 정도의 깊은 접합을 갖는 n+형 반도체 영역(10)만으로 형성하고, 소오스 영역은 0.25㎛ 정도의 깊은 접합을 갖는 n+형 반도체 영역(10)과 이것을 덮도록 마련한 n-형 반도체 영역(11)을 마련하고 있는 것에서 소오스 영역의 농도분포는 더욱 완화된다. 따라서, 소오스 영역과 반도체 기판(1) 사이의 접합 내압이 높게되어 있으므로, 정보의 소거특성이 향상하고 있다.
n-형 반도체 영역(11)은 제1실시예의 제11도의 n-형 반도체 영역(11)과 같은 방법으로 형성할 수 있다. 제11도에 도시한 바스크(20)을 주변회로 영역에 있어서는 n채널 MISFET의 드레인 영역을 개방하고 소오스 영역과 p채널 MISFET T영역을 덮도록 하면 주변회로의 n채널 MISFET를 드레인 영역만 이중 드레인 구조로 형성할 수가 있다.
제27도는 본 발명의 또 다른 실시예의 메모리셀 어레이의 일부의 평면도, 제28도는 제27도의 A-A절단선에 있어서의 단면도, 제29도는 제27도의 메모리셀 어레이의 등가회로도이다. 제29도에 있어서의 주변회로의 구성은 제3도의 예와 대체로 동일하므로 생략하고 있다.
이 실시예는 기억소자 Qm과는 별도로 여기에 직렬로 접속된 메모리셀 선택용의 MISFET QT를 마련하고 이들 2개의 MISFET로 1개의 메모리셀을 구성한 것이다.
제27도 내지 제29도에 있어서, 기억소자 Qm인 MISFET는 제1실시예의 메모리셀과 같이 산화 실리콘막으로 되는 제1게이트 절연막(4), 플로팅게이트 전극(5), 산화 실리콘막으로 되는 제2게이트 절연막(6), 콘트롤게이트 전극(7), 소오스 영역인 n+형 반도체 영역(9)와 (10)과 n-형 반도체 영역(11), 드레인 영역인 n+형 반도체 영역(9)와 (10)으로 구성하고 있다. 새로 마련한 MISFET QT는 반도체 기판(1)의 표면의 산화에 의한 산화 실리콘막으로 이루어지는 게이트 절연막(6), 예를들면 제2층째의 다결정 실리콘막으로 이루어지는 게이트 전극(26), 소오스, 드레인 영역의 채널 영역측의 에지를 구성하고 있는 n-형 반도체 영역(25), 소오스, 드레인 영역의 채널 영역에서 떨어진 부분을 구성하고 있는 n+형 반도체 영역(10)으로 구성하고 있다. 여러개의 MISFET QT의 게이트 전극(26)이 일체로 형성되어 데이타선 DL이 연장하고 있는 방향과 교차하는 방향으로 연장하는 제1워드선 WL1을 구성하고 있다. 이와 평행하게 여러개의 MISFET Qm의 콘트롤게이트 전극(7)이 일체러 형성된 제2워드선 WL2가 연장하고 있다. MISFET QT는 n+형 반도체 영역(10)을 MISFET Qm과 공유하는 것에 의해 MISFET QT와 Qm은 직렬로 접속된다. 동일의 데이타선 DL에 동일의 접속구멍(14)를 통해서 접속되어 있는 2개의 메모리셀에 있어서 각각의 선택 MISFET QT의 드레인 영역의 일부인 n+형 반도체 영역(10)은 일체로 형성된다. 제27도에 나타낸 바와같이 MISFET QT의 채널폭은 기억소자인 MISFET Qm의 그것보다 크게 되어 있다. MISFET Qm의 소오스 영역과 일체로 형성되어 워드선 WL1, WL2가 연장하고 있는 방향과 동일 방향으로 연장하고 있는 각각의 접지전위선 GL은 제3도에 나타낸 예와 마찬가지로 인버터 회로에 접속되어 있다.
정보의 라이트시에 있어서, 각각의 접지선 GL의 전위가 회로의 접지전위 Vss로 된다. 선택된 메모리셀에 접속되어 있는 제1워드선 WL1은 전원 전압 Vcc로 된다. 그 이외의 제1워드선 WL1은 접지전위 Vss이다. 선택된 메모리셀에 접속하고 있는 제2워드선 W2는 라이트전위 Vpp로 되고, 그 이외의 제2워드선 WL2는 플로팅 상태 또는 접지전위 Vss이다. 선택된 메모리셀에 접속하고 있는 데이타선 DL은 전원전압 Vcc로 되고, 그 이외의 데이타선 DL은 접지전위 Vss로 된다.
정보의 리드시에 있어서 접지선 GL을 회로의 접지전위 Vss로 한다. 선택된 메모리셀에 접속하고 있는 제1워드선 WL1이 전원전위 Vcc로 된다. 그 이외의 워드선 WL1는 접지전위 Vss로 된다. 제2워드선 WL2는 모두 전원전위 Vcc로 된다. 또한 기억소자인 MISFET Qm의 소거후의 임계값 전압이 부(예를들면 -3V)일 때는 모두 접지전위 Vcc로 된다. 데이타선 DL은 스테이틱 회로로 이루어지는 구동회로 DR(도시하지 않음)에 의해서 약 1∼2V로 바이어스 된다. 선택된 메모리셀의 내용에 따라서 데이타선 DL에 생긴 전위의 변화가 검출되고 증폭되어 출력된다.
정보의 소거시에 있어서 모든 접지선 GL이 소거전위 Vpp로 된다. 모든 제2워드선 WL2는 접지전위 Vss로 된다. 제1워드선 및 데이타선 DL은 접지전위 Vss 또는 플로팅으로 된다. 이들의 조건을 설정하면 전체 메모리셀의 정보가 일괄 소거된다.
이 실시예의 메모리셀의 구성에 따라 메모리셀을 MISFET QT와 기억소자 Qm으로 구성한 것에 의해서 소거시의 임계값 전압을 일정하게 할 필요가 없으므로 소거회로의 구성을 간단하게 할 수 있다.
MISFET QT의 소오스, 드레인 영역의 에지를 n-형 반도체 영역(25)로 구성하는 것에 의해서 열캐리어의 발생을 저감할 수 있다.
본 실시예에 있어서의 기억소자는 제1실시예에서서 설명한 메모리셀로 되어 있지만, 상술한 실시예의 어느 것의 메모리셀을 적용해도 좋다.
제27도∼제29도의 실시예의 메모리셀의 제조방법을 설명한다. 제30도 내지 제35도는 제족오정에 있어서의 메모리셀의 평면도 또는 단면도이다.
제4도와 제5도에 도시한 바와같이 반도체 기판(1)의 표면의 산화에 의해서 필드 절연막(2) 및 100Å 정도의 막두께를 갖는 제1게이트 전극(5)를 형성한다. 다음에 제6도와 같이해서, 예를들면 CVD에 의해서 반도체 기판(1)상의 전면에 플로팅게이트 전극(5)로 되는 다결정 실리콘막을 형성한다. 이 다결정 실리콘막을 제30도에 나타낸 바와같이 레지스트막으로 이루어지는 마스크를 사용한 에칭에 의해서 패터닝한다. 이 에칭에서는 동일의 데이타선 DL에 접속되어 접지선 GL을 공통으로 하는 2개의 메모리셀의 플로팅게이트 전극(5)를 일체로 한 패턴으로 패터닝한다. 따라서 게이트 전극(26)(제1워드선 WL1)이 마련되는 기판(1)의 표면부분 다결정 실리콘막(5)에서 노출하고 있다.
다음에 다결정 실리콘막(5)의 노출하고 있는 표면 및 다결정 실리콘막(5)에서 노출하고 있는 반도체 기판(1)의 표면을 산화하여 제2게이트 절연막(6) 및 MISFET QT의 게이트 절연막(6)을 형성한다. 게이트 절연막(6)의 형성공정에서 주변회로를 구성하는 MISFET의 게이트 절연막도 형성할 수 있다. 그후 콘트롤 게이트 전극(7)(제2워드선 WL2) 및 게이트 전극(26)(제2워드선 WL2), 그리고 주변회로의 MISFET의 게이트 전극을 형성하기 위해서, 예를들면 CVD에 의해서 반도체 기판(1)상의 전면에 다결정 실리콘막을 형성하고, 이것을 레지스트막으로 이루어지는 마스크를 사용한 에칭에 의해서 패터닝하고 제31도에 나타낸 바와같이 게이트 전극(7) 및 (26)을 형성한다. 이 에칭 공정에서 주변회로의 MISFET의 게이트 전극도 형성할 수 있다. 또한, 게이트 전극(7) 및 (26)은 Mo, W, Ta, Ti 등의 교융점 금속막 또는 2 실리사이드막 또는 다결정 실리콘막의 위에 상기 고융점 금속막 또는 실리사이드막을 적층해서 구성해도 좋다. 다음에 게이트 전극(5), (7), (26) 및 반도체 기판(1)의 노출하고 있는 표면을 산화해서 산화 실리콘막(8)을 형성한다.
다음에 제32도에 도시한 바와같이, n-형 반도체 영역(11)을 형성하기 위한 레지스트막으로 이루어지는 마스크(27)을 반도체 기판(1)상에 형성한다. 마스크(27)은 메모리셀 영역에서는 기억소자 Qm의 소오스 영역을 노출하는 패턴으로 마련되고, 또 주변회로 영역에서는 전영역을 덮는 패턴으로 마련된다. 다음에 이온 주입에 의해서 마스크(27)에서 노출하고 있는 반도체 기판(1)의 표면에 n형 불순물 예를들면 인을 도입해서 n-형 반도체 여역(11)을 형성하다. 그후 마스크(27)을 제거한다.
다음에 제33도에 도시한 바와같이 반도체 기판(1)의 표면에 게이트 전극(5), (7) 및 (26)을 마스크로해서 이온주입에 의해서 n형 불순물, 예를들면 비소 또는 인을 도입하여 n-형 반도체 영역(25)를 형성한다.
이 이온주입 공정으로 주변회로를 구성하는 N채널 MISFET의 소오스, 드레인 영역의 저농도층을 형성할 수가 있다. p채널 MISFET가 마련되는 영역은 레지스트막으로 이루어지는 마스크로 덮는다. 이 마스크는 상기 이온주입 후에 제거된다.
다음에 제34도에 도시한 바와같이 기억소자 Qm의 소오스, 드레인 영역의 일부를 구성하는 n+형 반도체 영역(9)를 형성하기 위한 레지스트막으로 이루어지는 마스크(28)을 반도체 기판(1)상에 형성한다. 마스크(28)은 메모리셀 영역에 있어서는 MISFET Qm의 소오스, 드레인 영역을 덮는 패턴으로 마련되고, 주변회로 영역은 모두 덮는 패턴으로 마련된다. 다음에 게이트 전극(5), (7)을 이온주입의 마스크로서 마스크(28)에서 노출하고 있는 반도체 기판(1)의 표면에 이온주입에 의해서 n형 불순물, 예를들면 비소를 도입하여 n+형 반도체 영역(9)를 형성한다. 이온주입후에 마스크(28)을 제거한다.
다음에 제35도에 도시한 바와같이 예를들면 CVD에 의해서 기판(1)상의 전면에 형성한 산화 실리콘막을 반응성 이온 에칭(RIE)하는 것에 의해 사이드월 스페이서(12)를 형성한다. 사이드월 스페이서(12)는 주변회로를 구성하는 n채널 MISFET 및 p채널 MISFET 어느것의 게이트 전극에도 형성된다. 다음에 p채널 MISFET 영역을 레지스트막으로 이루어지는 마스크로 덮은 후에 사이드월 스페이서(12) 및 게이트 전극(5), (7) 또는 (26)을 마스크로해서 이온주입에 의해 n형 불순물, 예를들면 비소를 반도체 기판(1)의 표면에 도입해서 n+형 반도체 영역(10)을 형성된다. 이온주입후에 p채널 영역을 덮고 있던 레지스트막으로 이루어지는 마스크를 제거한다. 그후, 메모리셀 영역 및 주변회로의 n채널 MISFET 영역을 레지스트막으로 이루어지는 마스크로서 덮고, p채널 MISFET 영역에 p형 불순물, 예를들면 붕소를 도입해서 소오스, 드레인 영역인 p+형 반도체 영역을 형성한다. 레지스트막으로 이루어지는 마스크는 이온주입후에 제거한다.
이후의 공정은 제1실시예의 제조방법과 같으므로 설명을 생략한다.
이상의 설명과 같이 메모리셀의 MISFET QT와 기억소자인 MISFET Qm을 거의 같은 공정으로 형성할 수가 있다.
또 주변회로를 구성하는 n채널 MISFET와 메모리셀을 같은 공정으로 형성할 수가 있다.
제36도는 본 발명의 도 다른 실시예의 메모리셀의 단면도이다.
본 실시예는 메모리셀을 하나의 MISFET로 구성하고 그것의 소오스 영역에 접합이 깊은 n-형 반도체 영역(11)을 마련하고, 드레인 영역에 접합이 깊은 p형 반도체 영역(24)를 마련한 것이다.
소오스, 드레인 영역의 채널 영역측의 에지는 0.1㎛ 정도의 얕은 접합을 갖는 n+형 반도체 영역(9)로 구성되어 있다. 채널 영역에서 격리된 부분은 0.25㎛ 정도의 깊은 접합을 갖는 n-형 반도체 영역(10)으로 되어 있다. 이와같이 본실시예에 있어서는 제2영역이 소오스 영역에 있어서의 제1영역을 덮도록 구성되어 있으므로, 드레인 영역과 반도체 기판(1) 사이에 생기는 전계를 강화하는 구성으로 되어 있다. 정보의 라이트시에 있어서의 열캐리어의 발생효율이 향상하고, 라이트시의 드레인 전압을 5V 정도 또는 그 이하로 내릴수가 있다를 효과를 얻을수가 있다. 본 실시예에서는 또 n-형 반도체 영역(11)은 소오스, 드레인 영역의 일부인 n+형 반도체 영역(9),(10)보다 깊은 접합을 가지고 있다. 또, 소오스측의 채널 영역에 있어서는 n+형 반도체 영역(9)와 반도체 기판(1) 사이에 낮은 불순물 농도의 영역(11)이 존재하고 있다. 따라서, 이와 같이 n-형 반도체 영역이 부가된 본 실시예에 있어서는 제 1 도전형의 반도체 기판, 콘트롤게이트 전극, 플로팅게이트 전극, 2개의 게이트 전극 사이에 형성된 제2게이트 절연막, 반도체 기판과 플로팅게이트 전극 사이에 형성된 제1게이트 절연막, 반도체 기판내에 형성된 제2도전형의 소오스 영역 및 드레인 영역, 반도체 기판내에 소오스 영역과 드레인 영역사이에 형성되는 채널 영역을 가지며, 플로팅게이트 전극에 열캐리어를 주입하는 것에 의해서 정보를 전기적으로 라이트하고, 플로팅게이트 전극에서 소오스 영역으로 주입된 캐리어를 제1게이트 절연막을 통과한 터널링에 의해 방출하는 것에 의해서 전기적으로 소오스 영역으로 주입된 캐리어를 갖는 반도체 기억 장치에 있어서, 채널 영역의 적어도 드레인 영역측의 부분에 반도체 기판보다 높은 불순물 농도를 갖는 제1도전형의 제6영역을 갖고, 소오스 영역은 제1영역과 상기 제1영역보다 상기 채널 영역측에 형성되어 제1영역보다 낮은 불순물농도를 갖는 제2영역으로 되어 있으므로, 다음과 같은 효과가 얻어진다.
n-형 반도체 영역(11)이 마련되어 있는 것에 의해 소오스 영역과 반도체 기판(1) 사이의 접합 내압이 높게 되어 있다. 따라서 정보의 소거시에 영역에 인가되는 소거전압 Vpp를 13V 정도로 높일 수 있으므로, 소거시간을 단축할 수 있다. 또 소거를 확실하게 행할 수 있다.
한편, 드레인 영역에서는 p형 반도체 영역(24)가 n+형 반도체 영역(9) 및 (10)의 하부까지 도달하고 있다. 채널 영역에 있어서는 p형 반도체 영역(9)와 반도체 기판(1) 사이에 p형 반도체 영역(24)가 형성되어 드레인 영역과 반도체 기판(1) 사이에 생기는 전계를 강화하는 구성으로 되어 있다. 정보의 라이트시에 있어서의 열캐리어의 발생효율을 향상하고 라이트시의 드레인 전압을 5V 정도 또는 그 이하로 내릴 수가 있다. 다음에 본 실시예의 메모리셀의 제조 방법을 설명한다. 제37도 내지 제41도는 제조공정에 있어서의 메모리셀의 단면도이다.
제37도에 도시한 바와같이 제1실시예와 마찬가지로 제1게이트 절연막(4), 플로팅게이트 전극(5), 제2게이트 절연막(6), 콘트롤게이트 전극(7)(워드선 WL), 산화 실리콘막(8)을 형성한다.
그후 n-형 반도체 영역(11)을 형성하기 위한 레지스트막으로 이루어지는 마스크(29)을 반도체 기판(1)상에 형성한다. 마스크(29)는 메모리셀의 소오스 영역 및 접지선 GL을 노출한 패턴으로 형성한다. 주변회로 영역은 모두 마스크(29)로 덮는다. 다음에 이온주입에 의해서, n형 불순물, 예를들면 인을 도우즈량 1013∼1014atoms/㎠로 마스크(29) 및 게이트 전극(5), (7)에서 노출하고 있는 반도체 기판(1)의 표면에 도입하여 n-형 반도체 영역(11)을 형성한다. 이온주입후에 마스크(29)를 제거한다.
다음에 제38도에 도시한 바와같이 메모리셀의 소오스 영역 및 접지선 GL 영역을 레지스트막으로 이루어지는 마스크(30)으로 덮는다. 마스크(30)은 주변회로 영역의 모두를 덮도록 마련된다. 다음에 마스크(30) 및 게이트 전극(5), (7)에서 노출하고 있는 반도체 기판(1)의 표면에 p형 불순물 예를들면 붕소를 도우즈량 2∼5×1012atoms/㎠로 도입하여, p형 반도체 영역(24)를 형성한다. 그후 마스크(30)를 제거한다. 또한, 그후 어닐에 의해서 n-형 반도체 영역(11) 및 p형 반도체 영역(24)를 연장해도 좋다.
다음에 제39도에 도시한 바와같이, 게이트 전극(5), (7)을 마스크로 하여, 이온주입에 의해서 n형 불순물 예를들면 비소를 반도체 기판(1)의 표면에 도입하여 n+형 반도체 영역(9)을 형성한다. 그리고 이 이온주입 공정에서는 주변회로 영역을 레지스트막으로 이루어지는 마스크에 의해 덮는다. 그리고 상기 이온주입을 2회로 나누어서 행하도록 하여도 좋다. 즉 1회째의 이온주입에서는 n형 불순물을 저농도로 메모리셀 영역 및 주변회로의 n채널 MISFET 영역에 도입한다. 2회째의 이온주입에서는 주변회로 영역의 전체 영역을 레지스트막으로 이루어지는 마스크로 덮고 n형 불순물을 주변회로 영역에는 도입하지 않도록 해도 좋다. 이와같이 하면 메모리셀 영역에는 접합이 얕은 n+형 반도체 영역(9)를 형성할 수가 있고, 주변회로의 n채널의 MISFET 영역에는 접합이 얕은 n-형 반도체 영역을 형성할 수가 있다.
다음에 제40도에 도시한 바와같이, 예를들면 CVD에 의해서 기판(1)상에 전면에 형성한 산화 실리콘막에 대하여 RIE를 실시하여 사이드월 스페이서(12)를 형성한다. 주변회로의 MISFET의 게이트 전극의 측부에도 사이드월 스페이서(12)가 형성된다.
다음에 제41도에 도시한 바와같이 p채널 MISFET 영역을 레지스트막으로 이루어지는 마스크로 덮은 후에 이온주입에 의하여 n형 불순물, 비소를 도입해서 n+형 반도체 영역(24)를 형성한다. n+형 반도체 영역(24)는 주변회로의 n채널 MISFET의 소오스, 드레인 영역의 채널 영역에서 격리된 부분에도 형성된다. p채널 MISFET 영역을 덮고 있던 레지스트막으로 이루어지는 마스크는 이온주입 후에 제거한다. 다음에 메모리셀 영역 및 주변회로의 n채널 MISFET 영역을 레지스트막으로 이루어지는 마스크로 덮은 후에 p채널 MISFET 영역에 p형 불순물 예를들면 붕소를 도입해서 소오스, 드레인 영역인 p+형 반도체 영역을 형성한다. 이온주입후에 메모리셀 영역 및 주변회로의 n채널 MISFET 영역을 있던 레지스트막으로 이루어지는 마스크를 제거한다.
이상의 설명과 같이 메모리셀과 주변회로의 n채널 MISFET를 대략 동일한 공정으로서 형성할 수 있다.
제42도는 본 발명의 또 다른 실시예의 메모리셀의 단면도이다.
본 실시예는 소오스 영역의 채널 영역측의 에지에 마련되어 있는 n+형 반도체 영역(9)의 주위에만 n-형 반도체 영역(11)을 마련하고, 드레인 영역의 채널 영역측의 에지에 마련되어 있는 n+형 반도체 영역(9)의 주위에만 p형 반도체 영역(24)를 마련한 것이다. 소오스 영역의 에지에 n-형 반도체 영역(11)을 마련하고 있는 것에 의해, 소오스 영역과 반도체 기판(1)의 사이의 접합의 브레이크다운 전압이 높아지고, 소거전압을 높일 수가 있다. 또 n-형 반도체 영역(11)이 n+형 반도체 영역(10)과 같은 정도의 접합깊이이고, 채널 영역으로의 오버랩이 작으므로 임계값의 변동이 작아 메모리셀의 전기적 특성이 향상하고 있다.
한편, p형 반도체 영역(24)에 의해서 드레인 영역의 에지와 반도체 기판(1) 사이에 가하는 전계가 강하게 된다. 따라서 열캐리어의 발생효율이 향상되어 라이트 특성이 향상되낟. 또 p형 반도체 영역(24)는 n+형 반도체 영역(10)과 같은 정도로 얕으르모 채널 영역으로의 오버랩이 작게 되어 있다. 임계값의 변동이 작아 메모리셀의 전기적 특성이 향상하고 있다.
또 n+형 반도체 영역(10)의 하부에 p형 반동체 영역(24)가 없으므로 드레인 영역의 기생 용량이 작게 되어 있다. 본 실시예에 있어서의 n-형 반도체 영역(24)는 제37도의 n-형 반도체 영역(11) 및 제38도의 p형 반도체 영역(24)와 같은 방법으로 형성할 수가 있다.
제43도는 본 발명의 또 다른 실시예에 있어서의 메모리셀의 단면도이다.
이 실시예는 소오스 영역에 n+형 반도체 영역(10)의 하부까지 도달하는 깊은 접합을 갖는 n-형 반도체 영역(11)을 마련하고, 채널 영역에 p형 반도체 영역(31)을 마련한 것이다. n-형 반도체 영역(11)은 채널 영역에 도달하고 있다. 드레인 영역의 에지를 구성하고 있는 n+형 반도체 영역(9)의 하부에는 반도체 영역을 마련하고 있지 않다. n-형 반도체 영역(11)에 의해서 소오스 영역과 반도체 기판(1) 사이의 접합의 브레이크다운 전압을 높이고 있다. 한편 p형 반도체 영역(31)에 의해서 드레인 영역의 에지에가하는 전계를 강하게 할 수가 있다.
p형 반도체 영역(31)은 메모리셀의 임계값을 조정하기 위하여 채널 영역에 p형 불순물, 예를들면 붕소를 도입하는 이온주입 공정을 사용할 수가 있다. p형 반도체 영역(31)을 형성하기 위해서 이온주입의 도우즈량은 2∼5×1012atoms/㎠ 정도이면 좋다. 또한 주변회로의 MISFET의 임계값을 조정하기 위한 이온주입은 메모리셀과 별도로 행하여도 좋다.
제44도는 본 발명의 또 다른 실시예의 메모리셀의 단면도이다.
이 실시예는 드레인 영역을 구성하고 있는 n+형 반도체 영역(9) 및 (10)을 둘러싸도록 깊은 접합을 갖는 p형 반도체 영역(24)를 마련하고, 또 채널 영역에 n-형 반도체 영역(32)를 마련한 것이다. p형 반도체 영역(24)가 n+형 반도체 영역(9)를 둘러싸서 형성되어 있기 때문에 드레인 영역 에지의 공핍층의 신장이 억제된다. 따라서 라이트시에 있어서의 드레인에지의 열캐리어의 발생효율을 높일 수가 있다.
한편 소오스 영역의 채널측의 에지는 n-형 반도체 영역(32)가 있기 때문에 전계가 완화된다. 이때문에 정보의 소거시에 소오스 영역에 인가하는 소거전압을 높일 수가 있다.
n-형 반도체 영역(32)를 형성하기 위한 이온주입은 예를들면 비소를 도우즈량 1011∼1012atoms/㎠로 행한다. 또한 제36도, 제42도 내지 제44도의 실시예의 메모리셀인 MISFET Qm은 제27도 내지 제29도의 실시예의 메모리셀과 같이 MISFET QT와 2개로 1개의 메모리셀을 구성하도록 하여도 좋다.
이상 본 발명을 실시예에 따라 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다.
데이타 입출력을 위한 외부 단자는 (4), (8), (16)…등 마련되어도 좋다. 이 경우 하나의 어드레스 신호에 (4), (8), (16)…의 메모리셀이 대응된다. 메모리셀을 n-형 반도체 기판내에 형성된 p-형 웰 영역내에 형성해도 좋다. 또, 각 반도체 영역의 도전형은 반대이어도 좋다.
본 발명은 전기적으로 라이트 및 소거가 가능한 ROM 또는 불휘발성 메모리에 널리 적용할 수 있다.

Claims (24)

  1. 제1도전형의 반도체 기판, 콘트롤게이트 전극, 플로팅게이트 전극, 상기 2개의 게이트 전극 사이에 형성된 제2게이트 절연막, 상기 반도체 기판과 상기 플로팅게이트 전극 사이에 형성된 제1게이트 절연막, 상기 반도체 기판내에 형성된 제2도전형의 소오스 영역 및 드레인 영역, 상기 반도체 기판내의 상기 소오스 영역과 드레인 영역 사이에 형성되는 채널 영역을 가지며, 상기 플로팅게이트 전극에 열캐리어를 주입하는 것에 의해서 정보를 기억하고, 상기 플로팅게이트 전극에서 상기 소오스 영역으로 상기 주입된 캐리어를 상기 제1게이트 절연막을 통과한 터널링에 의해 방출하는 것에 의해서 정보를 소거하는 메모리셀을 갖는 반도체 기억 장치에 있어서, 상기 드레인 영역의 적어도 상기 채널 영역측의 부분의 불순물농도가 사기 소오스 영역의 적어도 상기 채널 영역측의 부분의 불순물농도보다 높은 반도체 기억 장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 소오스 영역은 제1영역, 상기 제1영역보다 상기 채널 영역측의 부분에 형성된 제2영역을 가지며, 상기 제2영역의 불순물 농도가 상기 제1영역의 불순물농도보다 낮은 반도체 기억 장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 드레인 영역은 상기 소오스 영역의 제1영역과 동일 불순물 농도에서 같은 깊이의 영역을 갖는 반도체 기억 장치.
  4. 특허청구의 범위 제3항에 있어서, 상기 제2영역은 상기 소오스 영역에 있어서의 제1영역을 덮도록 형성된 반도체 기억 장치.
  5. 특허청구의 범위 제4항에 있어서, 상기 소오스 영역에 있는 상기 제1영역 및 상기 드레인 영역에 있는 상기 소오스 영역의 제1영역과 동일 불순물농도에서 같은 깊이의 영역은 제3영역, 상기 제3영역보다 상기 채널영역측에 형성된 제4영역으로 이루어지고, 상기 제4영역은 상기 제3영역보다 낮은 불순물농도를 가지며, 상기 제3영역보다 얕은 접합깊이로 형성되튼 반도체 기억 장치.
  6. 특허청구의 범위 제2항에 있어서, 상기 제2영역은 상기 제1영역을 덮도록 형성된 반도체 기억 장치.
  7. 특허청구의 범위 제2항에 있어서, 상기 드레인 영역은 상기 제2영역의 불순물 농도보다 높은 불순물 농도의 제3영역, 상기 제3영역보다 상기 채널 영역측에 형성된 제4영역을 가지며, 상기 제4영역의 불순물농도가 상기 제3영역의 불순물농도보다 낮고, 제4영역의 불순물농도가 상기 제3영역의 불순물 농도보다 낮고, 제2영역의 불순물농도보다 높은 반도체 기억 장치.
  8. 특허청구의 범위 제1항에 있어서, 상기 채널 영역의 적어도 상기 드레인 영역측의 부분에 제1도전형의 제6영역이 형성되고, 상기 제6영역은 상기 반도체 기판보다 높은 불순물농도를 갖는 반도체 기억 장치.
  9. 특허청구의 범위 제8항에 있어서, 상기 드레인 영역은 제3영역, 상기 제3영역보다 상기 채널 영역측에 형성된 제4영역으로 이루어지며, 상기 제4영역의 불순물농도는 상기 제3영역의 불순물농도보다 낮고, 상기 제4영역의 접합깊이는 상기 제3영역의 접합깊이보다 얕고, 상기 제6영역은 상기 제4영역을 덮도록 형성되는 반도체 기억 장치.
  10. 특허청구의 범위 제8항에 있어서, 상기 제6영역은 상기 드레인 영역을 덮도록 형성되는 반도체 기억 장치.
  11. 특허청구의 범위 제8항에 있어서, 상기 소오스 영역은 제1영역과 상기 제1영역보다 상기 채널 영역측에 형성된 제2영역으로 이루어지며, 상기 제2영역의 불순물농도는 상기 제1영역의 불순물 농도보다 낮은 반도체 기억 장치.
  12. 특허청구의 범위 제1항에 있어서, 상기 드레인 영역은 제3영역, 상기 제3영역보다 상기 채널 영역측에 형성된 제4영역으로 이루어지며, 상기 제4영역의 불순물농도는 상기 제3영역의 불순물농도보다 낮게 형성되고, 상기 제4영역의 접합깊이는 상기 제3영역의 접합깊이보다 얕게 형성 되고, 상기 제6영역은 상기 제4영역의 아래에 형성되는 반도체 기억 장치.
  13. 특허청구의 범위 제1항에 있어서, 상기 채널 영역은 상기 반도체 기판보다 높은 불순물농도를 갖는 제1도전형의 반도체 영역으로 이루어지는 반도체 기억 장치.
  14. 특허청구의 범위 제13항에 있어서, 상기 소오스 영역은 제1영역, 상기 제1영역보다 상기 채널 영역측에 형성된 제2영역을 가지며, 상기 제2영역의 불순물농도가 상기 제1영역의 불순물농도보다 낮고, 상기 드레인 영역은 상기 소오스 영역의 제1영역과 동일 불순물농도에서 같은 깊이의 영역을 갖는 반도체 기억 장치.
  15. 제1도전형의 반도체 기판, 콘트롤게이트 전극, 플로팅게이트 전극, 상기 2개의 게이트 전극 사이에 형성된 제2게이트 절연막, 상기 반도체 기판과 상기 플로팅게이트 전극 사이에 형성된 제1게이트 절연막, 상기 반도체 기판내에 형성된 제2도전형의 소오스 영역 및 드레인 영역을 가지며, 상기 메모리셀은 상기 프롤팅게이트 전극에 열캐리어를 주입하는 것에 의해서 정보를 기억하고, 상기 플로팅게이트 전극에서 상기 소오스 영역으로 상기 주입된 캐리어를 상기 제1게이트 절연막을 통과한 터널링에 의해 방출하는 것에 의해서 정보를 소거하는 메모리셀을 갖는 반도체 기억 장치에 있어서, 상기 드레인 영역과 상기 반도체 기판과의 사이에 브레이크다운 전압이 상기 소오스 영역과 상기 반도체 기판과의 사이의 브레이크다운 전압보다 낮게 구성해서 이루어지는 반도체 기억 장치.
  16. 특허청구의 범위 제15항에 있어서, 상기 소오스 영역의 접합깊이는 상기 드레인 영역의 접합깊이보다 깊게 형성된 반도체 기억 장치.
  17. 제1도전형의 반도체 기판, 콘트롤게이트 전극, 플로팅게이트 전극, 상기 2개의 게이트 전극 사이에 형성된 제2게이트 절연막, 상기 반도체 기판과 상기 플로팅게이트 전극 사이에 형성된 제1게이트 절연막, 상기 반도체 기판내에 형성된 제2도전형의 소오스 영역 및 드레인 영역, 상기 반도체 기판내의 상기 소오스 영역와 드레인 영역 사이에 형성되는 채널 영역을 가지며, 상기 플로팅게이트 전극에 열캐리어를 주입하는 것에의해서 전기적으로 정보를 라이트하고, 상기 플로팅게이트 전극에서 상기 소오스 영역으로 상기 주입된 캐리어를 상기 제1게이트 절연막을 통과한 터널링에 의해 방출하는 것에 의해서 전기적으로 정보를 소거하는 메모리셀을 갖는 반도체 기억 장치에 있어서, 상기 채널 영역의 적어도 상기 드레인 영역측의 부분 상기 반도체 기판보다 높은 불순물농도를 갖는 제1도전형의 제6영역을 갖고, 상기 소오스 영역과 상기 플로팅게이트 전극과의 오버랩량은 상기 드레인 영역과 상기 플로팅게이트 전극과의 오버랩량보다 크게 해서 이루어지는 반도체 기억 장치.
  18. 특허청구의 범위 제17항에 있어서, 상기 소오스 영역의 접합깊이는 상기 드레인 영역의 접합깊이보다 깊게 형성된 반도체 기억 장치.
  19. 특허청구의 범위 제17항에 있어서, 상기 드레인 영역은 제3영역, 상기 제3영역보다 상기 채널영역측에 형성된 제4영역으로 이루어지고, 상기 제4영역의 불순물농도는 상기 제3영역의 불순물농도보다 낮게 형성되고, 상기 제4영역의 접합깊이는 상기 제3영역의 접합깊이보다 얕게 형성되며, 상기 제6영역은 상기 제4영역의 아래에 형성되는 반도체 기억 장치.
  20. 특허청구의 범위 제19항에 있어서, 상기 제6영역은 상기 제4영역을 덮도록 형성되는 반도체 기억 장치.
  21. 제1도전형의 반도체 기판, 콘트롤게이트 전극, 플로팅게이트 전극, 상기 2개의 게이트 전극 사이에 형성된 제2게이트 절연막, 상기 반도체 기판과 상기 플로팅게이틔 전극 사이에 형성된 제1게이트 절연막, 상기 반도체 기판내에 형성된 제2도전형의 소오스 영역 및 드레인 영역, 상기 반도체 기판내의 상기 소오스 영역과 드레인 영역 사이에 형성되는 채널 영역을 가지며, 상기 플로팅게이트 전극에 열캐리어를 주입하는 것에 의해서 정보를 전기적으로 라이트하고, 상기 플로팅게이트 전극에서 상기 소오스 영역으로 상기 주입된 캐리어를 상기 제1게이트 절연막을 통과한 터널링에 의해 방출하는 것에 의해서 전기적으로 정보를 소거하는 메모리셀을 갖는 반도체 기억 장치에 있어서, 상기 채널 영역의 적어도 상기 드레인 영역측의 부분에 상기 반도체 기판보다 높은 불순물 농도를 갖는 제1도전형의 제6영역을 갖고, 상기 소오스 영역은 제1영역, 상기 제1영역보다 상기 채널 영역측에 형성되어 상기 제1영역보다 낮은 불순물농도를 갖는 제2영역으로 이루어지는 반도체 기억 장치.
  22. 특허청구의 범위 제21항에 있어서, 상기 제2영역은 상기 제1영역을 덮도록 형성된 반도체 기억 장치.
  23. 특허청구의 범위 제21항에 있어서, 상기 드레인 영역은 제3영역, 상기 제3영역보다 상기 채널영역측에 형성된 제4영역으로 이루어지며, 상기 제4영역의 불순물농도는 상기 제3영역의 불순물농도보다 나게 형성되고, 상기 제4영역의 접합깊이는 상기 제3영역의 접합깊이보다 얕게 형성되며, 상기 제6영역은 상기 제4영역의 아래에 형성되는 반도체 기억 장치.
  24. 특허청구의 범위 제23항에 있어서, 상기 제6영역은 상기 제4영역을 덮도록 형성되는 반도체 기억 장치.
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