JPS58112370A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPS58112370A JPS58112370A JP56210531A JP21053181A JPS58112370A JP S58112370 A JPS58112370 A JP S58112370A JP 56210531 A JP56210531 A JP 56210531A JP 21053181 A JP21053181 A JP 21053181A JP S58112370 A JPS58112370 A JP S58112370A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7886—Hot carrier produced by avalanche breakdown of a PN junction, e.g. FAMOS
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はフローティングゲートへ注入された電荷をソー
ス領域へトンネル放出してその消去をなしうる半導体不
揮発性記憶ＭｔＫ関する。
ス領域へトンネル放出してその消去をなしうる半導体不
揮発性記憶ＭｔＫ関する。
従来この種形式の不揮発性記憶装置として電気的に消去
可能な１トランジスタ化されたセルを用いたものが知ら
れている。その１つに似、第１図に示す如き構造のもの
がある。そのセルｌｉｎ形シリコン基板１中に形成され
た早ウェル２内にソース３及びドレン４が形成され、そ
の上に絶縁膜５．６１−介してフローティングゲート７
及びコントロールゲート８が積層されて形成される。こ
れに加えて、基板１とＰウェル２との間Ｋｌ極９が設け
られている。このセルへの書込みはドレン４とコントロ
ールゲート８とに１７ボルトの高電圧をかけると共にソ
ース３と電極９ＫＯポル）１印加してフローティングゲ
ート７の電位を上昇させ、これによ）ソース３とドレン
４との１％ａｌＫ形成されるチャネル電子をフローティ
ングゲート７へ注入させることによって行われる。また
、セルの消去はソース３、ドレン４、電極９に１７ボル
トの高電圧を印加する一方コントロールゲー）８ＫＯボ
ルトの電圧を印加してＰウェルの電位を相対的に上昇さ
せて７０−ティングゲート７にトラップされている電子
ｔＰウェル２へ放出させて行う。
可能な１トランジスタ化されたセルを用いたものが知ら
れている。その１つに似、第１図に示す如き構造のもの
がある。そのセルｌｉｎ形シリコン基板１中に形成され
た早ウェル２内にソース３及びドレン４が形成され、そ
の上に絶縁膜５．６１−介してフローティングゲート７
及びコントロールゲート８が積層されて形成される。こ
れに加えて、基板１とＰウェル２との間Ｋｌ極９が設け
られている。このセルへの書込みはドレン４とコントロ
ールゲート８とに１７ボルトの高電圧をかけると共にソ
ース３と電極９ＫＯポル）１印加してフローティングゲ
ート７の電位を上昇させ、これによ）ソース３とドレン
４との１％ａｌＫ形成されるチャネル電子をフローティ
ングゲート７へ注入させることによって行われる。また
、セルの消去はソース３、ドレン４、電極９に１７ボル
トの高電圧を印加する一方コントロールゲー）８ＫＯボ
ルトの電圧を印加してＰウェルの電位を相対的に上昇さ
せて７０−ティングゲート７にトラップされている電子
ｔＰウェル２へ放出させて行う。
このように、このセルはウェル２を必須のものとするも
のであシ、このようなウェルＯ製造プロセスコスト祉一
般に高く、１またウェルを駆動する高電圧回路を設けな
ければならないため全体としての集積膨管低下させると
いう欠点を有する。
のであシ、このようなウェルＯ製造プロセスコスト祉一
般に高く、１またウェルを駆動する高電圧回路を設けな
ければならないため全体としての集積膨管低下させると
いう欠点を有する。
ま７’ｊ、１）ランジスタ化されたセルには、第２図に
示された如き消去用ゲー） １０２！ｌ！設けられたも
のがある。第２図において、（２−１）は平面図、（２
−２）は厘−蓋′−断面図、（２−３）は１１′線断面
図である。また、それらの図において用いられている参
照番号が第１図と同一のものは、同一の構成要素を表わ
す。
示された如き消去用ゲー） １０２！ｌ！設けられたも
のがある。第２図において、（２−１）は平面図、（２
−２）は厘−蓋′−断面図、（２−３）は１１′線断面
図である。また、それらの図において用いられている参
照番号が第１図と同一のものは、同一の構成要素を表わ
す。
このセルへの書込みは選択されたセルのコントロールゲ
ート８の電圧を上昇させてチャネルを形成しドレン４か
らソース３ヘチヤネル電流を流しつ＼そのチャネルのピ
ンチオフ領域から電子ｔ−７０−ティングゲート７へ注
入することにより行われる。また、その消去はコントロ
ールゲート８の電位を接地電位に保つことを介して７０
−ティングゲート７の電位を接地−位近くとなす一方、
消去用ゲート１０の亀位會高くしてフローティングゲー
ト７にトラップされた電子ｔ−７０−ティングゲートエ
ツジから消去用ゲート１０へ電界放出させることによっ
て行われる。
ート８の電圧を上昇させてチャネルを形成しドレン４か
らソース３ヘチヤネル電流を流しつ＼そのチャネルのピ
ンチオフ領域から電子ｔ−７０−ティングゲート７へ注
入することにより行われる。また、その消去はコントロ
ールゲート８の電位を接地電位に保つことを介して７０
−ティングゲート７の電位を接地−位近くとなす一方、
消去用ゲート１０の亀位會高くしてフローティングゲー
ト７にトラップされた電子ｔ−７０−ティングゲートエ
ツジから消去用ゲート１０へ電界放出させることによっ
て行われる。
このように、このセルの消去は絶縁膜であるポリシリコ
ン酸化膜１１を介してトンネル効果を利用している。こ
のポリクリコン酸化膜でのトンネル開始電圧はポリシリ
コンの成長条件や七〇Ｓ化条件によって大きく左右され
ることからセルの電気特性の制御性、再現性に不具合な
点が残るばかりでなく、フローティングゲート７とポリ
シリコン酸化膜１１の界面は電荷をトラップし易いため
その電荷によシ書込み／消去の繰返しく口）数が多くな
ればなるほど消去が困難になる。
ン酸化膜１１を介してトンネル効果を利用している。こ
のポリクリコン酸化膜でのトンネル開始電圧はポリシリ
コンの成長条件や七〇Ｓ化条件によって大きく左右され
ることからセルの電気特性の制御性、再現性に不具合な
点が残るばかりでなく、フローティングゲート７とポリ
シリコン酸化膜１１の界面は電荷をトラップし易いため
その電荷によシ書込み／消去の繰返しく口）数が多くな
ればなるほど消去が困難になる。
本発明は上述したような従来セルの有する欠点に艦みて
創案されたもので、その目的は７０−ティングゲートか
らソース領域へ電荷がトンネル効果により移動しうみ構
造【形成するととくよ）、従来必要としたウェルやポリ
クリコン酸化膜から惹起して来る不具合な点〇−掃を図
った牟導体不揮発性記憶Ｓａｔ提供することにある。
創案されたもので、その目的は７０−ティングゲートか
らソース領域へ電荷がトンネル効果により移動しうみ構
造【形成するととくよ）、従来必要としたウェルやポリ
クリコン酸化膜から惹起して来る不具合な点〇−掃を図
った牟導体不揮発性記憶Ｓａｔ提供することにある。
以下、添付図面上参照しながら本発明の一実施例ｔ−ｌ
５１！明する。
５１！明する。
第３図は本発明の半導体不揮発性記憶装置のセル３０の
構造を図式的に示す。３１ｒｉ−導電形例えばＰ形の半
導体基板で、この基板に互いに離隔して上記−導電形と
は逆の導電形例えばｎ形のソース領域３２とドレン領賊
３３とが形成される。
構造を図式的に示す。３１ｒｉ−導電形例えばＰ形の半
導体基板で、この基板に互いに離隔して上記−導電形と
は逆の導電形例えばｎ形のソース領域３２とドレン領賊
３３とが形成される。
これら領域が形成され九基板３１の上に第１の絶ｍ Ｉ
！ ｆｉｌ 、？ばｓｔｏ、 ＩＩＩ ３４ 、’ロー
ティングゲート例λは多結晶シリコン膜３５、第２の絶
縁膜例えばＳ１０□ＪＩ！３６、コントロールゲート例
えば多結晶シリコンＭ３７、そしてこれらを保護する保
饅膜（明示せず）がこれらの１ＩＩＩＫ積層される。そ
して、そのソース領域３２とフローティングゲート３５
と會実質的に重ね合わせることなく且つこれらの間の絶
縁膜３４の膜厚をトンネル効果によシミ荷を移動させ得
る厚さ例えば２００ム以下の薄１［＠３８に形成する。
！ ｆｉｌ 、？ばｓｔｏ、 ＩＩＩ ３４ 、’ロー
ティングゲート例λは多結晶シリコン膜３５、第２の絶
縁膜例えばＳ１０□ＪＩ！３６、コントロールゲート例
えば多結晶シリコンＭ３７、そしてこれらを保護する保
饅膜（明示せず）がこれらの１ＩＩＩＫ積層される。そ
して、そのソース領域３２とフローティングゲート３５
と會実質的に重ね合わせることなく且つこれらの間の絶
縁膜３４の膜厚をトンネル効果によシミ荷を移動させ得
る厚さ例えば２００ム以下の薄１［＠３８に形成する。
さらに上紀換厚以外の第１の絶縁膜の膜厚金チャネル電
荷の注入上なしうる膜厚例えば４００ムに形成して本発
明記憶装置のセル３０が構成されている。なお、７０−
ティングゲート３５とソース領域３２とは横方向拡散長
程度の重なりが生じても、本実施例では実質的に重ね合
わされてないものとする。
荷の注入上なしうる膜厚例えば４００ムに形成して本発
明記憶装置のセル３０が構成されている。なお、７０−
ティングゲート３５とソース領域３２とは横方向拡散長
程度の重なりが生じても、本実施例では実質的に重ね合
わされてないものとする。
このセルが基板３１上に所定数形成されて半導体不揮発
性記憶装置が構成されている。この装置を回路図形式で
示したのが第４図である。
性記憶装置が構成されている。この装置を回路図形式で
示したのが第４図である。
第４図において、４０はセルに形成されるチャネルを表
わし、Ｗはワード＃（０−デコーダの出力線）、ＢＦ１
ビット線（コラムデコーダの出力線である。その他Ｏ参
照番号（１つのセルについてのみ示す）は第３図と同じ
である。
わし、Ｗはワード＃（０−デコーダの出力線）、ＢＦ１
ビット線（コラムデコーダの出力線である。その他Ｏ参
照番号（１つのセルについてのみ示す）は第３図と同じ
である。
次に、上述した構成の本発明記憶装置のセルの動作を説
明する。
明する。
セル３０への書込みに際して、そのコンドロールゲート
３７に＋１４ボルト程度の電圧を、ソース領域３２に０
ボルトを、そしてドレン領域３３に＋ｌＯボルトを印加
すると、ソース領域３２とドレン領域３３との間にチャ
ネルが生じてドレン領域３３からソース領域３２ヘチャ
ネル電流が流れる。このときフローティングゲート３５
の電位も上昇させられるからチャネルのピンチオフ領域
のホットエレクトロンが７０−ティングゲート３Ｓへ注
入される。１九、７ｇ−ティングゲート３５とソース領
域３２との関にも電界が印加されるが、上述のようにチ
ャネル部との膜厚比を小さ−くしているので上記電界は
トンネル開始電界（約７ ＭＶ／ａｎ）に達しない。従
って、ソース領域３２から７０−ティングゲート３５へ
のトンネル効果による電子の注入は生じない。このよう
にして、選択されたセルにおいてのみフローティングゲ
ート３５への電子の注入が生ぜしめられる。′）まシ、
１トランジスタ／セル構造でセルへ情報ビットを書込み
うる。
３７に＋１４ボルト程度の電圧を、ソース領域３２に０
ボルトを、そしてドレン領域３３に＋ｌＯボルトを印加
すると、ソース領域３２とドレン領域３３との間にチャ
ネルが生じてドレン領域３３からソース領域３２ヘチャ
ネル電流が流れる。このときフローティングゲート３５
の電位も上昇させられるからチャネルのピンチオフ領域
のホットエレクトロンが７０−ティングゲート３Ｓへ注
入される。１九、７ｇ−ティングゲート３５とソース領
域３２との関にも電界が印加されるが、上述のようにチ
ャネル部との膜厚比を小さ−くしているので上記電界は
トンネル開始電界（約７ ＭＶ／ａｎ）に達しない。従
って、ソース領域３２から７０−ティングゲート３５へ
のトンネル効果による電子の注入は生じない。このよう
にして、選択されたセルにおいてのみフローティングゲ
ート３５への電子の注入が生ぜしめられる。′）まシ、
１トランジスタ／セル構造でセルへ情報ビットを書込み
うる。
ｔた、フローティングゲート３５への電子の注入の有無
によってそのセルのしきい値に高低が住ぜしめられ、仁
れを利用して書込ｌれた情報ビットを１トランジスタ／
セル構造から読出しうる。
によってそのセルのしきい値に高低が住ぜしめられ、仁
れを利用して書込ｌれた情報ビットを１トランジスタ／
セル構造から読出しうる。
上述のようにして書込まれた情報ビットは次のようにし
て消去される。ソース領域３２に１４不ルトの電圧を印
加し、ドレン領域３３及びフントロールゲート３７管接
地電位にすると、第１の絶縁膜３４の薄膜部３８に電界
が集中され、フローティングゲート３５にトラップされ
ていた電子はソース領域３２ヘトンネル効果にょシ薄換
部３８を経て突き抜ける。
て消去される。ソース領域３２に１４不ルトの電圧を印
加し、ドレン領域３３及びフントロールゲート３７管接
地電位にすると、第１の絶縁膜３４の薄膜部３８に電界
が集中され、フローティングゲート３５にトラップされ
ていた電子はソース領域３２ヘトンネル効果にょシ薄換
部３８を経て突き抜ける。
このようなトンネル効果で電子が移動する薄膜部３８に
電子のトラップを生ぜしめにくい高品質の膜管成長させ
得るから、上述のような書込み／消去を繰返しても薄膜
部３８に電子がトラップされることはない。従って、書
込み／消去繰返し回数の増大も可能になった。
電子のトラップを生ぜしめにくい高品質の膜管成長させ
得るから、上述のような書込み／消去を繰返しても薄膜
部３８に電子がトラップされることはない。従って、書
込み／消去繰返し回数の増大も可能になった。
このように、本発明はチャネル注入に必要な１ＭＹ／、
程度のゲート電界を発生させ得るチャネル部Ｃと、トン
ネル注入に必要な７〜８ ＭＹ／ ａｓのゲート電界音
発生させ得るトンネル部Ｔとを同一〇絶縁ＩＩ（第１の
絶縁膜）３４に形成１これらを独立して動作させ得るｌ
トランジスタ／セル構造を実現している。
程度のゲート電界を発生させ得るチャネル部Ｃと、トン
ネル注入に必要な７〜８ ＭＹ／ ａｓのゲート電界音
発生させ得るトンネル部Ｔとを同一〇絶縁ＩＩ（第１の
絶縁膜）３４に形成１これらを独立して動作させ得るｌ
トランジスタ／セル構造を実現している。
従って本発明によれば、集積密度の向上ｔ−阻んでいる
ウェルを不要として集積密度を向上しコストダウンを達
成しつ＼ポリシリコン酸化膜の使用から生ずる低信頼性
を排除し九１トランジスタ／セル構造を提供し得る。従
って、よシ容量の大きい集積回路を実用化しうることと
なつ九。
ウェルを不要として集積密度を向上しコストダウンを達
成しつ＼ポリシリコン酸化膜の使用から生ずる低信頼性
を排除し九１トランジスタ／セル構造を提供し得る。従
って、よシ容量の大きい集積回路を実用化しうることと
なつ九。
第１図及び第２＠忙それぞれ従来の１トランジスタ／セ
ル構造管示す図、第３図は本発明のセル構造を示す図、
第４図は第３図に示すセルで記憶装ｆ／Ｉｔを構成した
図である。 図中、３１は半導体基板、３２はソース領域、３３はド
レン領域、３４は＠１の絶縁膜、３５はフローティング
ゲート、３６は第２の絶縁膜、３丁はコントロールゲー
Ｆ１３８は薄膜部である。
ル構造管示す図、第３図は本発明のセル構造を示す図、
第４図は第３図に示すセルで記憶装ｆ／Ｉｔを構成した
図である。 図中、３１は半導体基板、３２はソース領域、３３はド
レン領域、３４は＠１の絶縁膜、３５はフローティング
ゲート、３６は第２の絶縁膜、３丁はコントロールゲー
Ｆ１３８は薄膜部である。
Claims (1)
- 一導電型半導体基板１１ｍＫ設けられた反対導電型のソ
ース、ドレン拡散領域、該ソース、ドレン拡散領域の間
の＃基板上に第一〇ゲート絶縁膜を介して設けられたフ
ローティングゲート、該７０−ティングゲート上に第二
の絶縁膜を介して設けられたコントロールゲートとを有
してなる半導体不揮発性記憶装置において、前記第一〇
ゲート絶縁膜が皺ソース拡散領域と該７０−ティングゲ
ートとの間でトンネル効果により電荷を移動することが
できるＳ度の薄膜部上具備し、皺フローナイングゲート
への電荷の注入はチャネル領域から７０−ティングゲー
トへのチャネルホラ）中ヤリアの注入によシ行なわれ、
酸７０−ティングゲートからの電荷Ｏ放出紘該薄膜部の
トンネル効果によシ行なうようＫしてなることｔ％黴と
する半導体不揮発性記憶ａｍ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56210531A JPS58112370A (ja) | 1981-12-26 | 1981-12-26 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56210531A JPS58112370A (ja) | 1981-12-26 | 1981-12-26 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58112370A true JPS58112370A (ja) | 1983-07-04 |
Family
ID=16590897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56210531A Pending JPS58112370A (ja) | 1981-12-26 | 1981-12-26 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58112370A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038799A (ja) * | 1983-08-11 | 1985-02-28 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ用読み出し回路 |
| JPS61127179A (ja) * | 1984-11-21 | 1986-06-14 | ローム・コーポレーション | 単一トランジスタの電気的プログラム式メモリ装置、その製造方法及び使用方法 |
| JPS62276878A (ja) * | 1986-05-26 | 1987-12-01 | Hitachi Ltd | 半導体記憶装置 |
| US4985717A (en) * | 1989-02-21 | 1991-01-15 | National Semiconductor | MOS memory cell with exponentially-profiled doping and offset floating gate tunnel oxidation |
-
1981
- 1981-12-26 JP JP56210531A patent/JPS58112370A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038799A (ja) * | 1983-08-11 | 1985-02-28 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ用読み出し回路 |
| JPH0462159B2 (ja) * | 1983-08-11 | 1992-10-05 | Kogyo Gijutsu Incho | |
| JPS61127179A (ja) * | 1984-11-21 | 1986-06-14 | ローム・コーポレーション | 単一トランジスタの電気的プログラム式メモリ装置、その製造方法及び使用方法 |
| JPS62276878A (ja) * | 1986-05-26 | 1987-12-01 | Hitachi Ltd | 半導体記憶装置 |
| US4985717A (en) * | 1989-02-21 | 1991-01-15 | National Semiconductor | MOS memory cell with exponentially-profiled doping and offset floating gate tunnel oxidation |
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