JPS61127179A - 単一トランジスタの電気的プログラム式メモリ装置、その製造方法及び使用方法 - Google Patents

単一トランジスタの電気的プログラム式メモリ装置、その製造方法及び使用方法

Info

Publication number
JPS61127179A
JPS61127179A JP60205510A JP20551085A JPS61127179A JP S61127179 A JPS61127179 A JP S61127179A JP 60205510 A JP60205510 A JP 60205510A JP 20551085 A JP20551085 A JP 20551085A JP S61127179 A JPS61127179 A JP S61127179A
Authority
JP
Japan
Prior art keywords
layer
gate
source
floating gate
column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP60205510A
Other languages
English (en)
Other versions
JPH0682841B2 (ja
Inventor
サツテイエン・ムーカジー
トマス・チヤン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Exel Microelectronics Inc
Original Assignee
Exel Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=24704721&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPS61127179(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Exel Microelectronics Inc filed Critical Exel Microelectronics Inc
Publication of JPS61127179A publication Critical patent/JPS61127179A/ja
Publication of JPH0682841B2 publication Critical patent/JPH0682841B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Electronic Switches (AREA)
  • Static Random-Access Memory (AREA)
  • Networks Using Active Elements (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電気的にプログラム化し得る、かつ消去しうる
装置およびその製造方法に関する。この電気的にプログ
ラム化しつる記憶装置は通常、電気的消去式読取り専用
メモリ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅ　
Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　Ｍｅ
ｍｏｒｙ、　ＥＥＰＲＯＭ　）と呼ばれる型式のものと
しうる。さらに特定すると、本発明は高密度記憶装置へ
の使用に適した単一トラ７ノスタＥＥＰＥＩＯＭセルの
構造及びその製法に関する。
ＥＥＰＲＯＭ装置及びその製造法は当該技術分野で公知
である。一般にＥＰＦＩＯＭ又はｇＥＰＲＯＭは浮動ゲ
ート（ｆｌｏａｔｉｎｇ　ｇａｔｅ　）及び制御ゲート
（ｃｏｎｔｒｏｌ　ｇａｔｅ　）と呼ばれる電気接続子
により特徴づけられ、これらゲートは共に多結晶シリコ
ンを適当なドープ材料でドープ入れして多結晶を電導化
させることにより作成される。代表的なげ一プ材料はリ
ンである。
浮動ゲートは、絶縁材であるゲー）［化層により基板か
ら離隔される。この基板領域はチャンネルを確定する対
称なソース領域とドレーン領域を含む。
浮動ゲート及び制御ゲートは絶縁材料、例えば代表的な
二酸化シリコン（５ｉＯ２）の層により離隔されている
。ＥＰＦＩＯＭ又はＥＥＰＢＯＭ装置が作動する原理は
、電子又は電荷が容量的に「浮動ゲート」中に蓄えられ
ることにある。従って浮動ゲートと制御ゲートとの間の
誘電体層が重要である。
先行技術（例えば米国特許第４，２０５．１５　ａ号及
びＷ、Ｓ、ノヨ／ソン他著ｒ　ｌ５ＣＣＣダイノエスト
・オプ・テクニカルペーノンー」１５２ないし１５３−
！！−）（１９８０年２月号）を参照）では、浮動ゲー
トは低圧化学的蒸着チャンバ内で５ｉ８４を反応させて
形成され、次に別のドーピング工程にてｐｏｃｔｓをド
ープ入れされる。
二酸化シリコン層が次にシリコン多結晶層上に析出され
、もしくは熱的に成長される。この二酸化シリコン層は
代表的な場合約７５０Ｘである。
一般に、良好な多結晶間特性（１ｎｔｅｒｐｏｌｙ　ｑ
ｕａｌｉｔｙ　）及び破壊容量（ｂｒｅａｋｄｏｗｎ　
ｃａｐａｂｉｌｉｔｙ　）　　ｆ達成するには高い酸化
温度（１０５０℃以上）及び多量のリント−ピッグが必
要とされる。しかしなから多量にドープ入れされた多結
晶シリコンの高温における酸化はいくつかの欠点、たと
えば（１）ウェー・・上への自動ドーピング（ａｕｔｏ
ｄｏｐｉｎｇ　）を起こさせる、多結晶酸化の際の脱気
（ｏｕｔｇａｓｓｉｎｇ　）　＜２）浮動ゲートからト
ンネル酸化物へのリン拡散が酸化により強調される結果
、リンがこの酸化物中にトラッピングセンタを形成する
こと、を伴う。この電子トラッピングは１（３４）サイ
クルにてしきい値ウィン１−ＥＥＰＦＩＯＭセルを崩壊
させる。（Ｆｔ、Ｂ、アルカス他著「ツヤ−ナル・オプ
・エレクトロケミカル・ソサイエテイー」誌１２８２ペ
ーゾ、１９８２年６月号、Ｋ、サラスワット他著「コン
ピュータ・エイデイソド・デザイン・オプ・インテグレ
ーテッドサーキット・フアプリケーションプロセス・フ
ォーＶＬＳＩデバイス」２４４ないし２９０ペーノ、１
９８１年７月刊参照）したがって現在の装置はプログラ
ム操作及び消去操作に低い反復性を示すのである。
最後に、ドープ入れされ九多結晶シリコンの第二層が５
ｉ０２の絶縁層の頂部に形成される。
二酸化シリコンの絶縁層は７５０Ｘ程度なので、代表的
な書込み又は消去電圧すなわち浮動ゲートに電荷を荷電
し又は放電させるに必要な電圧は高かった。即ち２０Ｖ
を超えてい次。さらにこのことがゲート酸化物の厚さ、
接合部の深さ、グイ寸法に収縮限界（ｓｈｒｉｎｋａｇ
ｅ　１１ｍ１ｔｓ　）　ｆ与えていた。
窒化シリコン（Ｓｉ３Ｎ４）もまた、浮動ゲートと制御
ゲート接続子との間の二重誘電体（熱的酸化物とその上
に窒化シリコンを載せ友もの）である絶縁材として使用
されて来た。窒化シリコンは二酸化シリコンより高密度
である結果、浮動ゲートと制御ゲートとの間により高い
容量性結合を与える。
浮動ゲートと制御ゲート間の代表的二重誘電体は。
５００Ｘ酸化物と４００Ｘ窒化物で構成される。
しかし、絶縁層として窒化シリコン金使用した場合でも
書込み及び消去電圧は依然比較的高く、１８ｖ’ｌ超え
る。在来のＥＥＰＦｔＯＭ装置に対する高い消去及びプ
ログラム電圧が関心の的である。このような高電圧の必
要性が、装置作動時における別の高電圧源を必要とする
に至り、めるいは必要なプログラム及び消去レベルまで
供給電圧を昇圧するための特別な電圧増倍回路を装置内
に設けることが必要となつ几。
別の欠点は、現在のＥＥＰＦｔＯＭ構造はメモリーアレ
ー内で使用される場合は個々の記憶セルを相互に分離す
るための別の制御回路を必要とすることである。このこ
とは装置の幾何学的形状を増大させる。たとえば各ＥＥ
ＰＩ’ｔＯＭセルに対する制御トラン７スタの必要条件
が指定されたとすると、在来のＥＥＰＦＩＯＭセλに必
要な等側窓間は１６５平方ミクロンである。
在来ＥＥＰＦＩＯＭ装置に関するこれらの問題及び他の
問題は、本発明によって克服される。本発明の電気的に
消去可能なプログラム式記憶装置は、ソースとドレーン
を有する単結晶半導体材料の本体と、本体上に配置され
＊ｌｌＡ縁材の第一層と、絶縁材第一層上に配置された
浮動ゲートと、浮動ゲート上に配置され友絶縁材第二層
と、絶縁材第二層上のゲートとを含み、このソースはリ
ン等の第一の材料の深い領域と、ヒ素及びリン等の第二
の材料の浅い領域とから形成され、このドレーンはこの
第二材料の浅い領域で形成され、さらにヒ素等のみの深
い領域部の一部分が絶縁材第一層の下方に延び、かつこ
の第一材料は、接合部のゲートとの重なり合いを最適化
すべく選択される結果、浮動ゲートとソースとの間の容
量結合全制御できる。
本発明の別の局面では、絶縁材の第一層は第二層に対し
てもつと薄く、第一層の絶縁材は実質上トラップに関与
しない。
本発明の別の局面によれば絶縁材の第二層は高い誘電率
を有するように選択される。この条件は酸素組成の高い
五酸化タンタルと熱酸化物のサンドイッチにより充足す
ることができる。
上記構造をもつ７’？−ＥＥＰＲＯＭセルはあたかもそ
れがＥＰＦＩＯＭであるごとくにプログラムし得、かつ
ＥＥＰＥＩＯＭと同様に消去可能である。この装置ケプ
ログラム化する友めには、この装置のドレーン及びゲー
トがソースポテンシャルより上の予定ポテンシャルに昇
圧される。セルを放電、すなわち消去するため、ドレー
ンは浮動され、ソースがゲートポテンシャルより高いポ
テンンヤルに上昇される。
本発明のこの装置の上記プログラム特性及び消去特性の
ため、このような装置一つでメモリーセルが形成でき、
選択トランジスタ（５ｅｌｅｃｔ。
ｔｒａｎｓｉｓｔｏｒ　）　ｆ必要としない。さらに第
−及び第二層の絶縁材を選択すること、及びソースもし
くはドレーン領域を対称形状とすることにより、プログ
ラム電圧が低くてよいことに加えて著しくセル寸法が小
さくて済む。
さらに反応性スパンタリング全行ない、かつス／４’ツ
タリングガスとしてアルゴンと酸素を使用することによ
り熱酸化層の上に五酸化タンタルの層全成長させること
が絶縁材第二層としての高品質五酸化タンタルを与える
、ということが見出されている。
さらに乾燥した酸素中で８５０℃にて第一層の絶縁材と
してオキシ窒化物を成長させ、次にその絶縁材全アンモ
ニアもしくはアルゴン雰囲気中で１０５０℃にて焼鈍す
ることにより、実質上トラップのない層が与えられるこ
とが判明している。
さらに、浮動ゲートヲ正しい位置にドープ入れすること
により、絶縁材第二層が上載せ成長される著しく滑らか
な表面を得ることができる。
それ故、本発明の目的は、それ自体が完全なメモリーセ
ルとして使用しうるＥＥＦＲＯＭ　）ランノスタを与え
ることである。
本発明の別の目的はＥＰＦｔＯＭ装置におけると同様に
プログラムでき、かっＥＥＦＲＯＭ装置のように消去で
きる、メモリ装置を与えることである。
本発明のさらに別の目的は小さな表面積を有するＥＥＦ
ＲＯＭ　）ランノスタを与えることである。
本発明のさらに別の目的は先行技術に比して実質的に低
いプログラム電圧及び消去電圧で済むｇＥＰＲＯＭＥＰ
ＲＯＭセルとである。
本発明に関するこれらの目的及び他の目的、特徴、利点
は本発明の好ましい実施例に関する下記の詳細な説明と
添付の図面から了解されよう。
ここで第１図を参照すると、代表的なＥＰＲＯＭ　トラ
／ノスタ装置の断面が示されている。ソース（１０）と
ドレーン（１２）は基板（１４）上に形成されている。
ソース（１ｏ）とドレーン（１２）は基板（１４）中ニ
チャンネル（１６）　’に確定する。チャンネル（１６
）上方にはゲート誘電体層（１８）を形成する絶縁材の
層がある。半導体材料の浮動グー）　（２０）はゲート
誘電体層（１８）の上方に形成される。最後に、絶縁材
（２２）の第二層の上方に、半導体材料の層が形成され
て制御グー）　（２４）’を成す。フィールド酸化物（
２６）はトランノスタ構造を周囲装置から隔離させる。
ドレーン（１２）、ゲート（２４）　、及びソース（１
０）それぞれに電圧を印加する几め、電気接続子（２６
゜２Ｂ、３０　）が与えられる。
代表的なＥＰＲＯＭセルのグログラミングはドレーン（
１２）のポテンシャルを８ないし１２ゼルトに上げ、ソ
ース（１０）ｆｒ、接地ポテンシャルに保ち、約１３な
いし２１ゼルトの振幅で約１ないし１０ミリ秒の周期の
ノクルスを制御ゲート（２４）に印加することにより達
成される。
これらの条件の結果、チャンネル（１６）内に電導領域
が設定され、ここを電子（６２）が加速されて行く。こ
の電動領域は第１図の破線（３４）により示される。ド
レーン（１２）、ソース（１０）　、及びゲート（２４
）に印加される電圧の大きさ及び極性は、この電導領域
（３４）がドレーン（１２）の隣接領域内で「ピンチオ
フ」となるようにする。このことにより電子（３２）が
ポテンシャル的に十分に高くされ、その結果「熱く」な
り、これらの熱い電子は衝突電離化によってさらに電子
空孔対を創成する。この条件では、これら電子はゲート
誘電体（１８）の絶縁性を克服しうるエネルギーレベル
まで上昇される。
これら熱い電子はしたがって、ゲート誘電体（１８）の
ポテンシャル障壁を「飛び越える」ことができる。その
後、制御グー）　（２４）により発生される電場のため
、これら電子は浮動グー）　（２０）に吸引されて、そ
こに蓄積される。
ＥＰＥＩＯＭ構造の顕著な欠点はＥＰＦｔＯＭが紫外光
の照射によって消去されなければならないことである。
ＥＰＦｔＯＭセルがアレー中にあるときは、これらセル
は実質的にすべて一緒に消去される。したがって、アレ
ー中に記憶されたプログラムを変更しようとするとき、
その変更が小さなものであっても、アレー全体が消去さ
れなければならず、プログラム全体を再びアレーに入れ
なければならない。
第２図を参照すると、ｍＥｐｐｏＭ構造が示されている
。この構造はＥＰＦＩＯＭと比較するとプログラミング
及び消去に異った機構全利用する。ＥＰＦｔＯＭと同様
、ＥＥＦＲＯＭ構造はドレーン（３６）、ソース（３８
）、ゲート酸化物層（４３）により基板から離隔された
浮遊グー）　（３２）　、別の酸化物層（４５）により
浮遊ゲ−）　（３２）から離隔されたゲート（４０）　
’ｉ有する。
これらはすべて析出され又は熱的に成長される。
しかしＥＥＰＲＯＭＥＰＲＯＭセルレーン（５６）と浮
動グー）　（４２）の間の薄いトンネル誘電体（４６）
１ｇ：与える点でＥＰＥＩＯＭ構造と異なる。第２図か
ら判るように、トンネル誘電体（４６）上方に配置され
几浮動グー）　（４２）部分はドレーン（３６）上に配
置される。
さらにトンネル誘電体（４６）と整合される１、ゲート
部分（４０）もまたドレーン（３６）上に配置される。
この構造体のプログラミング及び消去はゲート線（４８
）とドレーン線（５０）の間に電位差を誘起させること
により達成される。その電位差は２０ボルトの程度であ
る。この薄い誘電体領域シエゲートとドレーン間の高電
圧に結合されると「ファウラー・ノルドハイムトンネル
効果」と呼ばれる現象を可能にする。プログラムを入れ
るためには、すなわチ浮動ゲートに電子を配するために
は、ドレーンは接地ポテンシャルに維持されるが、ゲー
トは約２０Ｖポテンシヤルで約１０ミリ秒間、ノクルス
を加えられる。消去すなわち浮動グー）　（４２）から
電子を除去する友めには、ゲートは接地ポテンシャルに
保持される一方、ドレーン（３６）は約２０Ｖ（７）ポ
テンシャルで約１０秒間、ノ４ルスを加えられる。
これら消去及びプログラムの過程中、ソース（３８）は
浮動することが許される。これらの条件のもとて電子は
浮動グー）　（４２）へ、又はグー）　（４２）から、
トンネル効果を起こす。
上記のＥＥＰＦＩＯＭ構造を以ってすればＥＥＰＦＩＯ
Ｍセルは個別にプログラムし、又は消去することができ
る。
代表的な場合、アレー中のすべてのセルが同一の論理値
にプログラムされ、その後、各個セルがアレー中に最終
論理値を配すべく選択的に消去される。しかし前述し友
ように、この典型的ＥＥＰＦＩＯＩＪの欠点のうちには
、（１）セルのプログラム又は消去に高い電圧が必要な
こと、（２）　ＥＥＰＲＯＭセルがアレー中で使用され
るときは各セルを孤立させるために各ＥＥＰＦｔＯＭセ
ル毎に選択トラン７スタが必要なこと、がある。
ここで第３ａ図、第３ｂ図、及び第３Ｃ図を参照して本
発明の詳細な説明する。本発明の構造は非対称のドレー
ン又はソース接合、均一な薄いゲート誘電体、及び制御
ゲートと浮動ゲートとの間の高誘電率誘電体を有するこ
とを特徴とする。これらの特徴の結果、　ＥＥＰＲＯＭ
装置がＥＰＲＯＭと類似の方法でプログラム可能であり
、かつｇＥＰＲＯＭと同様な方法で消去可能であり、し
かもこれらを低電圧で行うことができ、ＥＰＦＩＯＭと
同じ物理的大きさであり、アレー中で使用するときも選
択トラン７スタが不要である。　ＥＥＰＥｔＯＭ装置が
得られる。
第６ｂ図は本発明の好ましい実施例の断面図金示す。基
板（５２）はその中に形成された比較的浅いドレーン領
域（５４）と、深いソース領域（５６）ｔ−有する。
ソース（５６）とドレーン（５４）の間にチャンネル（
５８）が確定される。ゲート誘電体（（１５））はチャ
ンネル（５８）上方に形成されて、ドレーン（５４）ま
で延ヒ、７−ス（５６）の部分（６２）と重畳する。こ
の層は全断面にわたり比較的に均一の厚さを有すること
に注目されたい。
浮動グー）（（１４））はゲート誘電体の上方に形成さ
れる。誘電体の第二層（６６）が浮動グー）　（（１４
））上方に形成される。最後に制御グー）　（６８）が
絶縁材第二層（６６）の上方に形成される。
第３ａ図は本発明のいろいろな成分の物理的配置の上面
図を示す。この図かられかるように、制御グー）　（６
８）及び浮動グー）　（（１４））は相互に上下関係に
、かつチャンネル（５８）の上方に配置される。ソース
拡散部（５ｏｕｒｃｅ　ｄｉｆｆｕｓｉｏｎ　）　（５
６）は浮動ゲート（（１４））の下に延びる。
第６ｃ図は第３ａ図の線３Ｃ−！、Ｃに沿ってとった本
発明の断面図である。第３ｂ図及び第３ｃ図かられかる
ように、本発明の構造は典型的なＥＥＰＦＩＯＭよりも
顕著に対称的であるが、典型的なＥＰＥｔＯＭＰＥ上り
も非対称的である。さらに特定すると、本発明の装置は
ゲート誘電体、浮動ゲート、ゲート間誘電体、及び在来
のＥＥＰ１’ｔＯＭのトンネル用誘電体に関連した制御
ゲートに著しいくぼみ（ｄｉｐ）がない。さらに本発明
の非対称的ソース又はドレーン形状は在来のＥＰＦＩＯ
Ｍの対称的なソース又はげレーン接合部と顕著に異なる
。
作動上、本発明のＥＥＰＦＩＯＭセルのプログラミング
はドレーン（５４）及び制御ゲート（６８）ヲソース（
５６）のポテンシャルより高い予定のポテンシャルに昇
圧することにより達成される。本発明の好ましい実施例
ではドレーン（５４）は４ないし６Ｖの間に昇圧される
が、ゲートは約０．５ないし５ミリ秒の間、約１０ない
し１２Ｖの振幅にてノクルスをかけられる。これらの条
件のもとで、「熱い」電子が発生され、ゲート誘電体（
（１５））を通して加速され、浮動ゲート（（１４））
に至る。本発明の好ましい実施例では、このことにより
浮動ゲートのしきい値が約５．５ないし５，５ｖ増大す
る。したがって本発明におけるプログラミングは典型的
ＥＰＦＩＯＭの場合と同様である。
他方、本発明のＥＦＲＯＭセルの消去はドレーン（５４
）を浮動させ、制御ゲート（６８）を接地ポテンシャル
に保持し、ソースに高電圧ノクルスを印加することによ
り達成される。本発明の好ましい実施例では、このパル
スは１０ないし１３Ｖの振幅と０．５ないし５ミリ秒の
持続性を有する。これらの条件のもとで、ファウラー・
ノルドハイムトンネル効果が浮動グー）　（（１４））
と、浮動グー）　Ｃ（１４）＞下方に延びるソース拡散
部（５６）の部分（６２）との間で発生する。この消去
操作はセルのしきい値電圧ｆｔ１■程度まで低減させる
。
上記のプログラミング及び消去機構の混成により、部分
的に、本発明のメモリーセルのアレー（配列）中の各メ
モリーセルに対して選択トランジスタが別個に必要では
なくなつ友。
このセルの論理状態はＥＰＦＩＯＭセルに関連している
ものと同様に決定される。ソース（５６）は接地ポテン
シャルに保持され、ゲートは乙ないしＳｖのポテンシャ
ルに保持され、ドレーンは１ないし２ｖに保持さ五る。
これらの条件の下で、消去済みのセルは２５ないし５０
マイクロアンペアの電流レベルにて伝導する。他方、プ
ログラム済みセルは伝導しない。
上記のことから、本発明による改良された性能がＥＰＦ
ＩＯＭグログラミング機構及びＥＥＰＲＯＭ消去機構全
採用することのみならず、非対称的なソース又はル−ン
接続子、卓越した捕捉（ｔｒａｐｐｉｎｇ　）特性を有
する薄いゲート誘電体（（１５））、及び高い誘電率の
浮動グー）　（（１４））と制御グー）　（６８）との
間の誘電体層を具備することによっても達成されるので
あることを了解され友い。また、これらの特徴がある一
方で、これらの各特徴自体によりまたはその結果として
、本発明の性能が高められ、これら特徴が結合して在来
のＥＥＰＢＯＭ構造よりはるかに優れた改良がなされる
ことに注目されたい。
第４図を参照すると、制御ゲート、浮動ゲート。
ソースチャンネル及びドレーン間の容量結合を示す等価
回路が図示されている。この容量結合はグロダラム演算
もしくは消去演算の期間中、浮動ゲ−ト（（１４））に
記憶され、又はグー）　（（１４））から抽出されるこ
ととなる電子の量を決定する重要な役割を果す。制御ゲ
ート（６８）と浮動ゲート（（１４））との間の容量結
合が容量（７０）により表示されている。
浮動グー）　（（１４））とドレーン（５４）との間の
容量結合は、容量（７０）により表わされている。浮動
ゲート（（１４））とチャンネル（５日）との間の容量
結合は容量（７４）により表わされている。最後に浮動
ゲート（（１４））とソース（５６）との間の容量結合
は容量（７６）により表わされる。
基板（５２）に相対的な浮動グー）　（（１４））にか
かる電圧”ＦＧは次式 ％式％）） により確定されることを示すことができる。ここで■。
は制御ゲートに印加される電圧である。
浮動グー）　（（１４））にかかる電圧が高い程、浮動
ゲートに蓄えられる電子の量は大きい。そして、浮動ゲ
ートに蓄えられる電子が多い程、本装置のしきい値が高
くなる。
本発明の構造は数通りの方法で浮動ゲートにかかる電圧
を最大にする。誘電体（６６）に関して言えば、高い誘
電率、即ち５以上、を有する材料を選択することにより
、浮動ゲートに結合される電圧を増大できる。本発明の
好ましい実施例では五酸化タンタルを使用できる。五酸
化タンタルは約２１なる誘電率を有する。誘電率７の窒
化シリコンも使用することができる。このことにより小
さな物理的大きさのもので高い容量を得ることができる
。
容量（７０）の値が大きい程、浮動グー）　（（１４）
）にかかる電圧に対する容量（７２）（７４）（７６）
の負担が小さくなる。本発明における代表的なセル寸法
は５ミクロン四方であり、リトグラフ技術の改良によっ
ては更に小さくできる。
五酸化タンタルの保有特性（ｒｅｔｅｎｔｉｏｎｃｈａ
ｒａｃｔｅｒｉｓｔ＋ｉｃ　）は誘電体層（６６）が五
酸化タンタルと熱酸化物とのサンドイッチで形成される
と増大することができる。好ましくはこの五酸化タンタ
ル層は約５００Ｘの厚さであり、熱酸化物層は約１５０
Ｘの厚さである。さらに少々酸化物を増加させた五酸化
タンタル材料はデータ保有性が良好になることが見出さ
れている。熱酸化物層は、五酸化タンタルが単独で使用
される場合に通常許されるよりも高い温度サイクルが製
造工程で使用できることが見出されている。さらに熱酸
化物層は五酸化タンタルを通して流れる漏れ電流を低減
する。
ゲート誘電体（（１５））の選択は本装置の性能を高め
る別の手段である。第６ｂ図かられかるように、浮動ゲ
ート（（１４））とソース（５６）との間の第４図容量
（７６）はゲート誘電体（（１５））とソース（５６）
との間の重畳部面積（６２）、ゲート誘電率、及びゲー
ト誘電体の厚さの関数である。本発明の好ましい実施例
では、ゲート誘電体（（１５））は１００ないし２００
Ｘの範囲の厚さを有する。好ましくはこのゲート誘電体
は窒化酸化物で形成され、重畳領域（６２）は小さく、
好ましくは０．５ないし０．４マイクロメータ、にされ
る。
これらのパラメータの選択に影響する因子は多数存在す
る。その一つはグロダラム済み状態と消去済み状態間の
セル反復可能性である。この反復可能性は一部的にはゲ
ート誘電体（（１５））のトラッピング特性と、ゲート
誘電体（（１５））′ｆＩ：通る電流密度とにより決定
される。電流密度が高い程、反復可能性は小さくなる。
本発明の方法によれば、ゲート誘電体層（（１５））が
トラッピング効果を比較的受けないようにできるように
するには窒化酸化物が層（（１５））に対する好ましい
材料である。又、オキシ窒化物がリンの移動に対する良
好な障壁であり、したがって浮動ゲート（（１４））の
一体性を保存することが見出されている。
ゲート誘電体層（（１５））内の電流密度は層（（１５
））の面積及び厚さの関数である。浮動グー）（（１４
））とソース（５６）との間の容量はゲート誘電体層（
（１５））の厚さに比例し、ゲート誘電体層（（１５）
）ｔ−通る電流密度はこの厚さに逆比例する。容量（７
６）の値はソース（５６）の重畳部分（６２）に比例す
る。
ゲート誘電体層（（１５））の厚さと重畳部分（６２）
の大きさは、したがって層（（１５））　を通る電流密
度を最適化し、かつソース（５６）と浮動グー）　（（
１４））間の容量結合を最適化すべく選択される。ゲー
ト誘電体層の厚さに対する別の制限はファウラー・ノル
トノ・イムトンネル効果が薄い誘電体層を要求すること
である。したがって本発明の好ましい実施例ではゲート
誘電体は好ましくはオキシ窒化物で形成され、１００カ
いし２００＾の厚さを有している。
さらに、ソース（５６）の重畳領域（６２）は約０．６
ないし０゜４ミクロンである。上記の構造を持たせると
１０６程度の反復可能性が得られる。
上に概略したように、本発明はまた非対称のソース又は
ドレーン接合部を有する。本発明の好ましい実施例では
ソース（５６）は浅い拡散領域（７８）及び深い拡散領
域（８０）で形成される。深い拡散領域（８０）ＩＩ″
ｉ浮動ゲートの下に約０．２ミクロンで延び、浅い拡散
領域（７８）は浮動ゲートの下に約０．１ミクロンで延
び、０．６ないし０．４ミクロンの重畳領域（６２）ｔ
−形成する。本発明の好ましい実施例では、ドレーン拡
散領域（５４）はヒ素で形成され、浮動ゲートの下に約
Ｏ，１ミクロンで延び、浅いソース拡散領域（７日）は
ヒ素とリンで形成され、深い拡散領域（８０）はリンで
形成される。
リンを用いた深い拡散領域が本発明の好ましい実施例で
使用される理由は、その速い拡散性能が、必要な重畳部
分（（１５））　を形成できる一方で滑らかな曲率の深
い拡散部分（８０）＝ｉ与えることができるからである
。この滑らかな曲率はソース接合の破壊電圧を大いに増
大させる。このことはソース（５６）で特に重要である
。その理由は、ゲート誘電体（（１５））の厚さが小さ
く、ソースが本発明による消去演算期間中に出会う電圧
が高いからである。
本発明の方法によれば、本発明のセルの好ましい実施例
はＣＭＯＳ処理に適合できる。初め材料は（１００）方
向と５６ないし６３オーム二の抵抗率を有するＰ型材料
である。これは第３ｂ図におけるＰ基板（５２）としう
る。Ｎ型ウェル内に密度４．０Ｘ１（３３）２／ｃＩｒ
Ｌ２の９０　Ｋｅｙのｐ５１が打込まれる。この打込み
（ｉｍｐｌａｎｔａｔｉｏｎ　）は９５０℃で４５分間
、湿式酸化（ｗｅｔ　ｏｘｉｄａｔｉｏｎ　）によりウ
ェル中で行なわれ、それに続けて１１５０℃で窒素Ｎ２
が打込まれる。
その後、厚さ５００Ｘのパッド酸化物（ｐａｄｏｘｉｄ
ｅ　）が０２雰囲気中で１０００℃にて形成される。
その後、シリコン窒化物が析出される。次に能動領域（
ａｃｔ＋ｉｖｅ　ｒｅｇｔｏｎ　）が確定されて厚さ１
５０Ｘのスクリーン酸化が行なわれる。次にフィールド
領域が確定され、・こめフィールドが５０　Ｋｅｙにて
４Ｘ１（３３）３／ｃＩｒＬ２の照射率でＢＦ５　ｉ打
込まれる。
次に０２雰囲気内で４０分間、１０００℃でフィールド
酸化物が形成された後、９２０℃にて８５分間、Ｎ２雰
囲気内に置かれる。次にＮ２と０２内で９２０℃に６時
間置かれて６５００人の厚さにされる。次にセル領域が
確定され、その後４０　Ｋｅｖ、照射率５×１（３３）
２／ｃｗＬ２でＢＮが打込まれる。上記の製造工程は在
来のものである。
この段階ではドレーン及びソース領域がまだ形成されて
いないがすでに確定されており、チャンネル部分も確定
されており、従ってセルの能動領域が確定できる。次の
段階では厚さが１００Ｘないし２００Ｘのセル酸化物層
が８５０℃にて成長される。このセル酸化物層はゲート
誘電体（（１５））？表わす。トラッピング効果を比較
的に受けない層を与えるために、酸化層は乾燥し几酸素
雰囲気中で成長される。その後、アンモニア（ＮＨ５）
及びアルゴン（Ａｒ）の雰囲気中で１０５０℃にて１０
分間、酸化物層上に熱窒素化が行なわれる。この高温す
なわち１０５０℃が層から水８２０　ｋ除去する一方、
アンモニア又はアルゴン雰囲気が材料からすべてのｏＨ
ラジカル基金除去する。結果として比較的トラップのな
いオキシ窒化物層が得られる。
次の段階で、浮動ゲート（（１４））がゲート誘電体（
（１５））の上に析出される。このことは多結晶シリコ
ンが浮動ゲートとして析出されるときに多結晶シリコン
の正しい位置におけるドーピングを必要とする。これを
果すため、ＳｉＨ４及びＰＨｓが化学的蒸着により結合
されてＳｉ　（リンのドープされ友もの）が形成される
。多結晶に正しい位置のドーピングを行うことによって
、高温の製造段を付加することが避けられる。このこと
は多結晶シリコンの粒度（ｇｒａｉｎ　５ｉｚｅ　）　
ｔ″最小化する上に重要である。
多結晶の粒度が小さい糧、滑らかな多結晶表面が得られ
、その結果、信頼性の高い薄層の酸化物が多結晶表面上
に成長できることが見出されている。
次の段階は制御ゲート（６８）と浮動ゲート（（１４）
）の間に誘電体層（６６）　ｔ−形成することである。
本発明の好ましい実施例では、この誘電体層は薄い熱酸
化物層と比較的厚い五酸化タンタル層を含む。この熱酸
化物層は初め１（３４）０℃で成長される。その次にア
ルゴンと酸素のス・９ツタリング気体を用いて超純粋な
タンタルをスＡ？ツタリングにかける。
本発明の好ましい実施例ではアルゴン対酸素の比は約４
：１である。好ましくはスパンタリング気体の酸素組成
は少くとも２５％である。また、その結果得られる五酸
化タンタル析出物Ｔａ２０５は、その組成が約Ｔａ２０
５．２５ないしＴａ２０５．５　となるように、やや酸
素組成が多いことが好ましい。この五酸化メンタルとシ
リコン酸化物のサンドイッチの結果、制御グー）　（（
５８）と浮動グー）　（（１４））の間の漏れ電流が低
減され、結合比が高められる。浮動ゲート及び基板間の
消去又はプログラム演算時の電圧は、したがって増大さ
れる。
その後、五酸化タンタル、熱酸化物、及び多結晶層（２
０）は第３Ｃ図に示す方向に浮動ゲート（（１４））を
確定すべくエツチングに付される。
本発明のセルの代表的製造工程では、周辺の回路例えば
感知トランノスタ、アドレス復号回路等、もまた同一チ
ップ上に与えられる。したがってそのような他の周辺装
置が存在する場合は、これら装置を形成するための次の
段階がある。しかし、周辺装置が存在しないときは、製
造工程における次の段階は制御ゲート層の析出となろう
。
前者の状況の場合、即ち周辺装置が同一チップ上に形成
される場合、これら周辺装置用のゲート誘電体は約３０
０Ｘの厚さに、かつ温度約１０００℃にて、形成される
。その後、二段階のホウ素打込みが酸化物層上に行なわ
れる。このことによりやや深いホウ素密度領域が発生し
てソースとドレーンの突接現象（ｐｕｎｃｈ−ｔｈｒｏ
ｕｇｈ　ｐｒｏｂｌｅｍｓ　）の発生が低減する。最初
のホウ素打込みは５０　Ｋｅｖで行なわれ、第二の打込
みは１００　Ｋｅｖで行なわれ、「二山」形の打込みグ
ロフィルを形成する。
その後、制御ゲート層（６８）が好ましくは多結晶シリ
コンで形成される。この層は周辺装置に対する在来の制
御ゲートとなる。この層は次に在来の方法でドープ入れ
される。
上記諸段に続いて制御ゲート領域の確定とエツチングが
行なわれる。
その後、ソースとドレーンの領域がマスクをかけられて
約α２ないし０．３マイクロメータの深さまでヒ素を打
込まれる。次にル−ン領域がマスクをはずされ、ＥＥＰ
ＲＯＭセルのソース領域中にリンの高電圧打込みが行な
われる。速いリンの拡散特性が、浮動グー）（（１４）
）とソース（５６）の間の重畳部分（６２）が得られる
と共にソース接続子における高破壊電圧に必要な滑らか
な曲率が得られるための機構を与える、ということが見
出されている。
上の段階に続けてＰ−チャンネル周辺装置用のソース及
びドレーン領域の打込みが行なわれる。その後、３９０
℃にて厚さ１ミクロンのＢＰＳＧ析出がなされ、次に水
蒸気酸化雰囲気中で２０分間、９００℃にて、このガラ
スの緻密化（ｄｅｎｓｉｆｉｃａｔｉｏｎ）　ｆ行なう
。最後に５０　Ｋｅｆにて照射率３×１（３３）５／ｃ
ｒｒＬ２のリンでＮ＋プラグ打込み（Ｎ”　ｐｌｕｇ　
ｉｍｐｌａｎｔａｔｉｏｎ　）が行なわれ、接触領域に
おけるスパイクを低減させる。
上記段に続いて、在来の損傷除去、金属化、及びノ９シ
ペーション（ｐａｓｓｉｖａｔｉｏｎ　）が行なわれる
。
上記の装置構造及び製造法によって高密度例えば１メガ
ビツトの密度、のＥＦｉＦＲＯＭメモリーの製造が可能
となる。第５ｂ図を参照すると、そのような密度を与え
得るアレーが例示されている。このメモリーセルアレー
は破線（８２）で囲まれたもので、他方メモリーアレー
の一つのセルは破線（８４）で囲まれている。本装置上
の周辺回路は在来の行アドレス復号回路（８６）、列ア
ドレス復号回路（８８）、感知増幅回路（９０）、出力
バッファ回路（９２）及び入カパツファ回路（９４）ｔ
−含む。これら在来の回路は製造段を述べた前記の文節
で述べた周辺装置に対応する。
第５ａ図は代表的な先行技術のＥＥＲＲＯＭメモリーセ
ルで、破線（９６）で囲まれた部分がそれである。先行
技術のＥＥＰＦｔＯＭ装置にはプログラミング及び消去
用の電圧条件がある几め、選択トランジスタ（９８）が
ＥＥＦＲＯＭ　）ランノスタ（１００）に関連して必要
である。この選択トランジスタは特定のメモリーセルが
作動中であるときに他のメモリーセルからＥＦ、ＰＦｔ
ＯＭセルを孤立させる役割を果す。それ故、先行技術の
ＥＥＰＲＯＭメモリーセルは二つのトランジスタと約１
６５平方ミクロンの表面積を必要とする。
これとは対照的に、本発明のＥＥＰＦＩＯＭセルではそ
のプログラミング及び消去の必要条件の特徴のため、本
発明によるメモリーセルは２５平方ミクロンのみの面積
が必要で、しかも選択トランジスタは全く不要である。
し友がって第５ｂ図に示すアレー構造体が使用できる。
ここで隣接のトランジスタは方向が逆転していることが
了解できよう。したがってアレーの左上隅ではセル（８
４）はそのソースが次の列のトランジスタ（１０２）の
ソースに接続されている。トランジスタ（８４）のドレ
ーンは同一列のトランジスタ（１（３４））のドレーン
に接続されている。トランジスタ（１（３４））及びト
ランジスタ（８４）に対するドレーンは列アドレス復号
回路（８８）からの線（１０６）に接続される。
＠！　（１０６）はトランジスタ（８４）（１（３４）
）により共用される列のトランジスタの他のすべてのド
レーン接合部に接続される。トランジスタ（８４）のゲ
ートは行アドレス復号回路（８６）から来る線（１０８
）に接続される。線（１０Ｂ）はトランジスタ（８４）
（１０２）と同一の行内のすべてのトランジスタのゲー
トに接続される。
メモリーセルの各々に対するこれらソース線の共通接続
が図示されている。アレー（８２）の相互接続形状のた
め、共通ソース接続全使用しながらも、個別的なセルプ
ログラミング？し、かつセルすべての消去を行なうこと
ができる。友とえば、セル（８４）ｔ−プログラムした
いとき、列アドレス復号回路（８８）からの線（１０６
）に、行アドレス復号回路（８６）からの線（１０８）
と共に、高電圧金かける。同時に共通ソース線（１１０
）が接地ポテンシャルに維持される。他の列の他のセル
におけるドレーン線は接地されているので、かつセル（
８４）と同じ行の他のすべてのセルに対するゲート線が
接地されているので、他のメモリーセルの内容に影響は
ない。
同様にして消去モードが所望される場合は、共通線（１
１０）が高Ｉテンシャルレベルに上昇されると共に対応
のゲート線（１０８）が接地ポテンシャルに保持される
。第５ｂ図かられかるように、各行のメモリーセルのソ
ース端子が共通接続されているため、これらの行すべて
の全セルが消去される。
もっと少数の行部分が任意時に選択的に消去しうるよう
にしたいときは、列間に選択的間隔にて孤立化トランジ
スタを付加すればよい。
アレー内のバイト消去はセルのバイト毎に余分の選択ト
ランジスタを付加することにより達成される。これは第
５ｄ図に図示されている。
バイト（１）全消去するには線（ＷＥ、２）　ｋ高ポテ
ンシャルとし、その対応のバイトに対するソース線たと
えば線（１２６）　？高ポテンシャルにする。他のワー
ド線はすべて低ポテンシヤルに保持される。
すべてのビット線（列）、（例えば１２８　）、は浮動
し次ままに保たれる。これらの条件のもとで、バイト（
１）のセルはソース側に高ポテンシャルを、ゲート側に
低ポテンシヤルを見る。このことによってセルは消去さ
れ、低いｖＴ状態となる。バイト（２）はそのゲートも
ソースも共に高ポテンシャルにあり、かつドレーンが浮
動しているので、乱されない。
本発明の好ましい実施例では、選択されなかったＶ１７
Ｌ２線のバイト内データが乱されないで残ること全確実
ならしめるため、未選択のソース線すべてが中間レベル
例えば５ボルトに保持される。ソース又はドレーンの接
合部自体の非対称構造及び本発叫のグログラミング形状
は、未選択ソース線を中間レベルまで上昇しない場合で
も、線（ＷＥ、２）が関与する未選択バイトに起こる不
慮の変更に対して保護を与える。
上記のことは次の理由により真であると信ぜられる。線
（ＷＥ２）につながれたバイトの場合について言えるよ
うに、ゲートが高でソースがもつと低いポテンシャルに
あるとき、チャンネル（５８）は伝導状態である。した
がって浮動ゲートから見友容量はチャンネル全体にまた
がる容量例えば第４図の容量（７２）（７４）（７６）
に等価である。これは大容量成分であり、したがって非
常に低い容量結合比、例えば０．１ないし０．２　ｔ−
与える。このような事情なので、ファウラー・ノルトノ
・イムトンネル効・果は発生せず、浮動ゲート上の電荷
には何の変化も生じない。それとは対照的に、バイト（
１）の装置に起こるように、ソースが高ボテ／７ヤルで
ゲートが接地されていると、チャンネル（５８）は非伝
導状態である。重畳領域（６２）のみが伝導状態である
。
したがって浮動ゲートは、はるかに小さな容量例えば第
４図の唯一の容量（７６）、を見ることとなり、したが
って容量結合比は、はるかに高い値、例えば０．８ない
し０．９となる。高い結合比のもとではファウラー・ノ
ルドハイムトンネル効果が発生する。
バイトの列を消去する為の容量は第５ｂ図の構造を設計
変更して得られる。そのためには、バイトの各列毎に別
のソース線を設ければよい。したがって第５ｂ図ではこ
のことは、行アドレス線すなわちワード線を点（１３０
）にて開放し、かつ別のソース線（破線１３２　）　’
ｌ：付加することにより与えられることが図示されてい
る。この形状ではこれらバイト列全体を消去の対象に選
択できる。
第５Ｃ図を参照すると第５ｂ図のアレー構造（８２）の
物理的配置が部分的に示されて、）る。破線（１１２）
及び（１１４）はそれぞれ単一のメモリーセルを示す。
平行線で示した領域（１１６）は金用比層を表わすが、
これは図では鉛直方向に延び、セルのドレーン接合部を
相互接続すべく各セルを横断する。一点破線で確定され
る領域（１１８）は７に一ルド孤立化酸化物と能動もし
くは拡散領域との間の境界を確定する。直線及び周期的
に変化する線で確定される領域（１２０）は共通の行の
メモリーセルにまたがって延びる制御ゲート層を確定す
る。特定のメモリーセル、例えば（１１２）　、内の斜
線領域（１２２）は制御ゲート層、誘電体材料（６６）
の第二層、浮動グー）　（（１４））、及びゲート誘電
体（（１５））を表わす。最後に、各メモリセルに対す
るドレーン接続子が長方形（１２４）により表わされて
いるのが見られる。領域（１２４Ｌ＆’！、各列の隣接
メモリーセルのドレーン接合部することに注目され几い
。上記方法で、小型で高密度のＥＥＰＥｔＯＭメモリー
アレーが得られる。
最後に第６ａ図及び第６ｂ図全参照すると、本発明のＥ
ＥＰＦｔＯＭセルのプログラミング及び消去に対する実
験的結果が示されている。第６ａ図は本発明の消去特性
を示す。この図から判るように、鉛直軸綴はセルのしき
い値電圧全表わし、水平軸線はセルのソース端子に印加
されたノ４ルスの大きさを示す。
このように約１２Ｖの振幅のパルスの場合、０ないし１
ｖの程度のしきい値電圧が得られることが了解される。
第６ｂ図を参照すると、セルのプログラミング特性が示
されている。鉛直軸線はセルのしきい値電圧を示し、水
平軸線はドレーン電圧金示す。密に並んだ点々は１２Ｖ
のゲート印加・ぐルス振幅金示す。粗に並んだ点々は１
１Ｖのゲートパルス振幅を示す。最後に、実線は１０Ｖ
のグートノぐルス振幅を示す。図から、１０ないし１２
Ｖのゲート・セルス全使用するとき５ないし７ｖ程度の
ドレーン電圧が′５Ｖｆ超えるしきい値電圧レベルを生
ずることがわかる。
明らかに、これらの図に示されるプログラミング特性及
び消去特性は現在入手可能なＥＥＰＲＯＭメモリーセル
の特性よりはるかに優れている。
ここに使用し友用語及び表現は説明の几めに使用したの
であって、限定のためではない。またそれらの用語や表
現の使用により、例示し又は説明した特徴等と等価のも
のを排除する意図はなく、特許請求の範囲内で種々の設
計変更が可能であることを了解されたい。
【図面の簡単な説明】
第１図は在来のＥＰＦＩＯＭ装置の断面図、第２図は在
来のＥＥＦＲＯＭ装置の断面図、第３ａ図は本発明の上
面図、 第３ｂ図は第３ａ図の３ｂ−３ｋ）＠に沿ってとつ九本
発明の断面図、 第６Ｃ図は第３ａ図の３０−！Ｉｃ線に沿ってとつ九本
発明の断面図、 第４図は本発明の装置の等価容量回路を示す図、第５ａ
図はメモリーアレー内に接続された在来のＥＥＦＲＯＭ
セルの簡単な路線図、 第５ｂ図は、ブロック消去方式の特徴をもった、メモリ
ーアレー内に接続された本発明のＥＥＦＲＯＭトランソ
スタの簡単な路線図、 第５Ｃ図は本発明に基づいて構成されたメモ＋７−セル
のアレーの形状の上面図、 第５ｄ図はバイト消去方式の特徴金もったメモリーアレ
ー中に接続されている本発明のＥＥＦＲＯＭ　）う／ゾ
スタの簡単な路線図、 第６ａ図は本発明の装置の消去状態及びその特性を示す
図、 第６ｂ図は本発明に基づいて構成された装置の代表的プ
ログラミング特性及びその状態を示す図、である。 ５２・・・基板 ５４・・・ドレーン領域 ５６・・・ソース ５８・・・チャンネル （１５）・・・ゲート誘電体 （１４）・・・浮動ゲート ６６・・・絶縁材第二層 ６８・・・制御ゲート ＦＩＧ、　　Ｉ。 ＦＩＧ＝２゜ ｒ３ｂ　　゛ ＦＩＧ、−３龜 ＦＩＧ、Ｊａ。 ＦＩＧ、Ｊｂ。 ＦＩＧ、−５ｃ。 （＾）　　！Ｉｋ”；”＋　　△ （ＡＩＴシ覧゛；′１　Δ

Claims (44)

    【特許請求の範囲】
  1. （１）電気的に消去可能なプログラム式メモリー装置で
    あつて、 ソースとドレーンを有する単結晶半導体材料の本体（ｂ
    ｏｄｙ）と、 該本体上の絶縁材の第一層と、 該絶縁材第一層上の浮動ゲートと、 該浮動ゲート上の絶縁材第二層と、 該絶縁材第二層上方のゲートと、 を含んでおり、 該ソースが第一の材料の深い領域と該第一材料の浅い領
    域とで形成されており、かつ該ドレーンが該第二材料の
    浅い領域で形成されており、さらに該第一材料が該浮動
    ゲートとソース間の容量結合を最適にすべく選択されて
    いる、メモリー装置。
  2. （２）特許請求の範囲第（１）項に記載の装置において
    、該絶縁材第二層が熱酸化物層と五酸化タンタル層とを
    含んでいる、装置。
  3. （３）特許請求の範囲第（１）項に記載の装置において
    、該絶縁材第一層が窒化酸化物（ｏｘｙｎｉｔｒｉｂｅ
    ）を含んでいる、装置。
  4. （４）特許請求の範囲第（２）項に記載の装置において
    、該第一層の厚さが１００ないし２００Åである、装置
    。
  5. （５）特許請求の範囲第（２）項に記載の装置において
    、該浮動ゲートが小さな粒度の材料を含んでいる、装置
    。
  6. （６）特許請求の範囲第（１）項に記載の装置において
    、該第二材料がヒ素であり、かつ該第一材料がリンであ
    る、装置。
  7. （７）特許請求の範囲第（１）項に記載の装置において
    、該浮動ゲートが該本体に垂直な軸線に関して対称な断
    面を有すると共に、該本体から均一に離隔されている、
    装置。
  8. （８）特許請求の範囲第（７）項に記載の装置において
    、該ゲートが該垂直軸線に対して対称な断面を有する、
    装置。
  9. （９）特許請求の範囲第（２）項に記載の装置において
    、該熱酸化物層が約１５０Åの厚さを有する、装置。
  10. （１０）特許請求の範囲第（２）項に記載の装置におい
    て、該五酸化タンタル層が約５００Åの厚さを有する、
    装置。
  11. （１１）特許請求の範囲第（２）項に記載の装置におい
    て、該五酸化タンタル層の酸素組成量が高くされた、装
    置。
  12. （１２）複数の記憶サイトと、複数の行アドレス線と、
    複数の列アドレス線と、複数の消去線とを有する電気的
    に消去可能なメモリー装置であつて、該複数の行アドレ
    ス線の一と該複数の列アドレス線の一から成る各組合せ
    が別異な該複数の記憶サイトの一を確定し、さらに該複
    数の記憶サイトそれぞれが、 該複数消去線のうちの関連したものの一つに結合された
    ソースと、 該複数列アドレス線のうちの関連したものの一つに結合
    されたドレーンと、 該複数行アドレス線のうちの関連したものの一つに結合
    された制御ゲートと、 該ゲートと該ソース及び該ドレーンとの間に配置された
    浮動ゲートと、 を含む単一トランジスタを含むのみならずさらに、 該列アドレス線及び行アドレス線のうちの関連したもの
    がその関連の該消去線のポテンシャルより高い第一の予
    定ポテンシャルより高く上昇されるときに該浮動ゲート
    上に熱い（ｈｏｔ）電子を注入する装置と、 関連の消去線が、関連の行アドレス線より高い第二の予
    定ポテンシャルに上昇されると該浮動ゲートから該ソー
    スヘ至るフアウラー・ノルドハイムトンネル効果を誘起
    する装置と、 を含むようにされた、メモリー装置。
  13. （１３）特許請求の範囲第（１２）項に記載の装置にお
    いて、該注入装置が、 該ゲートと該浮動ゲートの間に配置された絶縁材第一層
    にして該ゲートと該浮動ゲート間に高い容量を与えるべ
    く高い誘電率を有する第一層と、 該浮動ゲートと該ソース及びドレーンとの間に配置され
    た絶縁材第二層にして該浮動ゲートと該ソースの間の容
    量結合を最適化すべくフアウラー・メルトハイムトンネ
    ル効果を生ずる小さな厚さの第二層と を有する、装置。
  14. （１４）特許請求の範囲第（１３）項に記載の装置にお
    いて、該第一層の誘電率が５より大である装置。
  15. （１５）特許請求の範囲第（１４）項に記載の装置にお
    いて、該第二層の厚さが２００Å未満である装置。
  16. （１６）特許請求の範囲第（１４）項に記載の装置にお
    いて、該第一層が五酸化タンタルを含む装置。
  17. （１７）特許請求の範囲第（１４）項に記載の装置にお
    いて、該第一層が酸素組成の高い五酸化タンタルを含む
    、装置。
  18. （１８）特許請求の範囲第（１５）項に記載の装置にお
    いて、該第二層が窒化酸化物を含む、装置。
  19. （１９）特許請求の範囲第（１４）項に記載の装置にお
    いて、該第一層が五酸化タンタル層を熱酸化物層を有す
    るサンドイッチを含む、装置。
  20. （２０）特許請求の範囲第（１９）項に記載の装置にお
    いて、該五酸化タンタル層が約５００Åの厚さである、
    装置。
  21. （２１）特許請求の範囲第（１９）項に記載の装置にお
    いて、熱酸化物層が約１５０Åの厚さである、装置。
  22. （２２）特許請求の範囲第（１３）項に記載の装置にお
    いて、該トンネル効果装置が 該浮動ゲートから該第二層を通つてトンネル通過した電
    子を受容すべく該浮動ゲートの下方に延びる部分を有し
    たソース拡散部にして、ゲートに補助された接合部破壊
    電圧が増大するように滑らかな曲率を有しているソース
    拡散部を含んでいる、装置。
  23. （２３）特許請求の範囲第（２２）項に記載の装置にお
    いて、該ソース拡散部が ヒ素の浅い拡散部と、 リンの深い拡散部と を含んでいる、装置。
  24. （２４）特許請求の範囲第（１２）項に記載の装置にお
    いて、該複数の記憶サイトが記憶サイトの行と列を形成
    するアレーに配置されており、さらに各該複数の記憶サ
    イトに関連された該消去線が共通に接続され、列内の該
    記憶サイトそれぞれに対する該列アドレス線が共通に接
    続され、各該記憶サイトそれぞれに対する該行アドレス
    線が共通に接続されている、装置。
  25. （２５）特許請求の範囲第（２４）項に記載の装置にお
    いて、該列それぞれの該記憶サイト内のトランジスタが
    、列内のいずれのトランジスタのソースもその同一列内
    の隣接トランジスタのソースに接続されると共に一トラ
    ンジスタのドレーンがその同一列内の別の隣接トランジ
    スタのドレーンに結合されるように、配置されている装
    置。
  26. （２６）特許請求の範囲第（１３）項に記載の装置にお
    いて、該絶縁材第一層が五酸化タンタルと熱酸化物との
    サンドイッチを含み、該絶縁材第二層が窒化酸化物を含
    み、該制御ゲートと該浮動ゲートがそれぞれ多結晶シリ
    コンを含んでいる、装置。
  27. （２７）複数の電気接続子と、電荷を蓄積する浮動ゲー
    トとを有する型式の電気的に消去可能なプログラム式メ
    モリー装置を製造する方法であつて、単結晶半導体材料
    の本体を製造する段と、 該半導体材料本体上に絶縁材の第一層を熱成長させる段
    と、 該半導体材料第一層上に半導体材料の第一層を析出させ
    る段と、 該絶縁体第一層上に絶縁材第二層を熱成長させる段と、 該絶縁材第二層上に半導体材料第二層を析出させる段と
    、 該本体上の電気接続子の囲りに第一の選択された材料の
    打込み（ｉｎｐｌａｎｔａｔｉｏｎ）を行つて浅い接合
    部を形成する段と、 該本体上の電気接続子の一つの囲りに第二の選択された
    材料を打込むことにより該第一層の一部分の下方に該打
    込まれた選択材料が延びるように深い接合部を形成する
    と共に該第二選択材料が該半導体材料第一層と該深い接
    合部の間の容量結合を最適化すべく選ばれている、打込
    みの段と、 を含んでいる製造方法。
  28. （２８）特許請求の範囲第（２７）項に記載の方法にお
    いて、該第二選択材料打込み段が高電圧のリン打込みの
    段を含み、かつ該第一選択材料打込み段がヒ素打込み段
    を含む、方法。
  29. （２９）特許請求の範囲第（２７）項に記載の方法にお
    いて、該第一半導体材料析出段が該本体上に窒化酸化物
    層を成長させる段を含む、方法。
  30. （３０）特許請求の範囲第（２９）項に記載の方法にお
    いて、該窒化酸化物成長段が 予定の厚さの酸化物層を成長させる段と、 該酸化物質を熱的に窒化する段と、 を含む、方法。
  31. （３１）特許請求の範囲第（３０）項に記載の方法にお
    いて、該酸化物層成長段が、該酸化物層が１００ないし
    ２００Åの厚さに達したときに該成長段を終了する段を
    含んでいる、方法。
  32. （３２）特許請求の範囲第（３０）項に記載の方法にお
    いて、該窒化段が、 アンモニアとアルゴンの雰囲気内に装置を配置する装置
    と、 周囲温度を約１０５０℃に上昇させる段と、該温度を約
    １０分間維持する段と、 を含んでいる、方法。
  33. （３３）特許請求の範囲第（２７）項に記載の方法にお
    いて、該浮動ゲートがさらにドープ済み多結晶シリコン
    で製造され、該半導体材料第一層析出段が、該第一絶縁
    層上にシリコンを析出させる段と、該シリコンが析出さ
    れる際に多結晶シリコンの正しい位置にドープ入れされ
    た層が形成されるように該シリコンをドープ入れする段
    と、を含んでいる、方法。
  34. （３４）特許請求の範囲第（３３）項に記載の方法にお
    いて、該シリコン析出段及びシリコンドープ入れ段にお
    いて、乾燥した酸素中で約８５０℃にてＳｉＨ＿４がＰ
    Ｈ＿３と結合されて多結晶シリコンのドープ入れされた
    層が与えられる方法。
  35. （３５）特許請求の範囲第（３４）項に記載の方法にお
    いて、該絶縁材第二層成長段が 半導体材料の該第一層上に薄い酸化物質を成長させる段
    と、 該薄い酸化物層上にタンタル層の反応性スパツタリング
    を行う段と、 アルゴン及び酸素をスパツタリングガスとして用いる段
    と、 を含んでいる、方法。
  36. （３６）特許請求の範囲第（３５）項に記載の方法にお
    いて、該スパツタリングにおけるアルゴン対酸素の比が
    約４：１である方法。
  37. （３７）特許請求の範囲第（３６）項に記載の方法にお
    いて、該反応性スパツタリング段がやや酸化物の多い五
    酸化タンタルの析出を与えるようにされた、方法。
  38. （３８）特許請求の範囲第（３７）項に記載の方法にお
    いて、五酸化タンタルの該酸素組成がＯ＿５＿．＿２＿
    ５ないしＯ＿５＿．＿５の範囲にある、方法。
  39. （３９）特許請求の範囲第（３５）項に記載の方法にお
    いて、該薄い酸化物層成長段が、その薄い酸化物層が厚
    さ約１５０Åに達したときに終了される、方法。
  40. （４０）特許請求の範囲第（３５）項に記載の方法にお
    いて、該反応性スパツタリング段が、該層の厚さが約５
    ００Åに達したときに終了される、方法。
  41. （４１）ソース及びドレーンを有する単結晶半導体材料
    の本体と、 厚さが１００ないし２００Åの該本体上の絶縁材の第一
    層と、 該絶縁材第一層上の浮動ゲートと、 高い誘電率を持つた該浮動ゲート上の絶縁材第二層と、 該絶縁材第二層の上方のゲート とを有する型式の電気的に消去可能なプログラム式メモ
    リーにおいて、 該ソースが第一の材料の深い領域と、該第一材料及び第
    二の材料の浅い領域とから形成されており、さらに該第
    一材料が該浮動ゲートと該ソースの間の容量結合を最適
    化すべく選択されている、プログラム式メモリーを作動
    させる方法であつて、 ソースポテンシャルよりも該ドレーン及び該ゲートのポ
    テンシャルを高くさせることにより該メモリーのプログ
    ラミングを成す段と、 ゲートポテンシャルよりも該ソースのポテンシャルより
    高くすることにより該メモリーを消去する段と、 を含む方法。
  42. （４２）特許請求の範囲第（４１）項に記載の方法にお
    いて、該プログラミング段が、ソースポテンシャルより
    ４ないし６Ｖの間のレベルだけ高く該ドレーンポテンシ
    ャルを上昇させる段と、該ソースのポテンシャルより１
    ０ないし１２Ｖの間のレベルだけ高く該ゲートポテンシ
    ャルを上昇させる段と、を含む方法。
  43. （４３）特許請求の範囲第（１２）項に記載の装置にお
    いて、該複数の記憶サイトが、行状及び列状のサイトを
    形成するアレーに配列されており、その場合列状サイト
    内の各記憶サイトに対する列アドレス線が共通に接続さ
    れており、かつ行状の各記憶サイトに対する行アドレス
    線が共通に接続されており、さらに各行の記憶サイトが
    バイト単位に配列されており、さらに記憶サイトの該バ
    イトが列状のバイトに配列されており、又、バイトの特
    定の列内の各記憶サイトに関連した消去線が共通に接続
    されており、その結果、バイト列が一時に消去できるよ
    うにされた装置。
  44. （４４）特許請求の範囲第（１２）項に記載の装置にお
    いて、該複数の記憶サイトが行状及び列状のサイトを形
    成するアレーに配置されており、その場合各行の記憶サ
    イトがバイト単位に配置され、行状の各記憶サイトに対
    する行アドレス線が共通に接続され、かつ列状の各該記
    憶サイトに対する列アドレス線が共通に接続されており
    、さらに記憶サイトの該バイトが列状のバイトに配列さ
    れており、複数の別異列選択線が各列状バイトに関連さ
    れており、さらに 各々が特定のバイトに関連され、かつ該特定のバイトに
    関連された行アドレス線に結合された、該特定バイトを
    選択する為の複数の装置が含まれており、 該特定のバイトが存在する列に関連された該列選択線に
    対して各該選択装置が応答し、さらに該選択装置が関連
    されている、かつ同一列内の隣接バイト内の記憶サイト
    の該消去線に結合されている、バイト内の記憶サイトに
    対する消去線に対して各該選択装置が結合されており、
    その結果、消去すべきバイトの存在する列に対する列選
    択線を第一のポテンシャルに上昇させ、該列に関連され
    たすべての列アドレス線を浮動にし、かつ該列内の関連
    隣接バイトに対する行アドレス線を該第一ポテンシヤル
    よりは低い第二のポテンシャルに上昇させることによつ
    て、単一のバイトが一時に消去できるようにされた、装
    置。
JP20551085A 1984-11-21 1985-09-19 単一トランジスタの電気的プログラム式メモリ装置、その製造方法及び使用方法 Expired - Lifetime JPH0682841B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US673946 1984-11-21
US06/673,946 US4698787A (en) 1984-11-21 1984-11-21 Single transistor electrically programmable memory device and method

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP5307093A Division JP2631186B2 (ja) 1984-11-21 1993-02-18 メモリー装置

Publications (2)

Publication Number Publication Date
JPS61127179A true JPS61127179A (ja) 1986-06-14
JPH0682841B2 JPH0682841B2 (ja) 1994-10-19

Family

ID=24704721

Family Applications (3)

Application Number Title Priority Date Filing Date
JP20551085A Expired - Lifetime JPH0682841B2 (ja) 1984-11-21 1985-09-19 単一トランジスタの電気的プログラム式メモリ装置、その製造方法及び使用方法
JP5307093A Expired - Lifetime JP2631186B2 (ja) 1984-11-21 1993-02-18 メモリー装置
JP6332408A Expired - Lifetime JP2872924B2 (ja) 1984-11-21 1994-12-14 メモリー装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP5307093A Expired - Lifetime JP2631186B2 (ja) 1984-11-21 1993-02-18 メモリー装置
JP6332408A Expired - Lifetime JP2872924B2 (ja) 1984-11-21 1994-12-14 メモリー装置

Country Status (6)

Country Link
US (2) US4698787A (ja)
EP (2) EP0182198B1 (ja)
JP (3) JPH0682841B2 (ja)
AT (2) ATE217732T1 (ja)
CA (1) CA1236919A (ja)
DE (2) DE3588238T2 (ja)

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62276878A (ja) * 1986-05-26 1987-12-01 Hitachi Ltd 半導体記憶装置
JPS63179577A (ja) * 1987-01-21 1988-07-23 Sony Corp 不揮発性メモリ
JPS63252481A (ja) * 1987-04-09 1988-10-19 Toshiba Corp 不揮発性半導体メモリ
JPS6481272A (en) * 1987-09-24 1989-03-27 Hitachi Ltd Semiconductor memory device
JPH01283880A (ja) * 1988-05-10 1989-11-15 Hitachi Ltd 不揮発性記憶素子
JPH02135783A (ja) * 1988-09-22 1990-05-24 Advanced Micro Devices Inc 半導体素子
JPH02177561A (ja) * 1988-12-28 1990-07-10 Toshiba Corp 半導体不揮発性メモリ
JPH02295169A (ja) * 1989-05-09 1990-12-06 Nec Corp 不揮発性半導体記憶装置
JPH03102878A (ja) * 1989-09-18 1991-04-30 Seiko Instr Inc 電気的消去可能半導体不揮発性メモリ
JPH06140635A (ja) * 1993-05-26 1994-05-20 Hitachi Ltd 半導体記憶装置の製造方法
JPH06177399A (ja) * 1993-05-26 1994-06-24 Hitachi Ltd 半導体記憶装置
US5408429A (en) * 1992-04-24 1995-04-18 Nippon Steel Corporation Method of altering a non-volatile semiconductor memory device
US5491656A (en) * 1992-04-24 1996-02-13 Nippon Steel Corporation Non-volatile semiconductor memory device and a method of using the same
US5502321A (en) * 1993-11-08 1996-03-26 Sharp Kabushiki Kaisha Flash memory having inclined channel
US5535158A (en) * 1993-12-01 1996-07-09 Nec Corporation Non-volatile semiconductor memory device and method for erasure and production thereof
US5592003A (en) * 1992-12-28 1997-01-07 Nippon Steel Corporation Nonvolatile semiconductor memory and method of rewriting data thereto
US6738310B2 (en) 1992-07-06 2004-05-18 Renesas Technology Corp. Nonvolatile semiconductor memory
US6830973B2 (en) 2001-09-11 2004-12-14 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method of manufacturing the same
US8604533B2 (en) 2008-08-08 2013-12-10 Fujitsu Semiconductor Limited Semiconductor device and fabricating method thereof

Families Citing this family (290)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4939558A (en) * 1985-09-27 1990-07-03 Texas Instruments Incorporated EEPROM memory cell and driving circuitry
JP3059442B2 (ja) * 1988-11-09 2000-07-04 株式会社日立製作所 半導体記憶装置
US5189497A (en) * 1986-05-26 1993-02-23 Hitachi, Ltd. Semiconductor memory device
US4783766A (en) * 1986-05-30 1988-11-08 Seeq Technology, Inc. Block electrically erasable EEPROM
KR910000139B1 (ko) * 1986-10-27 1991-01-21 가부시키가이샤 도시바 불휘발성 반도체기억장치
US5313420A (en) * 1987-04-24 1994-05-17 Kabushiki Kaisha Toshiba Programmable semiconductor memory
JP2633252B2 (ja) * 1987-06-11 1997-07-23 沖電気工業株式会社 半導体記憶装置
US4920512A (en) * 1987-06-30 1990-04-24 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory capable of readily erasing data
JP2664685B2 (ja) * 1987-07-31 1997-10-15 株式会社東芝 半導体装置の製造方法
US5016215A (en) * 1987-09-30 1991-05-14 Texas Instruments Incorporated High speed EPROM with reverse polarity voltages applied to source and drain regions during reading and writing
JPH01108778A (ja) * 1987-10-21 1989-04-26 Mitsubishi Electric Corp 半導体記憶装置
US5194749A (en) * 1987-11-30 1993-03-16 Hitachi, Ltd. Semiconductor integrated circuit device
US4861730A (en) * 1988-01-25 1989-08-29 Catalyst Semiconductor, Inc. Process for making a high density split gate nonvolatile memory cell
US5304505A (en) * 1989-03-22 1994-04-19 Emanuel Hazani Process for EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells
US5677867A (en) * 1991-06-12 1997-10-14 Hazani; Emanuel Memory with isolatable expandable bit lines
EP0408653A4 (en) * 1988-03-31 1991-10-16 Solarex Corporation Gate dielectric for a thin film field effect transistor
US5033023A (en) * 1988-04-08 1991-07-16 Catalyst Semiconductor, Inc. High density EEPROM cell and process for making the cell
US5153144A (en) * 1988-05-10 1992-10-06 Hitachi, Ltd. Method of making tunnel EEPROM
US5445980A (en) * 1988-05-10 1995-08-29 Hitachi, Ltd. Method of making a semiconductor memory device
US4949309A (en) * 1988-05-11 1990-08-14 Catalyst Semiconductor, Inc. EEPROM utilizing single transistor per cell capable of both byte erase and flash erase
US5315547A (en) * 1988-07-11 1994-05-24 Hitachi, Ltd. Nonvolatile semiconductor memory device with selective tow erasure
FR2635409B1 (fr) * 1988-08-11 1991-08-02 Sgs Thomson Microelectronics Memoire de type eprom a haute densite d'integration possedant un facteur de couplage eleve, et son procede de fabrication
FR2635408B1 (fr) * 1988-08-11 1992-04-10 Sgs Thomson Microelectronics Memoire de type eprom a haute densite d'integration
US5153684A (en) * 1988-10-19 1992-10-06 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with offset transistor
FR2638285B1 (fr) * 1988-10-25 1992-06-19 Commissariat Energie Atomique Circuit integre a haute densite d'integration tel que memoire eprom et procede d'obtention correspondant
US5051796A (en) * 1988-11-10 1991-09-24 Texas Instruments Incorporated Cross-point contact-free array with a high-density floating-gate structure
US5095345A (en) * 1988-11-10 1992-03-10 Texas Instruments Incorporated Floating-gate memory array with silicided buried bitlines
US5238855A (en) * 1988-11-10 1993-08-24 Texas Instruments Incorporated Cross-point contact-free array with a high-density floating-gate structure
US5025494A (en) * 1988-11-10 1991-06-18 Texas Instruments Incorporated Cross-point contact-free floating-gate memory array with silicided buried bitlines
US5023680A (en) * 1988-11-10 1991-06-11 Texas Instruments Incorporated Floating-gate memory array with silicided buried bitlines and with single-step-defined floating gates
US5262846A (en) * 1988-11-14 1993-11-16 Texas Instruments Incorporated Contact-free floating-gate memory array with silicided buried bitlines and with single-step-defined floating gates
US4999812A (en) * 1988-11-23 1991-03-12 National Semiconductor Corp. Architecture for a flash erase EEPROM memory
IT1227989B (it) * 1988-12-05 1991-05-20 Sgs Thomson Microelectronics Matrice di celle di memoria eprom con struttura a tovaglia con migliorato rapporto capacitivo e processo per la sua fabbricazione
US5296396A (en) * 1988-12-05 1994-03-22 Sgs-Thomson Microelectronics S.R.L. Matrix of EPROM memory cells with a tablecloth structure having an improved capacitative ratio and a process for its manufacture
FR2641128A1 (en) * 1988-12-15 1990-06-29 Samsung Electronics Co Ltd Semiconductor electrically erasable and programmable memory device, and method for erasing and programming it
US5341329A (en) * 1988-12-28 1994-08-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device capable of preventing read error caused by overerase state and method therefor
US5113238A (en) * 1989-01-06 1992-05-12 Wang Chen Chin Contactless non-volatile memory array cells
US5844842A (en) * 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
US5196914A (en) * 1989-03-15 1993-03-23 Sgs-Thomson Microelectronics S.R.L. Table cloth matrix of EPROM memory cells with an asymmetrical fin
US5081054A (en) * 1989-04-03 1992-01-14 Atmel Corporation Fabrication process for programmable and erasable MOS memory device
US5017979A (en) * 1989-04-28 1991-05-21 Nippondenso Co., Ltd. EEPROM semiconductor memory device
US6373093B2 (en) * 1989-04-28 2002-04-16 Nippondenso Corporation Semiconductor memory device and method of manufacturing the same
GB2232798B (en) * 1989-06-12 1994-02-23 Intel Corp Electrically programmable read-only memory
US5177705A (en) * 1989-09-05 1993-01-05 Texas Instruments Incorporated Programming of an electrically-erasable, electrically-programmable, read-only memory array
US5065364A (en) * 1989-09-15 1991-11-12 Intel Corporation Apparatus for providing block erasing in a flash EPROM
JPH088314B2 (ja) * 1989-10-11 1996-01-29 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
US5126808A (en) * 1989-10-23 1992-06-30 Advanced Micro Devices, Inc. Flash EEPROM array with paged erase architecture
US5077691A (en) * 1989-10-23 1991-12-31 Advanced Micro Devices, Inc. Flash EEPROM array with negative gate voltage erase operation
US5097444A (en) * 1989-11-29 1992-03-17 Rohm Corporation Tunnel EEPROM with overerase protection
KR930000869B1 (ko) * 1989-11-30 1993-02-08 삼성전자 주식회사 페이지 소거 가능한 플래쉬형 이이피롬 장치
US5215934A (en) * 1989-12-21 1993-06-01 Tzeng Jyh Cherng J Process for reducing program disturbance in eeprom arrays
IT1236601B (it) * 1989-12-22 1993-03-18 Sgs Thomson Microelectronics Dispositivo a semiconduttore integrato di tipo eprom con connessioni metalliche di source e procedimento per la sua fabbricazione.
US5106772A (en) * 1990-01-09 1992-04-21 Intel Corporation Method for improving the electrical erase characteristics of floating gate memory cells by immediately depositing a protective polysilicon layer following growth of the tunnel or gate oxide
US5067108A (en) * 1990-01-22 1991-11-19 Silicon Storage Technology, Inc. Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate
US5572054A (en) * 1990-01-22 1996-11-05 Silicon Storage Technology, Inc. Method of operating a single transistor non-volatile electrically alterable semiconductor memory device
ATE217448T1 (de) * 1990-01-22 2002-05-15 Silicon Storage Tech Inc Nichtflüchtige elektrisch veränderbare eintransistor-halbleiterspeicheranordnung mit rekristallisiertem schwebendem gate
US5242848A (en) * 1990-01-22 1993-09-07 Silicon Storage Technology, Inc. Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device
US5029130A (en) * 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5202850A (en) * 1990-01-22 1993-04-13 Silicon Storage Technology, Inc. Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate
US5111270A (en) * 1990-02-22 1992-05-05 Intel Corporation Three-dimensional contactless non-volatile memory cell
IT1239707B (it) * 1990-03-15 1993-11-15 St Microelectrics Srl Processo per la realizzazione di una cella di memoria rom a bassa capacita' di drain
US5087584A (en) * 1990-04-30 1992-02-11 Intel Corporation Process for fabricating a contactless floating gate memory array utilizing wordline trench vias
US5313432A (en) * 1990-05-23 1994-05-17 Texas Instruments Incorporated Segmented, multiple-decoder memory array and method for programming a memory array
US5032881A (en) * 1990-06-29 1991-07-16 National Semiconductor Corporation Asymmetric virtual ground EPROM cell and fabrication method
US5188976A (en) * 1990-07-13 1993-02-23 Hitachi, Ltd. Manufacturing method of non-volatile semiconductor memory device
US5371031A (en) * 1990-08-01 1994-12-06 Texas Instruments Incorporated Method of making EEPROM array with buried N+ windows and with separate erasing and programming regions
KR930007527B1 (ko) * 1990-09-22 1993-08-12 삼성전자 주식회사 스토리지 셀 어레이와 주변회로를 갖는 불휘발성 반도체 메모리 장치의 제조방법 및 그 구조
US5222040A (en) * 1990-12-11 1993-06-22 Nexcom Technology, Inc. Single transistor eeprom memory cell
KR100257661B1 (ko) * 1991-01-17 2000-06-01 윌리엄 비. 켐플러 불휘발성 메모리 셀 구조물 및 그 형성 방법
JPH04255996A (ja) * 1991-02-08 1992-09-10 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5191556A (en) * 1991-03-13 1993-03-02 Advanced Micro Devices, Inc. Method of page-mode programming flash eeprom cell arrays
US5196361A (en) * 1991-05-15 1993-03-23 Intel Corporation Method of making source junction breakdown for devices with source-side erasing
JPH0567791A (ja) * 1991-06-20 1993-03-19 Mitsubishi Electric Corp 電気的に書込および消去可能な半導体記憶装置およびその製造方法
US5273926A (en) * 1991-06-27 1993-12-28 Texas Instruments Incorporated Method of making flash EEPROM or merged FAMOS cell without alignment sensitivity
US5225700A (en) * 1991-06-28 1993-07-06 Texas Instruments Incorporated Circuit and method for forming a non-volatile memory cell
US5289026A (en) * 1991-08-14 1994-02-22 Intel Corporation Asymmetric floating gate overlap for improved device characteristics in buried bit-line devices
EP0528564A2 (en) * 1991-08-20 1993-02-24 National Semiconductor Corporation Self-aligned stacked gate EPROM cell using tantalum oxide control gate dielectric
US5355330A (en) * 1991-08-29 1994-10-11 Hitachi, Ltd. Capacitive memory having a PN junction writing and tunneling through an insulator of a charge holding electrode
US5264384A (en) * 1991-08-30 1993-11-23 Texas Instruments Incorporated Method of making a non-volatile memory cell
US5231627A (en) * 1991-09-10 1993-07-27 National Film Board Of Canada Apparatus for reading optically encoded soundtracks
US5317179A (en) * 1991-09-23 1994-05-31 Integrated Silicon Solution, Inc. Non-volatile semiconductor memory cell
US5273923A (en) * 1991-10-09 1993-12-28 Motorola, Inc. Process for fabricating an EEPROM cell having a tunnel opening which overlaps field isolation regions
JPH05211338A (ja) * 1991-10-09 1993-08-20 Mitsubishi Electric Corp 不揮発性半導体装置
EP0961290B1 (en) * 1991-12-09 2001-11-14 Fujitsu Limited Flash memory with improved erasability and its circuitry
US5210047A (en) * 1991-12-12 1993-05-11 Woo Been Jon K Process for fabricating a flash EPROM having reduced cell size
JPH05167078A (ja) * 1991-12-13 1993-07-02 Nippon Steel Corp 半導体装置およびその製造方法
US5218568A (en) * 1991-12-17 1993-06-08 Texas Instruments Incorporated Electrically-erasable, electrically-programmable read-only memory cell, an array of such cells and methods for making and using the same
US5190887A (en) * 1991-12-30 1993-03-02 Intel Corporation Method of making electrically erasable and electrically programmable memory cell with extended cycling endurance
US7071060B1 (en) * 1996-02-28 2006-07-04 Sandisk Corporation EEPROM with split gate source side infection with sidewall spacers
EP1032034A1 (en) * 1992-01-22 2000-08-30 Macronix International Co., Ltd. Method of making memory device
US5618742A (en) * 1992-01-22 1997-04-08 Macronix Internatioal, Ltd. Method of making flash EPROM with conductive sidewall spacer contacting floating gate
US5526307A (en) * 1992-01-22 1996-06-11 Macronix International Co., Ltd. Flash EPROM integrated circuit architecture
US5289411A (en) * 1992-03-13 1994-02-22 Silicon Storage Technology, Inc. Floating gate memory array device having improved immunity to write disturbance
US5369609A (en) * 1992-03-13 1994-11-29 Silicon Storage Technology, Inc. Floating gate memory array with latches having improved immunity to write disturbance, and with storage latches
US5625212A (en) * 1992-03-23 1997-04-29 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device and method of manufacturing the same
DE4311358C2 (de) * 1992-04-07 1999-07-22 Mitsubishi Electric Corp Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung
US5557572A (en) * 1992-04-24 1996-09-17 Nippon Steel Corporation Non-volatile semiconductor memory device
US5345104A (en) * 1992-05-15 1994-09-06 Micron Technology, Inc. Flash memory cell having antimony drain for reduced drain voltage during programming
US5323351A (en) * 1992-06-10 1994-06-21 Nexcom Technology, Inc. Method and apparatus for programming electrical erasable programmable read-only memory arrays
EP0575688B1 (en) * 1992-06-26 1998-05-27 STMicroelectronics S.r.l. Programming of LDD-ROM cells
KR960004462B1 (ko) * 1992-08-07 1996-04-06 삼성전자주식회사 반도체 장치의 커패시터 제조방법
US5490110A (en) * 1992-08-31 1996-02-06 Nippon Steel Corporation Non-volatile semiconductor memory device having disturb verify function
JP2585180B2 (ja) * 1992-09-02 1997-02-26 三菱電機株式会社 半導体記憶装置およびその製造方法
JP2647312B2 (ja) * 1992-09-11 1997-08-27 インターナショナル・ビジネス・マシーンズ・コーポレイション 一括消去型不揮発性半導体記憶装置
JP3522788B2 (ja) * 1992-10-29 2004-04-26 株式会社ルネサステクノロジ 半導体集積回路装置
JP3431647B2 (ja) * 1992-10-30 2003-07-28 株式会社半導体エネルギー研究所 半導体装置とその作製方法およびメモリ装置の作製方法およびレーザードーピング処理方法
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
US5341342A (en) * 1992-12-18 1994-08-23 National Semiconductor Corporation Flash memory cell structure
US5491809A (en) * 1993-01-05 1996-02-13 Texas Instruments Incorporated Smart erase algorithm with secure scheme for flash EPROMs
JPH06216392A (ja) * 1993-01-20 1994-08-05 Mitsubishi Electric Corp 半導体装置の製造方法
JP3200497B2 (ja) * 1993-03-19 2001-08-20 三菱電機株式会社 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法
JP3099926B2 (ja) * 1993-04-30 2000-10-16 株式会社東芝 不揮発性半導体記憶装置
US6780740B1 (en) 1993-07-27 2004-08-24 Micron Technology, Inc. Method for fabricating a floating gate semiconductor device
DE69305986T2 (de) * 1993-07-29 1997-03-06 Sgs Thomson Microelectronics Schaltungsstruktur für Speichermatrix und entsprechende Herstellungsverfahren
JP3236706B2 (ja) * 1993-07-30 2001-12-10 三菱電機株式会社 不揮発性半導体記憶装置およびその製造方法
JP3462894B2 (ja) * 1993-08-27 2003-11-05 株式会社東芝 不揮発性半導体メモリ及びそのデータプログラム方法
US6091639A (en) 1993-08-27 2000-07-18 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and data programming method
US5344790A (en) * 1993-08-31 1994-09-06 Sgs-Thomson Microelectronics, Inc. Making integrated circuit transistor having drain junction offset
JP3830541B2 (ja) * 1993-09-02 2006-10-04 株式会社ルネサステクノロジ 半導体装置及びその製造方法
BE1007475A3 (nl) * 1993-09-06 1995-07-11 Philips Electronics Nv Halfgeleiderinrichting met een niet-vluchtig geheugen en werkwijze ter vervaardiging van een dergelijke halfgeleiderinrichting.
US5557569A (en) * 1993-10-12 1996-09-17 Texas Instruments Incorporated Low voltage flash EEPROM C-cell using fowler-nordheim tunneling
US5459091A (en) * 1993-10-12 1995-10-17 Goldstar Electron Co., Ltd. Method for fabricating a non-volatile memory device
US5793080A (en) * 1993-10-12 1998-08-11 Lg Semicon Co., Ltd. Nonvolatile memory device
US5477499A (en) * 1993-10-13 1995-12-19 Advanced Micro Devices, Inc. Memory architecture for a three volt flash EEPROM
JP3297173B2 (ja) 1993-11-02 2002-07-02 三菱電機株式会社 半導体記憶装置およびその製造方法
EP0655742B1 (en) * 1993-11-30 1999-02-10 STMicroelectronics S.r.l. Integrated device with electrically programmable and erasable memory cells
JP3474614B2 (ja) * 1993-12-14 2003-12-08 マクロニクス インターナショナル カンパニイ リミテッド 不揮発性半導体メモリ装置及びその動作方法
US5589412A (en) * 1993-12-16 1996-12-31 National Semiconductor Corporation Method of making increased-density flash EPROM that utilizes a series of planarized, self-aligned, intermediate strips of conductive material to contact the drain regions
US5416349A (en) * 1993-12-16 1995-05-16 National Semiconductor Corporation Increased-density flash EPROM that requires less area to form the metal bit line-to-drain contacts
JPH07235650A (ja) * 1993-12-27 1995-09-05 Mitsubishi Electric Corp 不揮発性半導体記憶装置
DE4403520C2 (de) * 1994-02-04 2002-04-25 Gold Star Electronics Flash-EEPROM mit Dreifachwannen-CMOS-Struktur
DE69427532T2 (de) * 1994-02-17 2002-04-18 Nat Semiconductor Corp Verfahren zur reduzierung den abstandes zwischen den horizontalen benachbarten schwebenden gates einer flash eprom anordnung
EP0748521B1 (en) * 1994-03-03 2001-11-07 Rohm Corporation Over-erase detection in a low voltage one transistor flash eeprom cell using fowler-nordheim programming and erase
EP0676816B1 (en) * 1994-03-28 2001-10-04 STMicroelectronics S.r.l. Flash - EEPROM memory array and biasing method thereof
US5457652A (en) * 1994-04-01 1995-10-10 National Semiconductor Corporation Low voltage EEPROM
US5416738A (en) * 1994-05-27 1995-05-16 Alliance Semiconductor Corporation Single transistor flash EPROM cell and method of operation
US5627091A (en) * 1994-06-01 1997-05-06 United Microelectronics Corporation Mask ROM process for making a ROM with a trench shaped channel
US5541876A (en) * 1994-06-01 1996-07-30 United Microelectronics Corporation Memory cell fabricated by floating gate structure
EP0690452A3 (en) * 1994-06-28 1999-01-07 Advanced Micro Devices, Inc. Electrically erasable memory and method of erasure
JPH0831957A (ja) * 1994-07-19 1996-02-02 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
JPH0870054A (ja) * 1994-08-30 1996-03-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5506816A (en) * 1994-09-06 1996-04-09 Nvx Corporation Memory cell array having compact word line arrangement
US5455792A (en) * 1994-09-09 1995-10-03 Yi; Yong-Wan Flash EEPROM devices employing mid channel injection
JP2663887B2 (ja) * 1994-11-29 1997-10-15 日本電気株式会社 不揮発性半導体記憶装置
KR0151623B1 (ko) * 1994-12-07 1998-10-01 문정환 이이피롬 셀 및 그 제조방법
US5594685A (en) * 1994-12-16 1997-01-14 National Semiconductor Corporation Method for programming a single EPROM or flash memory cell to store multiple bits of data that utilizes a punchthrough current
US5808937A (en) * 1994-12-16 1998-09-15 National Semiconductor Corporation Self-convergent method for programming FLASH and EEPROM memory cells that moves the threshold voltage from an erased threshold voltage range to one of a plurality of programmed threshold voltage ranges
US5550772A (en) * 1995-02-13 1996-08-27 National Semiconductor Corporation Memory array utilizing multi-state memory cells
JPH08222648A (ja) * 1995-02-14 1996-08-30 Canon Inc 記憶装置
US5511021A (en) * 1995-02-22 1996-04-23 National Semiconductor Corporation Method for programming a single EPROM or flash memory cell to store multiple levels of data that utilizes a forward-biased source-to-substrate junction
US5482881A (en) * 1995-03-14 1996-01-09 Advanced Micro Devices, Inc. Method of making flash EEPROM memory with reduced column leakage current
JP2757814B2 (ja) * 1995-03-30 1998-05-25 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法
US5557567A (en) * 1995-04-06 1996-09-17 National Semiconductor Corp. Method for programming an AMG EPROM or flash memory when cells of the array are formed to store multiple bits of data
US5617357A (en) * 1995-04-07 1997-04-01 Advanced Micro Devices, Inc. Flash EEPROM memory with improved discharge speed using substrate bias and method therefor
US5587949A (en) * 1995-04-27 1996-12-24 National Semiconductor Corporation Method for programming an ETOX EPROM or flash memory when cells of the array are formed to store multiple bits of data
DE69533429T2 (de) * 1995-06-07 2005-08-18 Macronix International Co. Ltd., Hsinchu Automatischer progammier-algorithmus für flash-speicher im seitenmodus mit variabler programmierimpulshöhe und -breite
US5973956A (en) * 1995-07-31 1999-10-26 Information Storage Devices, Inc. Non-volatile electrically alterable semiconductor memory for analog and digital storage
US5672524A (en) * 1995-08-01 1997-09-30 Advanced Micro Devices, Inc. Three-dimensional complementary field effect transistor process
US5945705A (en) * 1995-08-01 1999-08-31 Advanced Micro Devices, Inc. Three-dimensional non-volatile memory
US5576992A (en) * 1995-08-30 1996-11-19 Texas Instruments Incorporated Extended-life method for soft-programming floating-gate memory cells
US6362504B1 (en) * 1995-11-22 2002-03-26 Philips Electronics North America Corporation Contoured nonvolatile memory cell
US5966332A (en) * 1995-11-29 1999-10-12 Sanyo Electric Co., Ltd. Floating gate memory cell array allowing cell-by-cell erasure
US6300253B1 (en) 1998-04-07 2001-10-09 Micron Technology, Inc. Semiconductor processing methods of forming photoresist over silicon nitride materials, and semiconductor wafer assemblies comprising photoresist over silicon nitride materials
US5926739A (en) 1995-12-04 1999-07-20 Micron Technology, Inc. Semiconductor processing method of promoting photoresist adhesion to an outer substrate layer predominately comprising silicon nitride
US6323139B1 (en) 1995-12-04 2001-11-27 Micron Technology, Inc. Semiconductor processing methods of forming photoresist over silicon nitride materials
US5781477A (en) * 1996-02-23 1998-07-14 Micron Quantum Devices, Inc. Flash memory system having fast erase operation
US5856943A (en) * 1996-03-18 1999-01-05 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell and array
US5912843A (en) * 1996-03-18 1999-06-15 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell, method of manufacturing and operation thereof
US5668757A (en) * 1996-03-18 1997-09-16 Jeng; Ching-Shi Scalable flash eeprom memory cell and array
US6057575A (en) * 1996-03-18 2000-05-02 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell, method of manufacturing and operation thereof
US5687121A (en) * 1996-03-29 1997-11-11 Aplus Integrated Circuits, Inc. Flash EEPROM worldline decoder
US5777923A (en) * 1996-06-17 1998-07-07 Aplus Integrated Circuits, Inc. Flash memory read/write controller
US5646890A (en) * 1996-03-29 1997-07-08 Aplus Integrated Circuits, Inc. Flexible byte-erase flash memory and decoder
KR100234376B1 (ko) * 1996-04-09 1999-12-15 윤종용 박막 트랜지스터의 제조방법 및 이를 이용한 액정 표시장치의 제조방법
JPH09293842A (ja) * 1996-04-26 1997-11-11 Ricoh Co Ltd 半導体記憶装置の製造方法
US5790452A (en) * 1996-05-02 1998-08-04 Integrated Device Technology, Inc. Memory cell having asymmetrical source/drain pass transistors and method for operating same
JPH09312393A (ja) 1996-05-22 1997-12-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH09321255A (ja) * 1996-05-31 1997-12-12 Ricoh Co Ltd 不揮発性半導体記憶装置の製造方法
US5748538A (en) * 1996-06-17 1998-05-05 Aplus Integrated Circuits, Inc. OR-plane memory cell array for flash memory with bit-based write capability, and methods for programming and erasing the memory cell array
JP3268729B2 (ja) * 1996-06-27 2002-03-25 株式会社東芝 磁気ディスク装置及び磁気ディスク装置におけるエラー訂正方法
KR100238199B1 (ko) * 1996-07-30 2000-01-15 윤종용 플레쉬 이이피롬(eeprom) 장치 및 그 제조방법
US6166409A (en) 1996-09-13 2000-12-26 Alliance Semiconductor Corporation Flash EPROM memory cell having increased capacitive coupling
US5914514A (en) * 1996-09-27 1999-06-22 Xilinx, Inc. Two transistor flash EPROM cell
US5923056A (en) * 1996-10-10 1999-07-13 Lucent Technologies Inc. Electronic components with doped metal oxide dielectric materials and a process for making electronic components with doped metal oxide dielectric materials
US6753568B1 (en) 1996-11-15 2004-06-22 Hitachi, Ltd. Memory device
FR2756658B1 (fr) * 1996-11-29 1999-01-22 Sgs Thomson Microelectronics Memoire electronique non volatile et son procede de gestion
US6392267B1 (en) 1997-04-25 2002-05-21 Alliance Semiconductor Corporation Flash EPROM array with self-aligned source contacts and programmable sector erase architecture
US5986922A (en) * 1997-09-30 1999-11-16 Alliance Semiconductor Method of and apparatus for increasing load resistance within an SRAM array
US6002151A (en) * 1997-12-18 1999-12-14 Advanced Micro Devices, Inc. Non-volatile trench semiconductor device
US6124608A (en) * 1997-12-18 2000-09-26 Advanced Micro Devices, Inc. Non-volatile trench semiconductor device having a shallow drain region
KR100295150B1 (ko) * 1997-12-31 2001-07-12 윤종용 비휘발성메모리장치의동작방법과상기동작을구현할수있는장치및그제조방법
US6008091A (en) * 1998-01-27 1999-12-28 Lucent Technologies Inc. Floating gate avalanche injection MOS transistors with high K dielectric control gates
US6020237A (en) * 1998-02-04 2000-02-01 Alliance Semiconductor Corporation Method of reducing dielectric damage due to charging in the fabrication of stacked gate structures
US6243299B1 (en) 1998-02-27 2001-06-05 Micron Technology, Inc. Flash memory system having fast erase operation
KR100319571B1 (ko) * 1998-03-12 2002-01-09 루센트 테크놀러지스 인크 도프된 금속 산화물 유전물질들을 가진 전자 소자들과 도프된 금속 산화물 유전물질들을 가진 전자 소자들을 만드는 과정
US6248629B1 (en) 1998-03-18 2001-06-19 Advanced Micro Devices, Inc. Process for fabricating a flash memory device
US5981339A (en) * 1998-03-20 1999-11-09 Advanced Micro Devices, Inc. Narrower erase distribution for flash memory by smaller poly grain size
US6635530B2 (en) * 1998-04-07 2003-10-21 Micron Technology, Inc. Methods of forming gated semiconductor assemblies
US5985771A (en) 1998-04-07 1999-11-16 Micron Technology, Inc. Semiconductor wafer assemblies comprising silicon nitride, methods of forming silicon nitride, and methods of reducing stress on semiconductive wafers
US6316372B1 (en) 1998-04-07 2001-11-13 Micron Technology, Inc. Methods of forming a layer of silicon nitride in a semiconductor fabrication process
US5862082A (en) * 1998-04-16 1999-01-19 Xilinx, Inc. Two transistor flash EEprom cell and method of operating same
US6074917A (en) * 1998-06-16 2000-06-13 Advanced Micro Devices, Inc. LPCVD oxide and RTA for top oxide of ONO film to improve reliability for flash memory devices
US6118147A (en) 1998-07-07 2000-09-12 Advanced Micro Devices, Inc. Double density non-volatile memory cells
US6121088A (en) * 1998-09-17 2000-09-19 Taiwan Semiconductor Manufacturing Company Method of manufacture of undoped polysilicon as the floating-gate of a split-gate flash cell
US6211020B1 (en) * 1998-10-22 2001-04-03 Advanced Micro Devices, Inc. Process for fabricating a common source region in memory devices
US6355522B1 (en) 1998-12-04 2002-03-12 Advanced Micro Devices, Inc. Effect of doped amorphous Si thickness on better poly 1 contact resistance performance for nand type flash memory devices
US6380029B1 (en) 1998-12-04 2002-04-30 Advanced Micro Devices, Inc. Method of forming ono stacked films and DCS tungsten silicide gate to improve polycide gate performance for flash memory devices
US6140182A (en) * 1999-02-23 2000-10-31 Actrans System Inc. Nonvolatile memory with self-aligned floating gate and fabrication process
US6091104A (en) 1999-03-24 2000-07-18 Chen; Chiou-Feng Flash memory cell with self-aligned gates and fabrication process
EP1033754A1 (en) * 1999-03-03 2000-09-06 STMicroelectronics S.r.l. Non-volatile semiconductor memory
US6184084B1 (en) 1999-03-05 2001-02-06 Advanced Micro Devices, Inc. Method to elimate silicide cracking for nand type flash memory devices by implanting a polish rate improver into the second polysilicon layer and polishing it
US6309927B1 (en) 1999-03-05 2001-10-30 Advanced Micro Devices, Inc. Method of forming high K tantalum pentoxide Ta2O5 instead of ONO stacked films to increase coupling ratio and improve reliability for flash memory devices
US6162684A (en) * 1999-03-11 2000-12-19 Advanced Micro Devices, Inc. Ammonia annealed and wet oxidized LPCVD oxide to replace ono films for high integrated flash memory devices
US6417041B1 (en) 1999-03-26 2002-07-09 Advanced Micro Devices, Inc. Method for fabricating high permitivity dielectric stacks having low buffer oxide
US6313498B1 (en) 1999-05-27 2001-11-06 Actrans System Inc. Flash memory cell with thin floating gate with rounded side wall, and fabrication process
US6153463A (en) * 1999-07-09 2000-11-28 Macronix International Co., Ltd. Triple plate capacitor and method for manufacturing
US6184554B1 (en) 1999-08-09 2001-02-06 Actrans System Inc. Memory cell with self-aligned floating gate and separate select gate, and fabrication process
US6222227B1 (en) 1999-08-09 2001-04-24 Actrans System Inc. Memory cell with self-aligned floating gate and separate select gate, and fabrication process
US6243298B1 (en) 1999-08-19 2001-06-05 Azalea Microelectronics Corporation Non-volatile memory cell capable of being programmed and erased through substantially separate areas of one of its drain-side and source-side regions
US6288938B1 (en) 1999-08-19 2001-09-11 Azalea Microelectronics Corporation Flash memory architecture and method of operation
US6180454B1 (en) 1999-10-29 2001-01-30 Advanced Micro Devices, Inc. Method for forming flash memory devices
KR100363840B1 (ko) * 1999-12-27 2002-12-06 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
JP2001195890A (ja) 2000-01-12 2001-07-19 Sharp Corp 不揮発性半導体メモリ装置の書込み方式および書込み回路
US6426896B1 (en) 2000-05-22 2002-07-30 Actrans System Inc. Flash memory cell with contactless bit line, and process of fabrication
US6363014B1 (en) 2000-10-23 2002-03-26 Advanced Micro Devices, Inc. Low column leakage NOR flash array-single cell implementation
JP2002184879A (ja) * 2000-12-19 2002-06-28 Hitachi Ltd 半導体装置およびその製造方法
US6835987B2 (en) * 2001-01-31 2004-12-28 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device in which selection gate transistors and memory cells have different structures
KR100437470B1 (ko) 2001-01-31 2004-06-23 삼성전자주식회사 플래쉬 메모리 셀을 갖는 반도체 장치 및 그 제조 방법
US6449188B1 (en) 2001-06-19 2002-09-10 Advanced Micro Devices, Inc. Low column leakage nor flash array-double cell implementation
US6462372B1 (en) 2001-10-09 2002-10-08 Silicon-Based Technology Corp. Scaled stack-gate flash memory device
US6621115B2 (en) * 2001-11-06 2003-09-16 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell with floating gate spacer wrapped by control gate
JP2003168749A (ja) * 2001-12-03 2003-06-13 Hitachi Ltd 不揮発性半導体記憶装置及びその製造方法
US6654283B1 (en) 2001-12-11 2003-11-25 Advanced Micro Devices Inc. Flash memory array architecture and method of programming, erasing and reading thereof
US6418060B1 (en) * 2002-01-03 2002-07-09 Ememory Technology Inc. Method of programming and erasing non-volatile memory cells
US6620673B1 (en) * 2002-03-08 2003-09-16 Alpine Microsystems, Inc. Thin film capacitor having multi-layer dielectric film including silicon dioxide and tantalum pentoxide
US6646914B1 (en) 2002-03-12 2003-11-11 Advanced Micro Devices, Inc. Flash memory array architecture having staggered metal lines
TW535242B (en) 2002-05-30 2003-06-01 Silicon Based Tech Corp Methods of fabricating a stack-gate non-volatile memory device and its contactless memory arrays
US20040061167A1 (en) * 2002-10-01 2004-04-01 Bhaskar Mantha Method of improving erase efficiency and a non-volatile memory cell made thereby
US6754109B1 (en) 2002-10-29 2004-06-22 Advanced Micro Devices, Inc. Method of programming memory cells
US6991987B1 (en) * 2002-11-27 2006-01-31 Advanced Micro Devices, Inc. Method for producing a low defect homogeneous oxynitride
TW573359B (en) * 2003-01-28 2004-01-21 Powerchip Semiconductor Corp Flash memory cell structure and operating method thereof
US6723638B1 (en) 2003-02-05 2004-04-20 Advanced Micro Devices, Inc. Performance in flash memory devices
US6781885B1 (en) 2003-03-05 2004-08-24 Advanced Micro Devices, Inc. Method of programming a memory cell
US6906958B2 (en) * 2003-03-26 2005-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Word-line voltage generator
JP4282359B2 (ja) 2003-04-11 2009-06-17 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7297634B2 (en) * 2003-06-06 2007-11-20 Marvell World Trade Ltd. Method and apparatus for semiconductor device and semiconductor memory device
US7759719B2 (en) * 2004-07-01 2010-07-20 Chih-Hsin Wang Electrically alterable memory cell
US7550800B2 (en) 2003-06-06 2009-06-23 Chih-Hsin Wang Method and apparatus transporting charges in semiconductor device and semiconductor memory device
US7613041B2 (en) * 2003-06-06 2009-11-03 Chih-Hsin Wang Methods for operating semiconductor device and semiconductor memory device
US6947331B1 (en) 2003-06-16 2005-09-20 National Semiconductor Corporation Method of erasing an EEPROM cell utilizing a frequency/time domain based erased signal
US7009244B2 (en) * 2003-07-02 2006-03-07 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell with notched floating gate and graded source region
US6903979B1 (en) 2003-09-17 2005-06-07 National Semiconductor Corporation Efficient method of PMOS stacked-gate memory cell programming utilizing feedback control of substrate current
US6903978B1 (en) 2003-09-17 2005-06-07 National Semiconductor Corporation Method of PMOS stacked-gate memory cell programming enhancement utilizing stair-like pulses of control gate voltage
US7009248B2 (en) * 2003-10-02 2006-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with asymmetric pocket implants
KR100514526B1 (ko) * 2003-10-08 2005-09-13 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
KR100526478B1 (ko) * 2003-12-31 2005-11-08 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
US7315056B2 (en) 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
US6862216B1 (en) 2004-06-29 2005-03-01 National Semiconductor Corporation Non-volatile memory cell with gated diode and MOS transistor and method for using such cell
US20080203464A1 (en) * 2004-07-01 2008-08-28 Chih-Hsin Wang Electrically alterable non-volatile memory and array
US6992927B1 (en) 2004-07-08 2006-01-31 National Semiconductor Corporation Nonvolatile memory cell
US6982907B1 (en) 2005-01-27 2006-01-03 National Semiconductor Corporation Retention improvement technique for one time programmable non-volatile memory
US7375393B1 (en) * 2005-01-27 2008-05-20 National Semiconductor Corporation Non-volatile memory (NVM) retention improvement utilizing protective electrical shield
US7339835B1 (en) 2005-02-14 2008-03-04 National Semiconductor Corporation Non-volatile memory structure and erase method with floating gate voltage control
US7425741B1 (en) 2005-06-14 2008-09-16 National Semiconductor Corporation EEPROM structure with improved data retention utilizing biased metal plate and conductive layer exclusion
US7411244B2 (en) * 2005-06-28 2008-08-12 Chih-Hsin Wang Low power electrically alterable nonvolatile memory cells and arrays
US20070023818A1 (en) * 2005-08-01 2007-02-01 Chia-Hua Ho Flash memory and method for manufacturing thereof
US20070105295A1 (en) * 2005-11-08 2007-05-10 Dongbuanam Semiconductor Inc. Method for forming lightly-doped-drain metal-oxide-semiconductor (LDD MOS) device
US7859912B2 (en) 2006-03-09 2010-12-28 National Semiconductor Corporation Mid-size NVM cell and array utilizing gated diode for low current programming
US20070247924A1 (en) * 2006-04-06 2007-10-25 Wei Zheng Methods for erasing memory devices and multi-level programming memory device
US7626864B2 (en) * 2006-04-26 2009-12-01 Chih-Hsin Wang Electrically alterable non-volatile memory cells and arrays
DE102006023933A1 (de) * 2006-05-19 2007-11-29 Atmel Germany Gmbh Speichervorrichtung und Verfahren zur Programmierung einer nicht-flüchtigen Speichermatrix
DE102006023934B3 (de) * 2006-05-19 2007-11-15 Atmel Germany Gmbh Speichervorrichtung mit einer nicht-flüchtigen Speichermatrix
JP2008004236A (ja) * 2006-06-26 2008-01-10 Samsung Electronics Co Ltd 不揮発性半導体記憶装置の消去放電制御方法
US7919807B1 (en) * 2007-03-29 2011-04-05 National Semiconductor Corporation Non-volatile memory cell with heating element
US7719048B1 (en) 2007-04-26 2010-05-18 National Semiconductor Corporation Heating element for enhanced E2PROM
US7807555B2 (en) * 2007-07-31 2010-10-05 Intersil Americas, Inc. Method of forming the NDMOS device body with the reduced number of masks
US8072023B1 (en) 2007-11-12 2011-12-06 Marvell International Ltd. Isolation for non-volatile memory cell array
US8120088B1 (en) 2007-12-07 2012-02-21 Marvell International Ltd. Non-volatile memory cell and array
US8064255B2 (en) * 2007-12-31 2011-11-22 Cypress Semiconductor Corporation Architecture of a nvDRAM array and its sense regime
US8059458B2 (en) * 2007-12-31 2011-11-15 Cypress Semiconductor Corporation 3T high density nvDRAM cell
US7796443B2 (en) * 2008-06-12 2010-09-14 Fs Semiconductor Corp., Ltd. Method of erasing a flash EEPROM memory
US9059302B2 (en) * 2009-04-06 2015-06-16 Infineon Technologies Ag Floating gate memory device with at least partially surrounding control gate
CN102024821B (zh) * 2009-09-18 2012-08-22 中芯国际集成电路制造(上海)有限公司 非易失性存储装置、非易失性存储器件及其制造方法
US8399918B2 (en) * 2010-06-24 2013-03-19 Semiconductor Components Industries, Llc Electronic device including a tunnel structure
FR2970106B1 (fr) * 2010-12-29 2013-03-15 St Microelectronics Sa Mémoires otp a base de dispositifs mosfet
US8274839B2 (en) 2011-01-14 2012-09-25 Fs Semiconductor Corp., Ltd. Method of erasing a flash EEPROM memory
KR20130006942A (ko) * 2011-06-27 2013-01-18 삼성전자주식회사 재구성 가능한 논리 장치
US9356158B2 (en) 2012-07-20 2016-05-31 Semiconductor Components Industries, Llc Electronic device including a tunnel structure
WO2014083511A1 (en) 2012-11-27 2014-06-05 I.P.S. Research And Development B.V. Pressure control fill valve
US9230050B1 (en) 2014-09-11 2016-01-05 The United States Of America, As Represented By The Secretary Of The Air Force System and method for identifying electrical properties of integrate circuits

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5279883A (en) * 1975-12-26 1977-07-05 Nec Corp Non-volatile semiconductor memory element
JPS5359377A (en) * 1976-01-12 1978-05-29 Tdk Corp Insulating gate type electric field effect semiconductor unit and itsproduction
JPS5386180A (en) * 1977-09-19 1978-07-29 Tdk Corp Production of semiconductor memory device
JPS53108247A (en) * 1976-12-27 1978-09-20 Texas Instruments Inc Electrically programmable floating gate semiconductor memory
JPS55105374A (en) * 1979-02-07 1980-08-12 Nec Corp Nonvolatile semiconductor memory
JPS5669866A (en) * 1979-11-09 1981-06-11 Fujitsu Ltd Semiconductor element
JPS57114282A (en) * 1981-01-06 1982-07-16 Nec Corp Non-volatile semiconductor memory
JPS58112370A (ja) * 1981-12-26 1983-07-04 Fujitsu Ltd 半導体不揮発性記憶装置
JPS58121679A (ja) * 1982-01-12 1983-07-20 Mitsubishi Electric Corp 半導体不揮発性記憶装置
JPS58220457A (ja) * 1982-06-11 1983-12-22 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 誘電体材料の形成方法
JPS5955071A (ja) * 1982-09-24 1984-03-29 Hitachi Micro Comput Eng Ltd 不揮発性半導体装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3500142A (en) * 1967-06-05 1970-03-10 Bell Telephone Labor Inc Field effect semiconductor apparatus with memory involving entrapment of charge carriers
US3744036A (en) * 1971-05-24 1973-07-03 Intel Corp Electrically programmable read only memory array
US4087795A (en) * 1974-09-20 1978-05-02 Siemens Aktiengesellschaft Memory field effect storage device
US3979613A (en) * 1975-06-18 1976-09-07 Sperry Rand Corporation Multi-terminal controlled-inversion semiconductor devices
JPS5342633A (en) * 1976-09-30 1978-04-18 Toshiba Corp Voltage sense circuit of semiconductor memory device
BE858764A (fr) * 1977-09-16 1978-01-16 Hughes Aircraft Co Procede de realisation d'elements de memoire a transistor a effet de champ
DE2802838A1 (de) * 1978-01-23 1979-08-16 Siemens Ag Mis-feldeffekttransistor mit kurzer kanallaenge
US4203158A (en) * 1978-02-24 1980-05-13 Intel Corporation Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same
US4180826A (en) * 1978-05-19 1979-12-25 Intel Corporation MOS double polysilicon read-only memory and cell
JPS54156484A (en) * 1978-05-30 1979-12-10 Nec Corp Non-volatile semiconductor memory device
JPS6048111B2 (ja) * 1978-05-30 1985-10-25 日本電気株式会社 不揮発性半導体記憶装置
EP0006706B2 (en) * 1978-06-14 1993-03-17 Fujitsu Limited Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride
DE2845328C2 (de) * 1978-10-18 1986-04-30 Deutsche Itt Industries Gmbh, 7800 Freiburg Speichertransistor
US4250206A (en) * 1978-12-11 1981-02-10 Texas Instruments Incorporated Method of making non-volatile semiconductor memory elements
JPS55111173A (en) * 1979-02-20 1980-08-27 Nec Corp Semiconductor memory device
US4257056A (en) * 1979-06-27 1981-03-17 National Semiconductor Corporation Electrically erasable read only memory
US4376947A (en) * 1979-09-04 1983-03-15 Texas Instruments Incorporated Electrically programmable floating gate semiconductor memory device
US4366555A (en) * 1980-08-01 1982-12-28 National Semiconductor Corporation Electrically erasable programmable read only memory
JPS5745968A (en) * 1980-08-29 1982-03-16 Ibm Capacitor with double dielectric unit
EP0054355B1 (en) * 1980-12-08 1986-04-16 Kabushiki Kaisha Toshiba Semiconductor memory device
JPS57192067A (en) * 1981-05-22 1982-11-26 Hitachi Ltd Erasable and programmable read only memory unit
JPS5817673A (ja) * 1981-07-24 1983-02-01 Toshiba Corp 電界効果トランジスタ
US4471405A (en) * 1981-12-28 1984-09-11 International Business Machines Corporation Thin film capacitor with a dual bottom electrode structure
JPS59111370A (ja) * 1982-12-16 1984-06-27 Seiko Instr & Electronics Ltd 不揮発性半導体メモリ
JPS59119871A (ja) * 1982-12-27 1984-07-11 Fujitsu Ltd 不揮発性半導体記憶装置の製造方法
JPS61172339A (ja) * 1984-07-27 1986-08-04 Hitachi Ltd 半導体装置の製造方法
JPS6184868A (ja) * 1984-10-02 1986-04-30 Nec Corp 不揮発性半導体記憶装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5279883A (en) * 1975-12-26 1977-07-05 Nec Corp Non-volatile semiconductor memory element
JPS5359377A (en) * 1976-01-12 1978-05-29 Tdk Corp Insulating gate type electric field effect semiconductor unit and itsproduction
JPS53108247A (en) * 1976-12-27 1978-09-20 Texas Instruments Inc Electrically programmable floating gate semiconductor memory
JPS5386180A (en) * 1977-09-19 1978-07-29 Tdk Corp Production of semiconductor memory device
JPS55105374A (en) * 1979-02-07 1980-08-12 Nec Corp Nonvolatile semiconductor memory
JPS5669866A (en) * 1979-11-09 1981-06-11 Fujitsu Ltd Semiconductor element
JPS57114282A (en) * 1981-01-06 1982-07-16 Nec Corp Non-volatile semiconductor memory
JPS58112370A (ja) * 1981-12-26 1983-07-04 Fujitsu Ltd 半導体不揮発性記憶装置
JPS58121679A (ja) * 1982-01-12 1983-07-20 Mitsubishi Electric Corp 半導体不揮発性記憶装置
JPS58220457A (ja) * 1982-06-11 1983-12-22 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 誘電体材料の形成方法
JPS5955071A (ja) * 1982-09-24 1984-03-29 Hitachi Micro Comput Eng Ltd 不揮発性半導体装置

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62276878A (ja) * 1986-05-26 1987-12-01 Hitachi Ltd 半導体記憶装置
JPS63179577A (ja) * 1987-01-21 1988-07-23 Sony Corp 不揮発性メモリ
JPS63252481A (ja) * 1987-04-09 1988-10-19 Toshiba Corp 不揮発性半導体メモリ
JPS6481272A (en) * 1987-09-24 1989-03-27 Hitachi Ltd Semiconductor memory device
JPH01283880A (ja) * 1988-05-10 1989-11-15 Hitachi Ltd 不揮発性記憶素子
JPH02135783A (ja) * 1988-09-22 1990-05-24 Advanced Micro Devices Inc 半導体素子
JPH02177561A (ja) * 1988-12-28 1990-07-10 Toshiba Corp 半導体不揮発性メモリ
JPH02295169A (ja) * 1989-05-09 1990-12-06 Nec Corp 不揮発性半導体記憶装置
JPH03102878A (ja) * 1989-09-18 1991-04-30 Seiko Instr Inc 電気的消去可能半導体不揮発性メモリ
US5491656A (en) * 1992-04-24 1996-02-13 Nippon Steel Corporation Non-volatile semiconductor memory device and a method of using the same
US5408429A (en) * 1992-04-24 1995-04-18 Nippon Steel Corporation Method of altering a non-volatile semiconductor memory device
US7173853B2 (en) 1992-07-06 2007-02-06 Renesas Technology Corp. Nonvolatile semiconductor memory
US7746697B2 (en) 1992-07-06 2010-06-29 Solid State Storage Solutions, Inc. Nonvolatile semiconductor memory
US7366016B2 (en) 1992-07-06 2008-04-29 Solid State Storage Solutions, Llc Nonvolatile semiconductor memory
US6738310B2 (en) 1992-07-06 2004-05-18 Renesas Technology Corp. Nonvolatile semiconductor memory
US8072809B2 (en) 1992-07-06 2011-12-06 Solid State Storage Solutions, Inc. Nonvolatile semiconductor memory
US7092296B2 (en) 1992-07-06 2006-08-15 Hitachi, Ltd. Nonvolatile semiconductor memory
US7110320B2 (en) 1992-07-06 2006-09-19 Renesas Technology Corp. Nonvolatile semiconductor memory
US5592003A (en) * 1992-12-28 1997-01-07 Nippon Steel Corporation Nonvolatile semiconductor memory and method of rewriting data thereto
JPH06140635A (ja) * 1993-05-26 1994-05-20 Hitachi Ltd 半導体記憶装置の製造方法
JPH06177399A (ja) * 1993-05-26 1994-06-24 Hitachi Ltd 半導体記憶装置
US5502321A (en) * 1993-11-08 1996-03-26 Sharp Kabushiki Kaisha Flash memory having inclined channel
US5591652A (en) * 1993-11-08 1997-01-07 Sharp Kabushiki Kaisha Method of manufacturing flash memory with inclined channel region
US5535158A (en) * 1993-12-01 1996-07-09 Nec Corporation Non-volatile semiconductor memory device and method for erasure and production thereof
US6830973B2 (en) 2001-09-11 2004-12-14 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method of manufacturing the same
US8604533B2 (en) 2008-08-08 2013-12-10 Fujitsu Semiconductor Limited Semiconductor device and fabricating method thereof
US9287277B2 (en) 2008-08-08 2016-03-15 Fujitsu Semiconductor Limited Semiconductor device and fabricating method thereof

Also Published As

Publication number Publication date
JPH0629553A (ja) 1994-02-04
EP0182198A2 (en) 1986-05-28
US4868619A (en) 1989-09-19
CA1236919A (en) 1988-05-17
JPH0682841B2 (ja) 1994-10-19
ATE104473T1 (de) 1994-04-15
DE3587799T2 (de) 1994-07-28
ATE217732T1 (de) 2002-06-15
DE3587799D1 (de) 1994-05-19
DE3588238T2 (de) 2003-02-06
JP2872924B2 (ja) 1999-03-24
DE3588238D1 (de) 2002-06-20
EP0182198A3 (en) 1988-05-25
EP0182198B1 (en) 1994-04-13
US4698787A (en) 1987-10-06
EP0550404B1 (en) 2002-05-15
EP0550404A1 (en) 1993-07-07
JPH07176637A (ja) 1995-07-14
JP2631186B2 (ja) 1997-07-16

Similar Documents

Publication Publication Date Title
JPS61127179A (ja) 単一トランジスタの電気的プログラム式メモリ装置、その製造方法及び使用方法
US5585293A (en) Fabrication process for a 1-transistor EEPROM memory device capable of low-voltage operation
US4957877A (en) Process for simultaneously fabricating EEPROM cell and flash EPROM cell
US5379253A (en) High density EEPROM cell array with novel programming scheme and method of manufacture
US5150179A (en) Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and method for making and using the same
US5278087A (en) Method of making a single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate
US5173436A (en) Method of manufacturing an EEPROM with trench-isolated bitlines
US5990514A (en) Nonvolatile semiconductor memory having boosting lines self-aligned with word lines
US5267194A (en) Electrically erasable programmable read-only-memory cell with side-wall floating gate
US4947222A (en) Electrically programmable and erasable memory cells with field plate conductor defined drain regions
JPH0130315B2 (ja)
US5168335A (en) Electrically programmable, electrically erasable memory array cell with field plate
US5504708A (en) Flash EEPROM array with P-tank insulated from substrate by deep N-tank
JPH0685283A (ja) 多結晶シリコントンネルスペーサを備えた高密度ｅｅｐｒｏｍセル及び製造方法
US5051795A (en) EEPROM with trench-isolated bitlines
US5321288A (en) Nonvolatile memory array in which each cell has a single floating gate having two tunnelling windows
US5414286A (en) Nonvolatile memory, method of fabricating the same, and method of reading information from the same
JPS63271973A (ja) 電気的にプログラム可能で電気的に消去可能なメモリ゜セルおよびその製造方法
US6465303B1 (en) Method of manufacturing spacer etch mask for silicon-oxide-nitride-oxide-silicon (SONOS) type nonvolatile memory
KR100264928B1 (ko) 고밀도 eeprom 셀/어레이 구조 및 그 동작 방법
US5100819A (en) Method of making electrically programmable and erasable memory cells with field plate conductor defined drain regions
KR100264929B1 (ko) 고밀도 eeprom 셀의 제조방법
US5134449A (en) Nonvolatile memory cell with field-plate switch
US5032533A (en) Method of making a nonvolatile memory cell with field-plate switch
US5057446A (en) Method of making an EEPROM with improved capacitive coupling between control gate and floating gate

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term