JPH0629553A - メモリー装置 - Google Patents

メモリー装置

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JPH0629553A
JPH0629553A JP5053070A JP5307093A JPH0629553A JP H0629553 A JPH0629553 A JP H0629553A JP 5053070 A JP5053070 A JP 5053070A JP 5307093 A JP5307093 A JP 5307093A JP H0629553 A JPH0629553 A JP H0629553A
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Abstract

(57)【要約】 小さな表面積を有し、実質的に低いプログラム電圧及び
消去電圧で済むＥＥＰＲＯＭセルを与えることを目的と
する。複数の記憶サイトの各々が、複数消去線のうちの
関連したものの一つに結合されたソースと、複数列アド
レス線のうちの関連したものの一つに結合されたドレー
ンと、複数行アドレス線のうちの関連したものの一つに
結合された制御ゲートと、ゲートとソース及びドレーン
との間に配置された浮動ゲートと、を含む単一トランジ
スタを構成し、さらに列アドレス線及び行アドレス線の
うちの関連したものがその関連の消去線の電位より高い
第一の既定電位に上昇されると、浮動ゲート上にホット
エレクトロンを注入する装置と、関連の消去線が関連の
行アドレス線より高い第二の既定電位に上昇されると、
浮動ゲートからソースへ至る電子のファウラー・ノルド
ハイムトンネル効果を誘起する装置とを含むメモリー装
置である。

Description

【発明の詳細な説明】
【０００１】本発明は電気的にプログラム化し得る、か
つ消去しうるメモリー装置に関する。この電気的にプロ
グラム化しうる記憶装置は通常、電気的消去式読取り専
用メモリ（Electrically Erasable Programmable Read
Only Memory, EEPROM ）と呼ばれる型式のものとであ
る。さらに特定すると、本発明は高密度記憶装置への使
用に適した単一トランジスタＥＥＰＲＯＭセルの構造の
メモリー装置に関する。
【０００２】ＥＥＰＲＯＭ装置及びその製造法は当該技
術分野で公知である。一般にＥＰＲＯＭ又はＥＥＰＲＯ
Ｍは浮動ゲート（floating gate)及び制御ケート（cont
rolgate）と呼ばれる電気接続子により特徴づけられ、
これらゲートは共に多結晶シリコンを適当なドープ材料
でドープ入れして多結晶を導電化させることにより作成
される。代表的なドープ材料はリンである。
【０００３】浮動ゲートは、絶縁材であるゲート酸化層
により基板から離隔される。この基板領域はチャンネル
を確定する対称なソース領域とドレーン領域を含む。
【０００４】浮動ゲート及び制御ゲートは絶縁材料、例
えば代表的な二酸化シリコン（ＳｉＯ2 ）の層により離
隔されている。ＥＰＲＯＭ又はＥＥＰＲＯＭ装置が作動
する原理は、電子又は電荷が容量的に「浮動ゲート」中
に蓄えられることにある。従って浮動ゲートと制御ゲー
トとの間の誘電体層が重要である。
【０００５】先行技術（例えば米国特許第4,203,158
号）及びＷ．Ｓ．ジョンソン他著「ＩＳＣＣダイジェス
ト・オブ・テクニカルペーパー」１５２乃至１５３頁
（１９８０年２月号）を参照）では、浮動ゲートは低圧
化学的蒸着チャンバ内ＳｉＨ4 を反応させて形成され、
次に別のドーピング工程にてＰＯＣｌ3 をドープ入れさ
れる。
【０００６】二酸化シリコン層が次にシリコン多結晶層
上に析出され、もしくは熱的に成長される。この二酸化
シリコン層は代表的な場合約７５０オングストロームで
ある。一般に、良好な多結晶間特性（interpoly qualit
y ）及び破壊容量（breakdown capability）を達成する
には高い酸化温度（１０５０℃以上）及び多量のリンド
ーピングが必要とされる。しかしながら多量にドープ入
れされた多結晶シリコンの高温における酸化はいくつか
の欠点、たとえば(1) ウエーハ上への自動ドーピング
（autodoping）を起こさせる、多結晶酸化の際の脱気
（outgassing）(2)浮動ゲートからトンネル酸化物への
リン拡散が酸化により強調される結果、リンがこの酸化
物中にトラッピングセンタを形成すること、を伴う。こ
の電子トラッピングは１０4 サイクルにてしきい値ウイ
ンドーＥＥＰＲＯＭセルを崩壊させる。（Ｒ．Ｂ．アル
カス他著「ジャーナル・オブ・エレクトロケミカル・ソ
サイエティー」誌１２８２頁、１９８２年６月号、Ｋ．
サラスワット他著「コンピュータ・エイディッド・デザ
イン・オブ・インデクレーテッドサーキット・ファブリ
ケーションプロセス・フォーＶＬＳＩデバイス」２４４
乃至２９０頁、１９８１年７月刊参照）したがって現在
の装置はプログラム操作及び消去操作に低い反復性を示
すのである。
【０００７】最後に、ドープ入れされた多結晶シリコン
の第二層がＳｉＯ2 の絶縁層の頂部に形成される。
【０００８】二酸化シリコンの絶縁層は７５０オングス
トローム程度なので、代表的な書込み又は消去電圧すな
わち浮動ゲートに電荷を荷電し又は放電させるに必要な
電圧は高かった。即ち２０ボルトを超えていた。さらに
このことがゲート酸化物の厚さ、接合部の深さ、ダイ寸
法に収縮限界（shrinkage limits）を与えていた。
【０００９】窒化シリコン（Ｓｉ3 Ｎ4 ）もまた、浮動
ゲートと制御ゲート接続子との間の二重誘電体（熱的酸
化物とその上に窒化シリコンを載せたもの）である絶縁
材として使用されてきた。窒化シリコンは二酸化シリコ
ンより高密度である結果、浮動ゲートと制御ゲートとの
間により高い容量性結合を与える。浮動ゲートと制御ゲ
ート間の代表的二重誘電体は５００オングストローム酸
化物と４００オングストローム窒化物で構成される。し
かし、絶縁層として窒化シリコンを使用した場合でも書
込み及び消去電圧は依然比較的高く、１８ボルトを超え
る。在来のＥＥＰＲＯＭ装置に対する高い消去及びプロ
グラム電圧が関心の的である。このような高電圧の必要
性が、装置作動時における別の高電圧源を必要とするに
至り、あるいは必要なプログラム及び消去レベルまで供
給電圧を昇圧するための特別な電圧増倍回路を装置内に
設けることが必要となった。
【００１０】別の欠点は、現在のＥＥＰＲＯＭ構造はメ
モリーアレー内で使用される場合は個々の記憶セルを相
互に分離するための別の制御回路を必要とすることであ
る。このことは装置の幾何学的形状を増大させる。たと
えば各ＥＥＰＲＯＭセルに対する制御トランジスタの必
要条件が指定されたとすると、在来のＥＥＰＲＯＭセル
に必要な等価空間は１６５平方ミクロンである。
【００１１】在来ＥＥＰＲＯＭ装置に関するこれらの問
題及び他の問題は、本発明によって克服される。本発明
の電気的に消去可能なプログラム式記憶装置は、ソース
とドレーンを有する単結晶半導体材料の本体と、本体上
に配置された絶縁材の第一層と、絶縁材第一層上に配置
された浮動ゲートと、浮動ゲート上に配置された絶縁材
第二層と、絶縁材第二層上のゲートとを含み、このソー
スはリン等の第一の材料の深い領域と、ヒ素の第二の材
料とリンとの浅い領域とから形成され、このドレーンは
この第二材料の浅い領域で形成され、さらにリンのみの
深い領域部の一部分が絶縁材第一層の下方に延び、かつ
この第一材料は、接合部のゲートとの重なり合いを最適
化すべく選択される結果、浮動ゲートとソースとの間の
容量結合を制御できる。
【００１２】本発明の別の局面では、絶縁材の第一層は
第二層に対してもっと薄く、第一層の絶縁材は実質上ト
ラップに関与しない。
【００１３】本発明の別の局面によれば絶縁材の第二層
は高い誘電率を有するように選択される。この条件は酸
素組成の高い五酸化タンタルと熱酸化物のサンドイッチ
により充足することができる。
【００１４】上記構造をもつたＥＥＰＲＯＭセルはあた
かもそれがＥＰＲＯＭであるごとくにプログラムし得、
かつＥＥＰＲＯＭと同様に消去可能である。この装置を
プログラム化するためには、この装置のドレーン及びゲ
ートがソース電位（ポテンシャル）より上の予定ポテン
シャルに昇圧される。セルを放電、すなわち消去するた
めには、ドレーンが浮動され、ソースがゲートポテンシ
ャルより高いポテンシャルに上昇される。
【００１５】本発明のこの装置の上記プログラム特性及
び消去特性のため、このような装置一つでメモリーセル
が形成できる。選択トランジスタ（select transistor
）を必要としない。さらに第一及び第二層の絶縁材を
選択すること、及びソースもしくはドレーン領域を対称
形状とすることにより、プログラム電圧が低くてよいこ
とに加えて著しくセル寸法が小さくて済む。
【００１６】さらに反応性スパッタリングを行い、かつ
スパッタリングガスとしてアルゴンと酸素を使用するこ
とにより熱酸化層の上に五酸化タンタルの層を成長させ
ることが絶縁材第二層としての高品質五酸化タンタルを
与える、ということが見出されている。
【００１７】さらに乾燥した酸素中８５０℃にて第一層
の絶縁材として窒化酸化物を成長させ、次にその絶縁材
をアンモニアもしくはアルゴン雰囲気中で１０５０℃に
て焼鈍することにより、実質上トラップのない層が与え
られることが判明している。
【００１８】さらに、浮動ゲートを正しい位置にドープ
入れすることにより、絶縁材第二層が上載せ成長される
著しく滑らかな表面を得ることができる。
【００１９】それ故、本発明の目的は、それ自体が完全
なメモリーセルとして使用しうるＥＥＰＲＯＭトランジ
スタを与えることである。
【００２０】本発明の別の目的はＥＰＲＯＭ装置におけ
ると同様にプログラムでき、かつＥＥＰＲＯＭ装置のよ
うに消去できる、メモリ装置を与えることである。
【００２１】本発明のさらに別の目的は小さな表面積を
有するＥＥＰＲＯＭトランジスタを与えることである。
【００２２】本発明のさらに別の目的は先行技術に比し
て実質的に低いプログラム電圧及び消去電圧で済むＥＥ
ＰＲＯＭセルを与えることである。
【００２３】本発明に関するこれらの目的及び他の目
的、特徴、利点は本発明の好ましい実施例に関する下記
の詳細な説明と添付の図面から了解されよう。
【００２４】ここで図１を参照すると、代表的なＥＰＲ
ＯＭトランジスタ装置の断面が示されている。ソース(1
0)とドレーン(12)は基板(14)上に形成されている。ソー
ス(10)とドレーン(12)は基板(14)中にチャンネル(16)を
確定する。チャンネル(16)の上方にはゲート誘電体層(1
8)を形成する絶縁材の層がある。半導体材料の浮動ゲー
ト(20)はゲート誘電体層(18)の上方に形成される。最後
に、絶縁材(22)の第二層の上方に、半導体材料の層が形
成されて制御ゲート(24)となる。フィールド酸化物(26)
はトランジスタ構造を周囲装置から離隔させる。
【００２５】ドレーン(12)、ゲート(24)、及びソース(1
0)のそれぞれに電圧を印加するため、電気接続子(27,2
8,30)が与えられる。
【００２６】代表的なＥＰＲＯＭのプログラミングはド
レーン(12)のポテンシャルを８乃至１２ボルトに上げ、
ソース(10)を接地ポテンシャルに保ち、約１３乃至２１
ボルトの振幅で約１乃至１０ミリ秒の周期のパルスを制
御ゲート(24)に印加することにより達成される。
【００２７】これらの条件の結果、チャンネル(16)内に
伝導領域が設定され、ここを電子(32)が加速されて行
く。この伝導領域は図１の破線(34)により示される。ド
レーン(12)、ソース(10)、及びゲート(24)に印加される
電圧の大きさ及び極性は、この伝導領域(34)がドレーン
(12)の隣接領域内で「ピンチオフ」となるようにする。
このことにより電子(32)がポテンシャル的に十分に高く
され、その結果「熱く」なり、これらのホットエレクト
ロン（熱い電子）は衝突電離化によってさらに電子空孔
対を創成する。この条件では、これら電子はゲート誘電
体(18)の絶縁性を克服しうるエネルギーレベルまで上昇
される。これら熱い電子はしたがって、ゲート誘電体(1
8)のポテンシャル障壁を「飛び越える」ことができる。
その後、制御ゲート(24)により発生される電場のため、
これら電子は浮動ゲート(20)に吸引されて、そこに蓄積
される。
【００２８】ＥＰＲＯＭ構造の顕著な欠点はＥＰＲＯＭ
が紫外光の照射によって消去されなければならないこと
である。ＥＰＲＯＭセルがアレー中にあるときは、これ
らセルは実質的にすべてが一緒に消去される。したがっ
て、アレー中に記憶されたプログラムを変更しようとす
るとき、その変更が小さなものであっても、アレー全体
が消去されることになり、再びプログラム全体をアレー
に入れなければならない。
【００２９】図２を参照すると、ＥＥＰＲＯＭ構造が示
されている。この構造はＥＰＲＯＭと比較するとプログ
ラミング及び消去に異なった構造を利用する。ＥＰＲＯ
Ｍと同様、ＥＥＰＲＯＭ構造はドレーン(36)、ソース(3
8)、ゲート酸化物層(43)により基板から離隔された浮動
ゲート(42)、及び別の酸化物層(45)により浮動ゲート(4
2)から離隔されたゲート(40)を有する。これらはすべて
析出され又は熱的に成長される。しかしＥＥＰＲＯＭ構
造はこれがドレーン(36)と浮動ゲート(42)との間に薄い
トンネル誘電体(46)を与える点でＥＰＲＯＭ構造と異な
る。図２から判るように、トンネル誘電体(46)の上方に
配置された浮動ゲート(42)の一部はドレーン(36)上に配
置される。さらにトンネル誘電体(46)と整合される、ゲ
ート部分(40)もまたドレーン(36)上に配置される。この
構造体のプログラミング及び消去はゲート線(48)とドレ
ーン線(50)の間に電位差を誘起させることにより達成さ
れる。その電位差は２０ボルトの程度である。この薄い
誘電体領域はゲートとドレーン間の高電圧に結合される
と「ファウラー・ノルドハイムトンネル効果」と呼ばれ
る現象を可能にする。プログラムを入れるためには、す
なわち浮動ゲートに電子を配するためには、ドレーンは
接地ポテンシャルに維持され、ゲートには約２０ボルト
ポテンシャルで約１０ミリ秒間、パルスが加えられる。
消去すなわち浮動ゲート(42)から電子を除去するために
は、ゲートは接地ポテンシャルに保持される一方、ドレ
ーン(36)には約２０ボルトのポテンシャルで約１０秒
間、パルスが加えられる。これら消去及びプログラムの
過程中、ソース(38)は浮動することが許される。これら
の条件のもとで電子は浮動ゲート(42)へ、又は浮動ゲー
ト(42)から、トンネル効果を起こす。
【００３０】上記のＥＥＰＲＯＭ構造によれば、ＥＥＰ
ＲＯＭセルを個別にプログラムし、又は消去することが
できる。代表的な場合、アレー中のすべてのセルが同一
の論理値にプログラムされ、その後、各個セルがアレー
中に最終論理値を配すべく選択的に消去される。しか
し、前述したように、この典型的ＥＥＰＲＯＭの欠点と
して、(1) セルのプログラム又は消去に高い電圧が必要
なこと、(2) ＥＥＰＲＯＭセルがアレー中で使用される
ときは各セルを独立させるために各ＥＥＰＲＯＭセル毎
に選択トランジスタが必要なこと、がある。
【００３１】ここで図３、図４、及び図５を参照して本
発明の構造を説明する。本発明の構造は非対称のドレー
ン又はソース接合、均一な薄いゲート誘電体、及び制御
ゲートと浮動ゲートとの間の高誘電率誘電体を有するこ
とを特徴とする。これらの特徴の結果、ＥＰＲＯＭと類
似の方法でプログラム可能であり、かつＥＥＰＲＯＭと
同様な方法で消去可能であり、しかもこれらを低電圧で
行うことができ、ＥＰＲＯＭと同じ物理的大きさであ
り、アレー中で使用するときも選択トランジスタが不要
である、ＥＥＰＲＯＭ装置が得られる。
【００３２】図４は本発明の好ましい実施例の断面図を
示す。基板(52)はその中に形成された比較的浅いドレー
ン領域(54)と深いソース領域(56)とを有する。ソース(5
6)とドレーン(54)との間にチャンネル(58)が確定され
る。絶縁材第一層であるゲート誘電体(60)は、チャンネ
ル(58)の上方に形成され、ドレーン(54)まで延びてソー
ス(56)の部分(62)と重畳する。この層は全断面にわたり
比較的に均一の厚さを有することに注目されたい。
【００３３】半導体材料の第一層である浮動ゲート(64)
はゲート誘電体の上方に形成される。絶縁材第二層であ
る誘電体の第二層(66)が浮動ゲート(64)の上方に形成さ
れる。最後に半導体材料の第二層である制御ゲート(68)
が絶縁材第二層(66)の上方に形成される。
【００３４】図３は本発明のいろいろな構成要素の物理
的配置の上面図を示す。この図からわかるように、制御
ゲート(68)及び浮動ゲート(64)は相互に上下関係に、か
つチャンネル(58)の上方に配置される。ソース拡散部
（source diffusion）(56)は浮動ゲート(64)の下に延び
る。
【００３５】図５は図３の装置の線３ｃ−３ｃに沿う断
面図である。図４及び図５からわかるように、本発明の
構造は典型的なＥＥＰＲＯＭよりも顕著に対称的である
が、典型的なＥＰＲＯＭ構造よりも非対称的である。さ
らに特定すると、本発明の装置はゲート誘電体、浮動ゲ
ート、ゲート間誘電体、及び在来のＥＥＰＲＯＭのトン
ネル用誘電体に関連した制御ゲートに著しいくぼみ(di
p) がない。さらに本発明の非対称的ソース又はドレー
ン形状は在来のＥＰＲＯＭの対称的なソース又はドレー
ン接合部と顕著に異なる。
【００３６】作動上、本発明のＥＥＰＲＯＭセルのプロ
グラミングはドレーン(54)及び制御ゲート(68)をソース
(56)のポテンシャルより高い既定のポテンシャルに昇圧
することにより達成される。本発明の好ましい実施例で
はドレーン(54)は４乃至６ボルトの間に昇圧されるが、
ゲートは約０．５乃至５ミリ秒の間、約１０乃至１２ボ
ルトの振幅にてパルスをかけられる。これらの条件のも
とで、「熱い」電子が発生され、ゲート誘電体(60)を通
して加速され、浮動ゲート(64)に至る。本発明の好まし
い実施例では、このことにより浮動ゲートのしきい値が
約３．５乃至５．５ボルト増大する。したがって本発明
におけるプログラミングは典型的ＥＰＲＯＭの場合と同
様である。
【００３７】他方、本発明のＥＥＰＲＯＭセルの消去は
ドレーン(54)を浮動させ、制御ゲート(68)を接地ポテン
シャルに保持し、ソースに高電圧パルスを印加すること
により達成される。本発明の好ましい実施例では、この
パルスは１０乃至１３ボルトの振幅と０．５乃至５ミリ
秒の持続性を有する。これらの条件のもとで、ファウラ
ー・ノルドハイムトンネル効果が浮動ゲート(64)と、浮
動ゲート(64)下方に延びるソース拡散部(56)の部分(62)
との間で発生する。この消去操作はセルのしきい値電圧
を１ボルト程度まで減少させる。
【００３８】上記のプログラミング及び消去機構の混成
により、部分的に、本発明のメモリーセルのアレー（配
列）中の各メモリーセルに対して選択トランジスタが別
個に必要ではなくなつた。
【００３９】このセルの論理状態はＥＰＲＯＭセルに関
連しているものと同様に決定される。ソース(56)は接地
ポテンシャルに保持され、ゲートは３乃至５ボルトのポ
テンシャルに保持され、ドレーンは１乃至２ボルトに保
持される。これらの条件の下で、消去済みのセルは２５
乃至５０マイクロアンペアの電流レベルにて伝導する。
他方、プログラム済みセルは伝導しない。
【００４０】上記のことから、本発明による改良された
性能がＥＰＲＯＭプログラミング機構及びＥＥＰＲＯＭ
消去機構を採用することのみならず、非対称的なソース
又はドレーン接続子、卓越した捕捉（trapping）特性を
有する薄いゲート誘電体(60)及び高い誘電率の浮動ゲー
ト(64)と制御ゲート(68)との間の誘電体層を具備するこ
とによっても達成されるのであることを了解されたい。
また、これらの特徴がある一方で、これらの各特徴自体
によりまたはその結果として、本発明の性能が高めら
れ、これら特徴が結合して在来のＥＥＰＲＯＭ構造より
はるかに優れた改良がなされることに注目されたい。
【００４１】図６を参照すると、制御ゲート、浮動ゲー
ト、ソースチャンネル及びドレーン間の容量結合を示す
等価回路が図示されている。この容量結合はプログラム
演算もしくは消去演算の期間中、浮動ゲート(64)に記憶
され、又はゲート(64)から抽出されることとなる電子の
量を決定する重要な役割を果す。制御ゲート(68)と浮動
ゲート(64)との間の容量結合が容量(70)により表示され
ている。浮動ゲート(64)とドレーン(54)との間の容量結
合は、容量(72)により表わされている。浮動ゲート(64)
とチャンネル(58)との間の容量結合は容量(74)により表
わされている。最後に浮動ゲート(64)とソース(56)との
間の容量結合は容量(76)により表わされている。
【００４２】基板(52)に対する浮動ゲート(64)への電圧
ＶFGは、次式 ＶFG＝ＶG （Ｃ70／（Ｃ70＋Ｃ72＋Ｃ74＋Ｃ76）） により確定されることがわかる。ここでＶG は制御ゲー
トに印加される電圧である。
【００４３】浮動ゲート(64)にかかる電圧が高い程、浮
動ゲートに蓄えられる電子の量は大きい。そして、浮動
ゲートに蓄えられる電子が多い程、本装置のしきい値が
高くなる。
【００４４】本発明の構造は数通りの方法で浮動ゲート
にかかる電圧を最大にする。誘電体(66)に関して言え
ば、高い誘電率、即ち５以上、を有する材料を選択する
ことにより、浮動ゲートに結合される電圧を増大でき
る。本発明の好ましい実施例では五酸化タンタルを使用
できる。五酸化タンタルは約２１なる誘電率を有する。
誘電率７の窒化シリコンも使用することができる。この
ことにより物理的な大きさが小さなのもので高い容量を
得ることができる。容量(70)の値が大きい程、浮動ゲー
ト(64)にかかる電圧に対する容量(72)，(74)，(76)の負
担が小さくなる。本発明における代表的なセル寸法は５
ミクロン四方であり、リソグラフィ技術の改良によって
はさらに小さくできる。
【００４５】五酸化タンタルの保有特性（retention ch
aracteristic）は、誘電体層(66)が五酸化タンタルと熱
酸化物とのサンドイッチで形成されると増大することが
できる。好ましくはこの五酸化タンタル層は約５００オ
ングストロームの厚さであり、熱酸化物層は約１５０オ
ングストロームの厚さである。さらに少々酸化物を増加
させた五酸化タンタル材料はデータ保有性が良好になる
ことが見出されている。熱酸化物層は、五酸化タンタル
が単独で使用される場合に通常許されるよりも高い温度
サイクルが製造工程で使用できることが見出されてい
る。さらに熱酸化物層は五酸化タンタルを通して流れる
漏れ電流を低減する。
【００４６】ゲート誘電体(60)の選択は本装置の性能を
高める別の手段である。図４からわかるように、浮動ゲ
ート(64)とソース(56)との間の図６における容量(76)は
ゲート誘電体(60)とソース(56)との間の重畳部分の(62)
面積、ゲート誘電率、及びゲート誘電体の厚さの関数で
ある。本発明の好ましい実施例では、ゲート誘電体(60)
は１００乃至２００オングストロームの範囲の厚さを有
する。好ましくはこのゲート誘電体は窒化酸化物で形成
され、重畳領域(62)は小さく、好ましくは０．３乃至
０．４マイクロメータにされる。
【００４７】これらのパラメータの選択に影響する因子
は多数存在する。その一つはプログラム済み状態と消去
済み状態間のセル反復可能性である。この反復可能性は
一部的にはゲート誘電体(60)のトラッピング特性と、ゲ
ート誘電体(60)を通る電流密度とにより決定される。電
流密度が高い程、反復可能性は小さくなる。本発明の方
法によれば、ゲート誘電体層(60)がトラッピング効果を
比較的受けないようにできるようにするには窒化酸化物
が層(60)に対する好ましい材料である。又、窒化酸化物
がリンの移動に対する良好な障壁であり、したがって浮
動ゲート(64)の一体性を保存することが見出されてい
る。
【００４８】ゲート誘電体層(60)内の電流密度は層(60)
の面積及び厚さの関数である。浮動ゲート(64)とソース
(56)との間の容量はゲート誘電体層(60)の厚さに比例
し、ゲート誘電体層(60)を通る電流密度はこの厚さに逆
比例する。容量(76)の値はソース(56)の重畳部分(62)に
比例する。
【００４９】ゲート誘電体層(60)の厚さと重畳部分(62)
の大きさは、したがって層(60)を通る電流密度を最適化
し、かつソース(56)と浮動ゲート(64)間の容量結合を最
適化すべく選択される。ゲート誘電体層の厚さに対する
別の制限はファウラー・ノルドハイムトンネル効果が薄
い誘電体層を要求することである。したがって本発明の
好ましい実施例ではゲート誘電体は好ましくは窒化酸化
物で形成され、１００乃至２００オングストロームの厚
さを有している。さらに、ソース(56)の重畳部分(62)は
約０．３乃至０．４ミクロンである。上記の構造を持た
せると１０6 程度の反復可能性が得られる。
【００５０】上に概略したように、本発明はまた非対称
のソース又はドレーン接合部を有する。本発明の好まし
い実施例ではソース(56)は浅い拡散領域(78)及び深い拡
散領域(80)で形成される。深い拡散領域(80)は浮動ゲー
トの下に約０．２ミクロンで延び、浅い拡散領域(78)は
浮動ゲートの下に約０．１ミクロンで延び、０．３乃至
０．４ミクロンの重畳領域(62)を形成する。本発明の好
ましい実施例では、ドレーン拡散領域(54)は第二材料と
してヒ素で形成され、浮動ゲートの下に約０．１ミクロ
ンで延び、浅いソース拡散領域(78)はヒ素と第一材料と
してのリンで形成され、深い拡散領域(80)はリンで形成
される。
【００５１】リンを用いた深い拡散領域が本発明の好ま
しい実施例で使用される理由は、その速い拡散性能が、
必要な重畳部分(62)を形成できる一方で滑らかな曲率の
深い拡散部分(80)を与えることができるからである。こ
の滑らかな曲率はソース接合の破壊電圧を大いに増大さ
せる。このことはソース(56)で特に重要である。その理
由は、ゲート誘電体(60)の厚さが小さく、ソースが本発
明による消去演算期間中に出会う電圧が高いからであ
る。
【００５２】本発明の方法によれば、本発明のセルの好
ましい実施例はＣＭＯＳ処理に適合できる。初め材料は
〔１００〕方向と３６乃至６３オームcmの抵抗率を有す
るＰ型材料である。これは図４におけるＰ基板(52)とし
うる。Ｎ型ウエル内に密度４．０×１０12／cm2 の９０
ＫｅｖのＰ31が打込まれる。この打込み（implantatio
n）は９５０℃で４５分間、湿式酸化（wet oxidation
）によりウエル中で行われ、それに続けて１１５０℃
で窒素Ｎ2 雰囲気で拡散が行われる。
【００５３】その後、厚さ５００オングストロームのパ
ッド酸化物（pad oxide ）がＯ2 雰囲気中で１０００℃
にて形成される。その後、シリコン窒化物が析出され
る。次に能動領域（active region ）が確定されて厚さ
１５０オングストロームのスクリーン酸化が行われる。
次にフィールド領域が確定され、このフィールドが５０
Ｋｅｖにて４×１０13／cm2 の照射率でＢＦ3 を打込ま
れる。
【００５４】次にＯ2 雰囲気内で４０分間、１０００℃
でフィールド酸化物が形成された後、９２０℃にて８５
分間、Ｎ2 雰囲気内に置かれる。次にＨ2 とＯ2 内で９
２０℃に６時間置かれて６５００オングストロームの厚
さにされる。次にセル領域が確定され、その後４０Ｋｅ
ｖ、照射率５×１０12／cm2 でＢ11が打込まれる。上記
の製造工程は在来のものである。
【００５５】この段階ではドレーン及びソース領域がま
だ形成されていないがすでに確定されており、チャンネ
ル部分も確定されており、従ってセルの能動領域が確定
できる。次の段階では厚さか１００オングストローム乃
至２００オングストロームのセル酸化物層が８５０℃に
て成長される。このセル酸化物層はゲート誘電体(60)を
表わす。トラッピング効果を比較的に受けない層を与え
るために、酸化層は乾燥した酸素雰囲気中で成長され
る。その後、アンモニア（ＮＨ3 ）及びアルゴン（Ａ
ｒ）の雰囲気中で１０５０℃にて１０分間、酸化物層上
に熱窒素化が行われる。この高温すなわち１０５０℃が
層から水Ｈ2 Ｏを除去する一方、アンモニア又はアルゴ
ン雰囲気が材料からすべてのＯＨラジカル基を除去す
る。結果として比較的トラップのないオキシ窒化物層が
得られる。
【００５６】次の段階で、浮動ゲート(64)がゲート誘電
体(60)の上に析出される。このことは多結晶シリコンが
浮動ゲートとして析出されるときに多結晶シリコンの正
しい位置におけるドーピングを必要とする。これを果す
ため、ＳｉＨ4 及びＰＨ3 が化学的蒸着により結合され
てＳｉ（リンのドーブされたもの）が形成される。多結
晶に正しい位置のドーピングを行うことによって、高温
の製造段を付加することが避けられる。このことは多結
晶シリコンの粒度（grain size）を最小化する上に重要
である。多結晶の粒度が小さい程、滑らかな多結晶表面
が得られ、その結果、信頼性の高い薄層の酸化物が多結
晶表面上に成長できることが見出されている。
【００５７】次の段階は制御ゲート(68)と浮動ゲート(6
4)の間に誘電体層(66)を形成することである。本発明の
好ましい実施例では、この誘電体層は薄い熱酸化物層と
比較的厚い五酸化タンタル層を含む。この熱酸化物層は
初め１０４０℃で成長される。その次にアルゴンと酸素
のスパッタリング気体を用いて超純粋なタンタルをスパ
ッタリングにかける。本発明の好ましい実施例ではアル
ゴン対酸素の比は４：１である。好ましくはスパッタリ
ング気体の酸素組成は少なくとも２５％である。また、
その結果得られる五酸化タンタル析出物Ｔａ2 Ｏ5 は、
その組成が約Ｔａ2 Ｏ5 ・25乃至Ｔａ2 Ｏ5 ・5 となる
ように、やや酸素組成が多いことが好ましい。この五酸
化タンタルとシリコン酸化物のサンドイッチの結果、制
御ゲート(68)と浮動ゲート(64)の間の漏れ電流が低減さ
れ、結合比が高められる。浮動ゲート及び基板間の消去
又はプログラム演算時の電圧は、したがって増大され
る。
【００５８】その後、五酸化タンタル、熱酸化物、及び
多結晶層(20)は図５に示す方向に浮動ゲート(64)を確定
すべくエッチングに付される。
【００５９】本発明のセルの代表的製造工程では、周辺
の回路例えば感知トランジスタ、アドレス復号回路等、
もまた同一チップ上に与えられる。したがってそのよう
な他の周辺装置が存在する場合は、これら装置を形成す
るための次の段階がある。しかし、周辺装置が存在しな
いときは、製造工程における次の段階は制御ゲート層の
析出となろう。
【００６０】前者の状況の場合、即ち周辺装置が同一チ
ップ上に形成される場合、これら周辺装置用のゲート誘
電体は約３００オングストロームの厚さに、かつ温度約
１０００℃にて、形成される。その後、二段階のホウ素
打込みが酸化物層上に行われる。このことによりやや深
いホウ素密度領域が発生してソースとドレーンのバンチ
スルー現象（punch-through problems）の発生が低減す
る。最初のホウ素打込みは５０Ｋｅｖで行われ、第二の
打込みは１００Ｋｅｖで行われ、「二山」形の打込みプ
ロフイルを形成する。
【００６１】その後、制御ゲート(68)が好ましくは多結
晶シリコンで形成される。この層は周辺装置に対する在
来の制御ゲートとなる。この層は次に在来の方法でドー
プ入れされる。
【００６２】上記諸段に続いて制御ゲート領域の確定と
エッチングが行われる。
【００６３】その後、ソースとドレーンの領域がマスク
をかけられて約０．２乃至０．３マイクロメータの深さ
までヒ素を打込まれる。次にドレーン領域がマスクをは
ずされ、ＥＥＰＲＯＭセルのソース領域中にリンの高電
圧打込みが行われる。速いリンの拡散特性が、浮動ゲー
ト(64)とソース(56)の間の重畳部分(62)が得られると共
にソース接続子における高破壊電圧に必要な滑らかな曲
率が得られるための機構を与える、ということが見出さ
れている。
【００６４】上の段階に続けてＰ−チャンネル周辺装置
用のソース及びドレーン領域の打込みが行われる。その
後、３９０℃にて厚さ１ミクロンのＢＰＳＧ析出がなさ
れ、次に水蒸気酸化雰囲気中で２０分間、９００℃に
て、このガラスの緻密化（densification ）を行う。最
後に５０Ｋｅｖにて照射率３×１０15／cm2 のリンでＮ
＋プラグ打込み（Ｎ＋ plug implantation）が行われ、
接触領域におけるスパイクを低減させる。
【００６５】上記段に続いて、在来の損傷除去、金属
化、及びパシベーション（passivation ）が行われる。
【００６６】上記の装置構造及び製造法によって高密度
例えば１メガビットの密度、のＥＥＰＲＯＭメモリーの
製造が可能となる。図８を参照すると、そのような密度
を与えアレーが例示されている。このメモリーセルアレ
ーは破線(82)で囲まれたもので、他方メモリーアレーの
一つのセルは破線(84)で囲まれている。本装置上の周辺
回路は在来の行アドレス復号回路(86)、列アドレス復号
回路(88)、感知増幅回路(90)、出力バッファ回路(92)及
び入力バッファ回路(94)を含む。これら在来の回路は製
造段を述べた前記の文節で述べた周辺装置に対応する。
【００６７】図７は代表的な先行技術のＥＥＰＲＯＭメ
モリーセルで、破線(96)で囲まれた部分がそれである。
先行技術のＥＥＰＲＯＭ装置にはプログラミング及び消
去用の電圧条件があるため、選択トランジスタ(98)がＥ
ＥＰＲＯＭトランジスタ(100) に関連して必要である。
この選択トランジスタは特定のメモリーセルが作動中で
あるときに他のメモリーセルからＥＥＰＲＯＭセルを独
立させる役割を果す。それ故、先行技術のＥＥＰＲＯＭ
メモリーセルは二つのトランジスタと約１６５平方ミク
ロンの表面積を必要とする。
【００６８】これとは対照的に、本発明のＥＥＰＲＯＭ
セルではそのプログラミング及び消去の必要条件の特徴
のため、本発明によるメモリーセルは２５平方ミクロン
のみの面積が必要で、しかも選択トランジスタは全く不
要である。従って図８に示すアレー構造体が使用でき
る。
【００６９】ここで隣接のトランジスタは方向が逆転し
ていることが了解できよう。従ってアレーの左上隅では
セル(84)はそのソースが次の列のトランジスタ(102) の
ソースに接続されている。トランジスタ(84)のドレーン
は同一列のトランジスタ(104) のドレーンに接続されて
いる。トランジスタ(104) 及びトランジスタ(84)に対す
るドレーンは列アドレス復号回路(88)からの線(106) に
接続される。線(106)はトランジスタ(84)，(104) によ
り共用される列のトランジスタの他のすべてのドレーン
接合部に接続される。トランジスタ(84)のゲートは行ア
ドレス復号回路(86)から来る線(108) に接続される。線
(108) はトランジスタ(84)，(102) と同一の行内のすべ
てのトランジスタのゲートに接続される。
【００７０】メモリーセルの各々に対するこれらソース
線の共通接続が図示されている。アレー(82)の相互接続
形状のため、共通ソース接続を使用しながらも、個別的
なセルプログラミングをし、かつセルすべての消去を行
うことができる。たとえば、セル(84)をプログラムした
いとき、列アドレス復号回路(88)からの線(106) に、行
アドレス復号回路(86)からの線(108) と共に、高電圧を
かける。同時に共通ソース線(110) が接地ポテンシャル
に維持される。他の列の他のセルにおけるドレーン線は
接地されているので、かつセル(84)と同じ行の他のすべ
てのセルに対するゲート線が接地されているので、他の
メモリーセルの内容に影響はない。
【００７１】同様にして消去モードが所望される場合
は、共通線(110) が高ポテンシャルレベルに上昇される
と共に対応のゲート線(108) が接地ポテンシャルに保持
される。図８からわかるように、各行のメモリーセルの
ソース端子が共通接続されているため、これらの行すべ
ての全セルが消去される。もっと少数の行部分が任意時
に選択的に消去しうるようにしたいときは、列間に選択
的間隔にて独立化トランジスタを付加すればよい。
【００７２】アレー内のバイト消去はセルのバイト毎に
余分の選択トランジスタを付加することにより達成れ
る。これは図１０に図示されている。
【００７３】バイト(1) を消去するには線（ＷＬ2 ）を
高ポテンシャルとし、その対応のバイトに対するソース
線たとえば線(126) を高ポテンシャルにする。他のワー
ド線はすべて低ポテンシャルに保持される。すべてのビ
ット線（列）、（例えば128）、は浮動したまま保たれ
る。これらの条件のもとで、バイト(1) のセルはソース
側に高ポテンシャルを、ゲート側に低ポテンシャルを見
る。このことによってセルは消去され、低いＶＴ状態と
なる。バイト(2) はそのゲートもソースも共に高ポテン
シャルにあり、かつドレーンが浮動しているので、乱さ
れない。
【００７４】本発明の好ましい実施例では、選択されな
かったＷＬ2 線のバイト内データが乱されないで残るこ
とを確実ならしめるため、未選択のソース線すべてが中
間レベル例えば５ボルトに保持される。ソース又はドー
ンの接合部自体の非対称構造及び本発明のプログラミン
グ形状は、未選択ソース線を中間レベルまで上昇しない
場合でも、線（ＷＬ2 ）が関与する未選択バイトに起こ
る不慮の変更に対して保護を与える。
【００７５】上記のことは次の理由により真であると信
ぜられる。線（ＷＬ2 ）につながれたバイトの場合につ
いて言えるように、ゲートが高でソースがもっと低いポ
テンシャルにあるとき、チャンネル(58)は伝導状態であ
る。したがって浮動ゲートから見た容量はチャンネル全
体にまたがる容量例えば図６の容量(72)，(74)，(76)に
等価である。これは大容量成分であり、したがって非常
に低い容量結合比、例えば０．１乃至０．２を与える。
このような事情なので、ファウラー・ノルドハイムトン
ネル効果は発生せず、浮動ゲート上の電荷には何の変化
も生じない。それとは対照的に、バイト(1) の装置に起
こるように、ソースが高ポテンシャルでゲートが接地さ
れていると、チャンネル(58)は非伝導状態である。重畳
領域(62)のみが伝導状態である。したがって浮動ゲート
は、はるかに小さな容量例えば図６の唯一の容量(76)、
を見ることとなり、したがって容量結合比は、はるかに
高い値、例えば０．８乃至０．９となる。高い結合比の
もとではファウラー・ノルドハイムトンネル効果が発生
する。
【００７６】バイトの列を消去する為の容量は図８の構
造を設計変更して得られる。そのためには、バイトの各
列毎に別のソース線を設ければよい。したがって図８で
はこのことは、行アドレス線すなわちワード線を点(13
0) にて開放し、かつ別のソース線（破線132 ）を付加
することにより与えられることが図示されている。この
形状ではこれらバイト列全体を消去の対象に選択でき
る。
【００７７】図９を参照すると図８のアレー構造(82)の
物理的配置が部分的に示されている。破線(112) 及び(1
14) はそれぞれ単一のメモリーセルを示す。平行線で示
した領域(116) は金属化層を表わすが、これは図では鉛
直方向に延び、セルのドレーン接合部を相互接続すべく
各セルを横断する。一点破線で確定される領域(118)は
フィールド独立化酸化物と能動もしくは拡散領域との間
の境界を確定する。直線及び周期的に変化する線で確定
される領域(120) は共通の行のメモリーセルにまたがっ
て延びる制御ゲート層を確定する。特定のメモリーセ
ル、例えば(112)、内の斜線領域(122) は制御ゲート
層、誘電体材料(66)の第二層、浮動ゲート(64)、及びゲ
ート誘電体(60)を表わす。最後に、各メモリセルに対す
るドレーン接続子が長方形(124) により表わされている
のが見られる。領域(124) は各列の隣接メモリーセルの
ドレーンを接続することに注目されたい。上記方法で、
小型で高密度のＥＥＰＲＯＭメモリーアレーが得られ
る。
【００７８】最後に図１１及び図１２を参照すると、本
発明のＥＥＰＲＯＭセルのプログラミング及び消去に対
する実験的結果が示されている。図１１は本発明の消去
特性を示す。この図から判るように、鉛直軸線はセルの
しきい値電圧を表わし、水平軸線はセルのソース端子に
印加されたパルスの大きさを示す。このように約１２ボ
ルトの振幅のパルスの場合、０乃至１ボルトの程度のし
きい値電圧が得られることが了解される。
【００７９】図１２を参照すると、セルのプログラミン
グ特性が示されている。鉛直軸線はセルのしきい値電圧
を示し、水平軸線はドレーン電圧を示す。密に並んだ点
々は１２ボルトのゲート印加パルス振幅を示す。粗に並
んだ点々は１１ボルトのゲートパルス振幅を示す。最後
に、実線は１０ボルトのゲートパルス振幅を示す。図か
ら、１０乃至１２ボルトのゲートパルスを使用するとき
５乃至７ボルト程度のドレーン電圧が３ボルトを超える
しきい値電圧レベルを生ずることがわかる。
【００８０】明らかに、これらの図に示されるプログラ
ミング特性及び消去特性は現在入手可能なＥＥＰＲＯＭ
メモリーセルの特性よりはるかに優れている。
【００８１】ここに使用した用語及び表現は説明のため
に使用したのであって、限定のためではない。またそそ
れらの用語や表現の使用により、例示し又は説明した特
徴等と等価のものを排除する意図はなく、特許請求の範
囲内で種々の設計変更が可能であることを了解された
い。
【図面の簡単な説明】
【図１】在来のＥＰＲＯＭ装置の断面図である。
【図２】在来のＥＥＰＲＯＭ装置の断面図である。
【図３】本発明の上面図である。
【図４】図３の３ｂ−３ｂ線に沿ってとつた本発明の断
面図である。
【図５】図３の３ｃ−３ｃ線に沿ってとつた本発明の断
面図である。
【図６】本発明の装置の等価容量回路を示す図である。
【図７】メモリーアレー内に接続された在来のＥＥＰＲ
ＯＭセルの簡単な略線図である。
【図８】ブロック消去方式の特徴をもった、メモリーア
レー内に接続された本発明のＥＥＰＲＯＭトランジスタ
の簡単な略線図である。
【図９】本発明に基づいて構成されたメモリーセルのア
レーの形状の上面図である。
【図１０】バイト消去方式の特徴をもったメモリーアレ
ー中に接続されている本発明のＥＥＰＲＯＭトランジス
タの簡単な略線図である。
【図１１】本発明の装置の消去状態及びその特性を示す
図である。
【図１２】本発明に基づいて構成された装置の代表的プ
ログラミング特性及びその状態を示す図である。
【符号の説明】
５２ 基板 ５４ ドレーン領域 ５６ ソース ５８ チャンネル ６０ ゲート誘電体 ６４ 浮動ゲート ６６ 絶縁材第二層 ６８ 制御ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04 Ｈ０１Ｌ 27/115 8728−4Ｍ Ｈ０１Ｌ 27/10 ４３４

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 複数の記憶サイトと、複数の行アドレス
    線と、複数の列アドレス線と、複数の消去線とを有する
    電気的に消去可能なメモリー装置であって、前記複数の
    行アドレス線の一つと前記複数の列アドレス線の一つか
    ら成る各組合せが前記複数の記憶サイトを個々に限定
    し、さらに前記複数の記憶サイトの各々が、 前記複数消去線のうちの関連したものの一つに結合され
    たソースと、 前記複数列アドレス線のうちの関連したものの一つに結
    合されたドレーンと、 前記複数行アドレス線のうちの関連したものの一つに結
    合された制御ゲートと、 該ゲートと前記ソース及びドレーンとの間に配置された
    浮動ゲートと、 を含む単一トランジスタを構成し、さらに前記列アドレ
    ス線及び行アドレス線のうちの関連したものがその関連
    の前記消去線の電位より高い第一の既定電位に上昇され
    ると、前記浮動ゲート上にホットエレクトロンを注入す
    る装置と、 前記関連の消去線が前記関連の行アドレス線より高い第
    二の既定電位に上昇されると、前記浮動ゲートから前記
    ソースへ至る電子のファウラー・ノルドハイムトンネル
    効果を誘起する装置とを含むメモリー装置。
  2. 【請求項２】 請求項１記載の装置において、前記注入
    装置が、 前記ゲートと前記浮動ゲートとの間に配置された絶縁材
    第二層であって該ゲートと該浮動ゲートとの間に高い容
    量を与えるべく所定の膜厚と高い誘電率とを有する絶縁
    材第二層と、 前記浮動ゲートと前記ソース及びドレーンとの間に配置
    された絶縁材第一層であって該浮動ゲートと該ソースと
    の間の容量結合を最適化すべくファウラー・ノルドハイ
    ムトンネル効果を生じさせる薄い厚さの絶縁材第一層と
    を有する装置。
  3. 【請求項３】 請求項２記載の装置において、前記第二
    層の誘電率が５より大である装置。
  4. 【請求項４】 請求項２記載の装置において、前記第一
    層の厚さが２００オングストローム未満である装置。
  5. 【請求項５】 請求項３記載の装置において、前記第二
    層が五酸化タンタルを含む装置。
  6. 【請求項６】 請求項３記載の装置において、前記第二
    層が酸素組成の高い五酸化タンタルを含む装置。
  7. 【請求項７】 請求項４記載の装置において、前記第一
    層が窒化酸化物を含む装置。
  8. 【請求項８】 請求項３記載の装置において、前記第二
    層が五酸化タンタル層と熱酸化物層とを有するサンドイ
    ッチから成る装置。
  9. 【請求項９】 請求項８記載の装置において、前記五酸
    化タンタル層が約５００オングストロームの厚さである
    装置。
  10. 【請求項１０】 請求項８記載の装置において、前記熱
    酸化物層が約１５０オングストロームの厚さである装
    置。
  11. 【請求項１１】 請求項２記載の装置において、前記ト
    ンネル効果装置が、 前記浮動ゲートから前記第一層を通ってトンネル通過し
    た電子を受容すべく該浮動ゲートの下方に延びる部分を
    有するソース拡散部であって、ゲートに補助された接合
    部破壊電圧が増大するように滑らかな曲率を有するソー
    ス拡散部を含む装置。
  12. 【請求項１２】 請求項１１記載の装置において、前記
    ソース拡散部が、 ヒ素及びリンの浅い拡散部と、 リンの深い拡散部とを含む装置。
  13. 【請求項１３】 請求項１記載の装置において、前記複
    数の記憶サイトが記憶サイトの行及び列を形成するアレ
    ーとして配置されており、さらに前記複数の記憶サイト
    の各々に関連した前記消去線が共通に接続され、列内の
    前記記憶サイトのそれぞれに対する前記列アドレス線が
    共通に接続され、行内の前記記憶サイトのそれぞれに対
    する前記行アドレス線が共通に接続されている装置。
  14. 【請求項１４】 請求項１３記載の装置において、前記
    各列にある前記記憶サイト内のトランジスタが、該列内
    のいずれのトランジスタのソースもその同一列内の隣接
    トランジスタのソースに接続されると共にそのトランジ
    スタのドレーンがその同一列内の隣接する別のトランジ
    スタのドレーンに接続されるように、配置されている装
    置。
  15. 【請求項１５】 請求項２記載の装置において、前記絶
    縁材第二層が五酸化タンタルと熱酸化物とのサンドイッ
    チを含み、前記絶縁材第一層が窒化酸化物を含み、前記
    制御ゲートと前記浮動ゲートとがそれぞれ多結晶シリコ
    ンを含む装置。
  16. 【請求項１６】 請求項１記載の装置において、前記複
    数の記憶サイトが、行及び列のサイトを形成するアレー
    として配列されており、その場合列サイト内の前記記憶
    サイトの各々に対する列アドレス線が共通に接続されて
    おり、かつ行状の前記記憶サイトの各々に対する行アド
    レス線が共通に接続されており、さらに各行の記憶サイ
    トがバイト単位に配列されており、さらに記憶サイトの
    該バイトが列状のバイトに配列されており、又、バイト
    の特定の列内の各記憶サイトに関連した消去線が共通に
    接続されており、その結果、バイト列が一時に消去でき
    るようにされた装置。
  17. 【請求項１７】 請求項１記載の装置において、前記複
    数の記憶サイトが行及び列のサイトを形成するアレーと
    して配置されており、その場合各行の記憶サイトがバイ
    ト単位に配置され、行状の前記記憶サイトの各々に対す
    る行アドレス線が共通に接続され、かつ列状の前記記憶
    サイトの各々に対する列アドレス線が共通に接続されて
    おり、さらに記憶サイトの該バイトが列状のバイトに配
    列されており、複数の別異列選択線が各列状バイトに関
    連されており、さらに各々が特定のバイトに関連され、
    かつ該特定のバイトに関連された行アドレス線に結合さ
    れて、前記特定バイトを選択する為の複数の装置が含ま
    れており、 前記特定のバイトが存在する列に関連された前記列選択
    線に対して該選択装置の各々が応答し、さらに該選択装
    置が関連するバイトであって同一列内の隣接バイト内の
    記憶サイトの前記消去線に結合されているバイト内の記
    憶サイトへの消去線に該選択装置の各々が結合されてお
    り、その結果、消去すべきバイトの存在する列への前記
    列選択線を第一の電位に上昇させ、該列と関連したすべ
    ての前記列アドレス線を浮動にし、かつ該列内の関連隣
    接バイトへの前記行アドレス線を前記第一電位より低い
    第二の電位に上昇させることによって、単一のバイトが
    一時に消去できるようにされた装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7026683B2 (en) 2003-04-11 2006-04-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having grooves isolating the floating electrodes of memory cells and method of manufacturing the nonvolatile semiconductor memory device
JP2013093589A (ja) * 1998-03-12 2013-05-16 Alcatel-Lucent Usa Inc 誘電体材料を含む個別要素又は半導体デバイスを含む集積回路デバイス

Families Citing this family (307)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4939558A (en) * 1985-09-27 1990-07-03 Texas Instruments Incorporated EEPROM memory cell and driving circuitry
JP3059442B2 (ja) * 1988-11-09 2000-07-04 株式会社日立製作所 半導体記憶装置
JP2555027B2 (ja) * 1986-05-26 1996-11-20 株式会社日立製作所 半導体記憶装置
US5189497A (en) * 1986-05-26 1993-02-23 Hitachi, Ltd. Semiconductor memory device
US4783766A (en) * 1986-05-30 1988-11-08 Seeq Technology, Inc. Block electrically erasable EEPROM
KR910000139B1 (ko) * 1986-10-27 1991-01-21 가부시키가이샤 도시바 불휘발성 반도체기억장치
JPS63179577A (ja) * 1987-01-21 1988-07-23 Sony Corp 不揮発性メモリ
JPS63252481A (ja) * 1987-04-09 1988-10-19 Toshiba Corp 不揮発性半導体メモリ
US5313420A (en) * 1987-04-24 1994-05-17 Kabushiki Kaisha Toshiba Programmable semiconductor memory
JP2633252B2 (ja) * 1987-06-11 1997-07-23 沖電気工業株式会社 半導体記憶装置
US4920512A (en) * 1987-06-30 1990-04-24 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory capable of readily erasing data
JP2664685B2 (ja) * 1987-07-31 1997-10-15 株式会社東芝 半導体装置の製造方法
JP2602244B2 (ja) * 1987-09-24 1997-04-23 株式会社日立製作所 半導体記憶装置
US5016215A (en) * 1987-09-30 1991-05-14 Texas Instruments Incorporated High speed EPROM with reverse polarity voltages applied to source and drain regions during reading and writing
JPH01108778A (ja) * 1987-10-21 1989-04-26 Mitsubishi Electric Corp 半導体記憶装置
US5194749A (en) * 1987-11-30 1993-03-16 Hitachi, Ltd. Semiconductor integrated circuit device
US4861730A (en) * 1988-01-25 1989-08-29 Catalyst Semiconductor, Inc. Process for making a high density split gate nonvolatile memory cell
US5304505A (en) * 1989-03-22 1994-04-19 Emanuel Hazani Process for EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells
US5677867A (en) * 1991-06-12 1997-10-14 Hazani; Emanuel Memory with isolatable expandable bit lines
EP0408653A4 (en) * 1988-03-31 1991-10-16 Solarex Corporation Gate dielectric for a thin film field effect transistor
US5033023A (en) * 1988-04-08 1991-07-16 Catalyst Semiconductor, Inc. High density EEPROM cell and process for making the cell
US5153144A (en) * 1988-05-10 1992-10-06 Hitachi, Ltd. Method of making tunnel EEPROM
JP2799711B2 (ja) * 1988-05-10 1998-09-21 株式会社日立製作所 不揮発性記憶素子
US5445980A (en) * 1988-05-10 1995-08-29 Hitachi, Ltd. Method of making a semiconductor memory device
US4949309A (en) * 1988-05-11 1990-08-14 Catalyst Semiconductor, Inc. EEPROM utilizing single transistor per cell capable of both byte erase and flash erase
US5315547A (en) * 1988-07-11 1994-05-24 Hitachi, Ltd. Nonvolatile semiconductor memory device with selective tow erasure
FR2635409B1 (fr) * 1988-08-11 1991-08-02 Sgs Thomson Microelectronics Memoire de type eprom a haute densite d'integration possedant un facteur de couplage eleve, et son procede de fabrication
FR2635408B1 (fr) * 1988-08-11 1992-04-10 Sgs Thomson Microelectronics Memoire de type eprom a haute densite d'integration
US4958321A (en) * 1988-09-22 1990-09-18 Advanced Micro Devices, Inc. One transistor flash EPROM cell
US5153684A (en) * 1988-10-19 1992-10-06 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with offset transistor
FR2638285B1 (fr) * 1988-10-25 1992-06-19 Commissariat Energie Atomique Circuit integre a haute densite d'integration tel que memoire eprom et procede d'obtention correspondant
US5051796A (en) * 1988-11-10 1991-09-24 Texas Instruments Incorporated Cross-point contact-free array with a high-density floating-gate structure
US5095345A (en) * 1988-11-10 1992-03-10 Texas Instruments Incorporated Floating-gate memory array with silicided buried bitlines
US5238855A (en) * 1988-11-10 1993-08-24 Texas Instruments Incorporated Cross-point contact-free array with a high-density floating-gate structure
US5025494A (en) * 1988-11-10 1991-06-18 Texas Instruments Incorporated Cross-point contact-free floating-gate memory array with silicided buried bitlines
US5023680A (en) * 1988-11-10 1991-06-11 Texas Instruments Incorporated Floating-gate memory array with silicided buried bitlines and with single-step-defined floating gates
US5262846A (en) * 1988-11-14 1993-11-16 Texas Instruments Incorporated Contact-free floating-gate memory array with silicided buried bitlines and with single-step-defined floating gates
US4999812A (en) * 1988-11-23 1991-03-12 National Semiconductor Corp. Architecture for a flash erase EEPROM memory
IT1227989B (it) * 1988-12-05 1991-05-20 Sgs Thomson Microelectronics Matrice di celle di memoria eprom con struttura a tovaglia con migliorato rapporto capacitivo e processo per la sua fabbricazione
US5296396A (en) * 1988-12-05 1994-03-22 Sgs-Thomson Microelectronics S.R.L. Matrix of EPROM memory cells with a tablecloth structure having an improved capacitative ratio and a process for its manufacture
FR2641128A1 (en) * 1988-12-15 1990-06-29 Samsung Electronics Co Ltd Semiconductor electrically erasable and programmable memory device, and method for erasing and programming it
JP2507576B2 (ja) * 1988-12-28 1996-06-12 株式会社東芝 半導体不揮発性メモリ
US5341329A (en) * 1988-12-28 1994-08-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device capable of preventing read error caused by overerase state and method therefor
US5113238A (en) * 1989-01-06 1992-05-12 Wang Chen Chin Contactless non-volatile memory array cells
US5844842A (en) * 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
US5196914A (en) * 1989-03-15 1993-03-23 Sgs-Thomson Microelectronics S.R.L. Table cloth matrix of EPROM memory cells with an asymmetrical fin
US5081054A (en) * 1989-04-03 1992-01-14 Atmel Corporation Fabrication process for programmable and erasable MOS memory device
US5017979A (en) * 1989-04-28 1991-05-21 Nippondenso Co., Ltd. EEPROM semiconductor memory device
US6373093B2 (en) * 1989-04-28 2002-04-16 Nippondenso Corporation Semiconductor memory device and method of manufacturing the same
JPH02295169A (ja) * 1989-05-09 1990-12-06 Nec Corp 不揮発性半導体記憶装置
GB2232798B (en) * 1989-06-12 1994-02-23 Intel Corp Electrically programmable read-only memory
US5177705A (en) * 1989-09-05 1993-01-05 Texas Instruments Incorporated Programming of an electrically-erasable, electrically-programmable, read-only memory array
US5065364A (en) * 1989-09-15 1991-11-12 Intel Corporation Apparatus for providing block erasing in a flash EPROM
JPH03102878A (ja) * 1989-09-18 1991-04-30 Seiko Instr Inc 電気的消去可能半導体不揮発性メモリ
JPH088314B2 (ja) * 1989-10-11 1996-01-29 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
US5126808A (en) * 1989-10-23 1992-06-30 Advanced Micro Devices, Inc. Flash EEPROM array with paged erase architecture
US5077691A (en) * 1989-10-23 1991-12-31 Advanced Micro Devices, Inc. Flash EEPROM array with negative gate voltage erase operation
US5097444A (en) * 1989-11-29 1992-03-17 Rohm Corporation Tunnel EEPROM with overerase protection
KR930000869B1 (ko) * 1989-11-30 1993-02-08 삼성전자 주식회사 페이지 소거 가능한 플래쉬형 이이피롬 장치
US5215934A (en) * 1989-12-21 1993-06-01 Tzeng Jyh Cherng J Process for reducing program disturbance in eeprom arrays
IT1236601B (it) * 1989-12-22 1993-03-18 Sgs Thomson Microelectronics Dispositivo a semiconduttore integrato di tipo eprom con connessioni metalliche di source e procedimento per la sua fabbricazione.
US5106772A (en) * 1990-01-09 1992-04-21 Intel Corporation Method for improving the electrical erase characteristics of floating gate memory cells by immediately depositing a protective polysilicon layer following growth of the tunnel or gate oxide
US5067108A (en) * 1990-01-22 1991-11-19 Silicon Storage Technology, Inc. Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate
US5572054A (en) * 1990-01-22 1996-11-05 Silicon Storage Technology, Inc. Method of operating a single transistor non-volatile electrically alterable semiconductor memory device
ATE217448T1 (de) * 1990-01-22 2002-05-15 Silicon Storage Tech Inc Nichtflüchtige elektrisch veränderbare eintransistor-halbleiterspeicheranordnung mit rekristallisiertem schwebendem gate
US5242848A (en) * 1990-01-22 1993-09-07 Silicon Storage Technology, Inc. Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device
US5029130A (en) * 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5202850A (en) * 1990-01-22 1993-04-13 Silicon Storage Technology, Inc. Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate
US5111270A (en) * 1990-02-22 1992-05-05 Intel Corporation Three-dimensional contactless non-volatile memory cell
IT1239707B (it) * 1990-03-15 1993-11-15 St Microelectrics Srl Processo per la realizzazione di una cella di memoria rom a bassa capacita' di drain
US5087584A (en) * 1990-04-30 1992-02-11 Intel Corporation Process for fabricating a contactless floating gate memory array utilizing wordline trench vias
US5313432A (en) * 1990-05-23 1994-05-17 Texas Instruments Incorporated Segmented, multiple-decoder memory array and method for programming a memory array
US5032881A (en) * 1990-06-29 1991-07-16 National Semiconductor Corporation Asymmetric virtual ground EPROM cell and fabrication method
US5188976A (en) * 1990-07-13 1993-02-23 Hitachi, Ltd. Manufacturing method of non-volatile semiconductor memory device
US5371031A (en) * 1990-08-01 1994-12-06 Texas Instruments Incorporated Method of making EEPROM array with buried N+ windows and with separate erasing and programming regions
KR930007527B1 (ko) * 1990-09-22 1993-08-12 삼성전자 주식회사 스토리지 셀 어레이와 주변회로를 갖는 불휘발성 반도체 메모리 장치의 제조방법 및 그 구조
US5222040A (en) * 1990-12-11 1993-06-22 Nexcom Technology, Inc. Single transistor eeprom memory cell
KR100257661B1 (ko) * 1991-01-17 2000-06-01 윌리엄 비. 켐플러 불휘발성 메모리 셀 구조물 및 그 형성 방법
JPH04255996A (ja) * 1991-02-08 1992-09-10 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5191556A (en) * 1991-03-13 1993-03-02 Advanced Micro Devices, Inc. Method of page-mode programming flash eeprom cell arrays
US5196361A (en) * 1991-05-15 1993-03-23 Intel Corporation Method of making source junction breakdown for devices with source-side erasing
JPH0567791A (ja) * 1991-06-20 1993-03-19 Mitsubishi Electric Corp 電気的に書込および消去可能な半導体記憶装置およびその製造方法
US5273926A (en) * 1991-06-27 1993-12-28 Texas Instruments Incorporated Method of making flash EEPROM or merged FAMOS cell without alignment sensitivity
US5225700A (en) * 1991-06-28 1993-07-06 Texas Instruments Incorporated Circuit and method for forming a non-volatile memory cell
US5289026A (en) * 1991-08-14 1994-02-22 Intel Corporation Asymmetric floating gate overlap for improved device characteristics in buried bit-line devices
EP0528564A2 (en) * 1991-08-20 1993-02-24 National Semiconductor Corporation Self-aligned stacked gate EPROM cell using tantalum oxide control gate dielectric
US5355330A (en) * 1991-08-29 1994-10-11 Hitachi, Ltd. Capacitive memory having a PN junction writing and tunneling through an insulator of a charge holding electrode
US5264384A (en) * 1991-08-30 1993-11-23 Texas Instruments Incorporated Method of making a non-volatile memory cell
US5231627A (en) * 1991-09-10 1993-07-27 National Film Board Of Canada Apparatus for reading optically encoded soundtracks
US5317179A (en) * 1991-09-23 1994-05-31 Integrated Silicon Solution, Inc. Non-volatile semiconductor memory cell
US5273923A (en) * 1991-10-09 1993-12-28 Motorola, Inc. Process for fabricating an EEPROM cell having a tunnel opening which overlaps field isolation regions
JPH05211338A (ja) * 1991-10-09 1993-08-20 Mitsubishi Electric Corp 不揮発性半導体装置
EP0961290B1 (en) * 1991-12-09 2001-11-14 Fujitsu Limited Flash memory with improved erasability and its circuitry
US5210047A (en) * 1991-12-12 1993-05-11 Woo Been Jon K Process for fabricating a flash EPROM having reduced cell size
JPH05167078A (ja) * 1991-12-13 1993-07-02 Nippon Steel Corp 半導体装置およびその製造方法
US5218568A (en) * 1991-12-17 1993-06-08 Texas Instruments Incorporated Electrically-erasable, electrically-programmable read-only memory cell, an array of such cells and methods for making and using the same
US5190887A (en) * 1991-12-30 1993-03-02 Intel Corporation Method of making electrically erasable and electrically programmable memory cell with extended cycling endurance
US7071060B1 (en) * 1996-02-28 2006-07-04 Sandisk Corporation EEPROM with split gate source side infection with sidewall spacers
EP1032034A1 (en) * 1992-01-22 2000-08-30 Macronix International Co., Ltd. Method of making memory device
US5618742A (en) * 1992-01-22 1997-04-08 Macronix Internatioal, Ltd. Method of making flash EPROM with conductive sidewall spacer contacting floating gate
US5526307A (en) * 1992-01-22 1996-06-11 Macronix International Co., Ltd. Flash EPROM integrated circuit architecture
US5289411A (en) * 1992-03-13 1994-02-22 Silicon Storage Technology, Inc. Floating gate memory array device having improved immunity to write disturbance
US5369609A (en) * 1992-03-13 1994-11-29 Silicon Storage Technology, Inc. Floating gate memory array with latches having improved immunity to write disturbance, and with storage latches
US5625212A (en) * 1992-03-23 1997-04-29 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device and method of manufacturing the same
DE4311358C2 (de) * 1992-04-07 1999-07-22 Mitsubishi Electric Corp Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung
US5491656A (en) * 1992-04-24 1996-02-13 Nippon Steel Corporation Non-volatile semiconductor memory device and a method of using the same
JP3216230B2 (ja) * 1992-04-24 2001-10-09 新日本製鐵株式会社 不揮発性半導体メモリセルの書き換え方式
US5557572A (en) * 1992-04-24 1996-09-17 Nippon Steel Corporation Non-volatile semiconductor memory device
US5345104A (en) * 1992-05-15 1994-09-06 Micron Technology, Inc. Flash memory cell having antimony drain for reduced drain voltage during programming
US5323351A (en) * 1992-06-10 1994-06-21 Nexcom Technology, Inc. Method and apparatus for programming electrical erasable programmable read-only memory arrays
EP0575688B1 (en) * 1992-06-26 1998-05-27 STMicroelectronics S.r.l. Programming of LDD-ROM cells
US5592415A (en) 1992-07-06 1997-01-07 Hitachi, Ltd. Non-volatile semiconductor memory
KR960004462B1 (ko) * 1992-08-07 1996-04-06 삼성전자주식회사 반도체 장치의 커패시터 제조방법
US5490110A (en) * 1992-08-31 1996-02-06 Nippon Steel Corporation Non-volatile semiconductor memory device having disturb verify function
JP2585180B2 (ja) * 1992-09-02 1997-02-26 三菱電機株式会社 半導体記憶装置およびその製造方法
JP2647312B2 (ja) * 1992-09-11 1997-08-27 インターナショナル・ビジネス・マシーンズ・コーポレイション 一括消去型不揮発性半導体記憶装置
JP3522788B2 (ja) * 1992-10-29 2004-04-26 株式会社ルネサステクノロジ 半導体集積回路装置
JP3431647B2 (ja) * 1992-10-30 2003-07-28 株式会社半導体エネルギー研究所 半導体装置とその作製方法およびメモリ装置の作製方法およびレーザードーピング処理方法
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
US5341342A (en) * 1992-12-18 1994-08-23 National Semiconductor Corporation Flash memory cell structure
US5592003A (en) * 1992-12-28 1997-01-07 Nippon Steel Corporation Nonvolatile semiconductor memory and method of rewriting data thereto
US5491809A (en) * 1993-01-05 1996-02-13 Texas Instruments Incorporated Smart erase algorithm with secure scheme for flash EPROMs
JPH06216392A (ja) * 1993-01-20 1994-08-05 Mitsubishi Electric Corp 半導体装置の製造方法
JP3200497B2 (ja) * 1993-03-19 2001-08-20 三菱電機株式会社 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法
JP3099926B2 (ja) * 1993-04-30 2000-10-16 株式会社東芝 不揮発性半導体記憶装置
JP2544569B2 (ja) * 1993-05-26 1996-10-16 株式会社日立製作所 半導体記憶装置
JP2544570B2 (ja) * 1993-05-26 1996-10-16 株式会社日立製作所 半導体記憶装置の製造方法
US6780740B1 (en) 1993-07-27 2004-08-24 Micron Technology, Inc. Method for fabricating a floating gate semiconductor device
DE69305986T2 (de) * 1993-07-29 1997-03-06 Sgs Thomson Microelectronics Schaltungsstruktur für Speichermatrix und entsprechende Herstellungsverfahren
JP3236706B2 (ja) * 1993-07-30 2001-12-10 三菱電機株式会社 不揮発性半導体記憶装置およびその製造方法
JP3462894B2 (ja) * 1993-08-27 2003-11-05 株式会社東芝 不揮発性半導体メモリ及びそのデータプログラム方法
US6091639A (en) 1993-08-27 2000-07-18 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and data programming method
US5344790A (en) * 1993-08-31 1994-09-06 Sgs-Thomson Microelectronics, Inc. Making integrated circuit transistor having drain junction offset
JP3830541B2 (ja) * 1993-09-02 2006-10-04 株式会社ルネサステクノロジ 半導体装置及びその製造方法
BE1007475A3 (nl) * 1993-09-06 1995-07-11 Philips Electronics Nv Halfgeleiderinrichting met een niet-vluchtig geheugen en werkwijze ter vervaardiging van een dergelijke halfgeleiderinrichting.
US5557569A (en) * 1993-10-12 1996-09-17 Texas Instruments Incorporated Low voltage flash EEPROM C-cell using fowler-nordheim tunneling
US5459091A (en) * 1993-10-12 1995-10-17 Goldstar Electron Co., Ltd. Method for fabricating a non-volatile memory device
US5793080A (en) * 1993-10-12 1998-08-11 Lg Semicon Co., Ltd. Nonvolatile memory device
US5477499A (en) * 1993-10-13 1995-12-19 Advanced Micro Devices, Inc. Memory architecture for a three volt flash EEPROM
JP3297173B2 (ja) 1993-11-02 2002-07-02 三菱電機株式会社 半導体記憶装置およびその製造方法
JP3159850B2 (ja) * 1993-11-08 2001-04-23 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
EP0655742B1 (en) * 1993-11-30 1999-02-10 STMicroelectronics S.r.l. Integrated device with electrically programmable and erasable memory cells
JP2848223B2 (ja) * 1993-12-01 1999-01-20 日本電気株式会社 不揮発性半導体記憶装置の消去方法及び製造方法
JP3474614B2 (ja) * 1993-12-14 2003-12-08 マクロニクス インターナショナル カンパニイ リミテッド 不揮発性半導体メモリ装置及びその動作方法
US5589412A (en) * 1993-12-16 1996-12-31 National Semiconductor Corporation Method of making increased-density flash EPROM that utilizes a series of planarized, self-aligned, intermediate strips of conductive material to contact the drain regions
US5416349A (en) * 1993-12-16 1995-05-16 National Semiconductor Corporation Increased-density flash EPROM that requires less area to form the metal bit line-to-drain contacts
JPH07235650A (ja) * 1993-12-27 1995-09-05 Mitsubishi Electric Corp 不揮発性半導体記憶装置
DE4403520C2 (de) * 1994-02-04 2002-04-25 Gold Star Electronics Flash-EEPROM mit Dreifachwannen-CMOS-Struktur
DE69427532T2 (de) * 1994-02-17 2002-04-18 Nat Semiconductor Corp Verfahren zur reduzierung den abstandes zwischen den horizontalen benachbarten schwebenden gates einer flash eprom anordnung
EP0748521B1 (en) * 1994-03-03 2001-11-07 Rohm Corporation Over-erase detection in a low voltage one transistor flash eeprom cell using fowler-nordheim programming and erase
EP0676816B1 (en) * 1994-03-28 2001-10-04 STMicroelectronics S.r.l. Flash - EEPROM memory array and biasing method thereof
US5457652A (en) * 1994-04-01 1995-10-10 National Semiconductor Corporation Low voltage EEPROM
US5416738A (en) * 1994-05-27 1995-05-16 Alliance Semiconductor Corporation Single transistor flash EPROM cell and method of operation
US5627091A (en) * 1994-06-01 1997-05-06 United Microelectronics Corporation Mask ROM process for making a ROM with a trench shaped channel
US5541876A (en) * 1994-06-01 1996-07-30 United Microelectronics Corporation Memory cell fabricated by floating gate structure
EP0690452A3 (en) * 1994-06-28 1999-01-07 Advanced Micro Devices, Inc. Electrically erasable memory and method of erasure
JPH0831957A (ja) * 1994-07-19 1996-02-02 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
JPH0870054A (ja) * 1994-08-30 1996-03-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5506816A (en) * 1994-09-06 1996-04-09 Nvx Corporation Memory cell array having compact word line arrangement
US5455792A (en) * 1994-09-09 1995-10-03 Yi; Yong-Wan Flash EEPROM devices employing mid channel injection
JP2663887B2 (ja) * 1994-11-29 1997-10-15 日本電気株式会社 不揮発性半導体記憶装置
KR0151623B1 (ko) * 1994-12-07 1998-10-01 문정환 이이피롬 셀 및 그 제조방법
US5594685A (en) * 1994-12-16 1997-01-14 National Semiconductor Corporation Method for programming a single EPROM or flash memory cell to store multiple bits of data that utilizes a punchthrough current
US5808937A (en) * 1994-12-16 1998-09-15 National Semiconductor Corporation Self-convergent method for programming FLASH and EEPROM memory cells that moves the threshold voltage from an erased threshold voltage range to one of a plurality of programmed threshold voltage ranges
US5550772A (en) * 1995-02-13 1996-08-27 National Semiconductor Corporation Memory array utilizing multi-state memory cells
JPH08222648A (ja) * 1995-02-14 1996-08-30 Canon Inc 記憶装置
US5511021A (en) * 1995-02-22 1996-04-23 National Semiconductor Corporation Method for programming a single EPROM or flash memory cell to store multiple levels of data that utilizes a forward-biased source-to-substrate junction
US5482881A (en) * 1995-03-14 1996-01-09 Advanced Micro Devices, Inc. Method of making flash EEPROM memory with reduced column leakage current
JP2757814B2 (ja) * 1995-03-30 1998-05-25 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法
US5557567A (en) * 1995-04-06 1996-09-17 National Semiconductor Corp. Method for programming an AMG EPROM or flash memory when cells of the array are formed to store multiple bits of data
US5617357A (en) * 1995-04-07 1997-04-01 Advanced Micro Devices, Inc. Flash EEPROM memory with improved discharge speed using substrate bias and method therefor
US5587949A (en) * 1995-04-27 1996-12-24 National Semiconductor Corporation Method for programming an ETOX EPROM or flash memory when cells of the array are formed to store multiple bits of data
DE69533429T2 (de) * 1995-06-07 2005-08-18 Macronix International Co. Ltd., Hsinchu Automatischer progammier-algorithmus für flash-speicher im seitenmodus mit variabler programmierimpulshöhe und -breite
US5973956A (en) * 1995-07-31 1999-10-26 Information Storage Devices, Inc. Non-volatile electrically alterable semiconductor memory for analog and digital storage
US5672524A (en) * 1995-08-01 1997-09-30 Advanced Micro Devices, Inc. Three-dimensional complementary field effect transistor process
US5945705A (en) * 1995-08-01 1999-08-31 Advanced Micro Devices, Inc. Three-dimensional non-volatile memory
US5576992A (en) * 1995-08-30 1996-11-19 Texas Instruments Incorporated Extended-life method for soft-programming floating-gate memory cells
US6362504B1 (en) * 1995-11-22 2002-03-26 Philips Electronics North America Corporation Contoured nonvolatile memory cell
US5966332A (en) * 1995-11-29 1999-10-12 Sanyo Electric Co., Ltd. Floating gate memory cell array allowing cell-by-cell erasure
US6300253B1 (en) 1998-04-07 2001-10-09 Micron Technology, Inc. Semiconductor processing methods of forming photoresist over silicon nitride materials, and semiconductor wafer assemblies comprising photoresist over silicon nitride materials
US5926739A (en) 1995-12-04 1999-07-20 Micron Technology, Inc. Semiconductor processing method of promoting photoresist adhesion to an outer substrate layer predominately comprising silicon nitride
US6323139B1 (en) 1995-12-04 2001-11-27 Micron Technology, Inc. Semiconductor processing methods of forming photoresist over silicon nitride materials
US5781477A (en) * 1996-02-23 1998-07-14 Micron Quantum Devices, Inc. Flash memory system having fast erase operation
US5856943A (en) * 1996-03-18 1999-01-05 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell and array
US5912843A (en) * 1996-03-18 1999-06-15 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell, method of manufacturing and operation thereof
US5668757A (en) * 1996-03-18 1997-09-16 Jeng; Ching-Shi Scalable flash eeprom memory cell and array
US6057575A (en) * 1996-03-18 2000-05-02 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell, method of manufacturing and operation thereof
US5687121A (en) * 1996-03-29 1997-11-11 Aplus Integrated Circuits, Inc. Flash EEPROM worldline decoder
US5777923A (en) * 1996-06-17 1998-07-07 Aplus Integrated Circuits, Inc. Flash memory read/write controller
US5646890A (en) * 1996-03-29 1997-07-08 Aplus Integrated Circuits, Inc. Flexible byte-erase flash memory and decoder
KR100234376B1 (ko) * 1996-04-09 1999-12-15 윤종용 박막 트랜지스터의 제조방법 및 이를 이용한 액정 표시장치의 제조방법
JPH09293842A (ja) * 1996-04-26 1997-11-11 Ricoh Co Ltd 半導体記憶装置の製造方法
US5790452A (en) * 1996-05-02 1998-08-04 Integrated Device Technology, Inc. Memory cell having asymmetrical source/drain pass transistors and method for operating same
JPH09312393A (ja) 1996-05-22 1997-12-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH09321255A (ja) * 1996-05-31 1997-12-12 Ricoh Co Ltd 不揮発性半導体記憶装置の製造方法
US5748538A (en) * 1996-06-17 1998-05-05 Aplus Integrated Circuits, Inc. OR-plane memory cell array for flash memory with bit-based write capability, and methods for programming and erasing the memory cell array
JP3268729B2 (ja) * 1996-06-27 2002-03-25 株式会社東芝 磁気ディスク装置及び磁気ディスク装置におけるエラー訂正方法
KR100238199B1 (ko) * 1996-07-30 2000-01-15 윤종용 플레쉬 이이피롬(eeprom) 장치 및 그 제조방법
US6166409A (en) 1996-09-13 2000-12-26 Alliance Semiconductor Corporation Flash EPROM memory cell having increased capacitive coupling
US5914514A (en) * 1996-09-27 1999-06-22 Xilinx, Inc. Two transistor flash EPROM cell
US5923056A (en) * 1996-10-10 1999-07-13 Lucent Technologies Inc. Electronic components with doped metal oxide dielectric materials and a process for making electronic components with doped metal oxide dielectric materials
US6753568B1 (en) 1996-11-15 2004-06-22 Hitachi, Ltd. Memory device
FR2756658B1 (fr) * 1996-11-29 1999-01-22 Sgs Thomson Microelectronics Memoire electronique non volatile et son procede de gestion
US6392267B1 (en) 1997-04-25 2002-05-21 Alliance Semiconductor Corporation Flash EPROM array with self-aligned source contacts and programmable sector erase architecture
US5986922A (en) * 1997-09-30 1999-11-16 Alliance Semiconductor Method of and apparatus for increasing load resistance within an SRAM array
US6002151A (en) * 1997-12-18 1999-12-14 Advanced Micro Devices, Inc. Non-volatile trench semiconductor device
US6124608A (en) * 1997-12-18 2000-09-26 Advanced Micro Devices, Inc. Non-volatile trench semiconductor device having a shallow drain region
KR100295150B1 (ko) * 1997-12-31 2001-07-12 윤종용 비휘발성메모리장치의동작방법과상기동작을구현할수있는장치및그제조방법
US6008091A (en) * 1998-01-27 1999-12-28 Lucent Technologies Inc. Floating gate avalanche injection MOS transistors with high K dielectric control gates
US6020237A (en) * 1998-02-04 2000-02-01 Alliance Semiconductor Corporation Method of reducing dielectric damage due to charging in the fabrication of stacked gate structures
US6243299B1 (en) 1998-02-27 2001-06-05 Micron Technology, Inc. Flash memory system having fast erase operation
US6248629B1 (en) 1998-03-18 2001-06-19 Advanced Micro Devices, Inc. Process for fabricating a flash memory device
US5981339A (en) * 1998-03-20 1999-11-09 Advanced Micro Devices, Inc. Narrower erase distribution for flash memory by smaller poly grain size
US6635530B2 (en) * 1998-04-07 2003-10-21 Micron Technology, Inc. Methods of forming gated semiconductor assemblies
US5985771A (en) 1998-04-07 1999-11-16 Micron Technology, Inc. Semiconductor wafer assemblies comprising silicon nitride, methods of forming silicon nitride, and methods of reducing stress on semiconductive wafers
US6316372B1 (en) 1998-04-07 2001-11-13 Micron Technology, Inc. Methods of forming a layer of silicon nitride in a semiconductor fabrication process
US5862082A (en) * 1998-04-16 1999-01-19 Xilinx, Inc. Two transistor flash EEprom cell and method of operating same
US6074917A (en) * 1998-06-16 2000-06-13 Advanced Micro Devices, Inc. LPCVD oxide and RTA for top oxide of ONO film to improve reliability for flash memory devices
US6118147A (en) 1998-07-07 2000-09-12 Advanced Micro Devices, Inc. Double density non-volatile memory cells
US6121088A (en) * 1998-09-17 2000-09-19 Taiwan Semiconductor Manufacturing Company Method of manufacture of undoped polysilicon as the floating-gate of a split-gate flash cell
US6211020B1 (en) * 1998-10-22 2001-04-03 Advanced Micro Devices, Inc. Process for fabricating a common source region in memory devices
US6355522B1 (en) 1998-12-04 2002-03-12 Advanced Micro Devices, Inc. Effect of doped amorphous Si thickness on better poly 1 contact resistance performance for nand type flash memory devices
US6380029B1 (en) 1998-12-04 2002-04-30 Advanced Micro Devices, Inc. Method of forming ono stacked films and DCS tungsten silicide gate to improve polycide gate performance for flash memory devices
US6140182A (en) * 1999-02-23 2000-10-31 Actrans System Inc. Nonvolatile memory with self-aligned floating gate and fabrication process
US6091104A (en) 1999-03-24 2000-07-18 Chen; Chiou-Feng Flash memory cell with self-aligned gates and fabrication process
EP1033754A1 (en) * 1999-03-03 2000-09-06 STMicroelectronics S.r.l. Non-volatile semiconductor memory
US6184084B1 (en) 1999-03-05 2001-02-06 Advanced Micro Devices, Inc. Method to elimate silicide cracking for nand type flash memory devices by implanting a polish rate improver into the second polysilicon layer and polishing it
US6309927B1 (en) 1999-03-05 2001-10-30 Advanced Micro Devices, Inc. Method of forming high K tantalum pentoxide Ta2O5 instead of ONO stacked films to increase coupling ratio and improve reliability for flash memory devices
US6162684A (en) * 1999-03-11 2000-12-19 Advanced Micro Devices, Inc. Ammonia annealed and wet oxidized LPCVD oxide to replace ono films for high integrated flash memory devices
US6417041B1 (en) 1999-03-26 2002-07-09 Advanced Micro Devices, Inc. Method for fabricating high permitivity dielectric stacks having low buffer oxide
US6313498B1 (en) 1999-05-27 2001-11-06 Actrans System Inc. Flash memory cell with thin floating gate with rounded side wall, and fabrication process
US6153463A (en) * 1999-07-09 2000-11-28 Macronix International Co., Ltd. Triple plate capacitor and method for manufacturing
US6184554B1 (en) 1999-08-09 2001-02-06 Actrans System Inc. Memory cell with self-aligned floating gate and separate select gate, and fabrication process
US6222227B1 (en) 1999-08-09 2001-04-24 Actrans System Inc. Memory cell with self-aligned floating gate and separate select gate, and fabrication process
US6243298B1 (en) 1999-08-19 2001-06-05 Azalea Microelectronics Corporation Non-volatile memory cell capable of being programmed and erased through substantially separate areas of one of its drain-side and source-side regions
US6288938B1 (en) 1999-08-19 2001-09-11 Azalea Microelectronics Corporation Flash memory architecture and method of operation
US6180454B1 (en) 1999-10-29 2001-01-30 Advanced Micro Devices, Inc. Method for forming flash memory devices
KR100363840B1 (ko) * 1999-12-27 2002-12-06 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
JP2001195890A (ja) 2000-01-12 2001-07-19 Sharp Corp 不揮発性半導体メモリ装置の書込み方式および書込み回路
US6426896B1 (en) 2000-05-22 2002-07-30 Actrans System Inc. Flash memory cell with contactless bit line, and process of fabrication
US6363014B1 (en) 2000-10-23 2002-03-26 Advanced Micro Devices, Inc. Low column leakage NOR flash array-single cell implementation
JP2002184879A (ja) * 2000-12-19 2002-06-28 Hitachi Ltd 半導体装置およびその製造方法
US6835987B2 (en) * 2001-01-31 2004-12-28 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device in which selection gate transistors and memory cells have different structures
KR100437470B1 (ko) 2001-01-31 2004-06-23 삼성전자주식회사 플래쉬 메모리 셀을 갖는 반도체 장치 및 그 제조 방법
US6449188B1 (en) 2001-06-19 2002-09-10 Advanced Micro Devices, Inc. Low column leakage nor flash array-double cell implementation
JP2003086716A (ja) * 2001-09-11 2003-03-20 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその製造方法
US6462372B1 (en) 2001-10-09 2002-10-08 Silicon-Based Technology Corp. Scaled stack-gate flash memory device
US6621115B2 (en) * 2001-11-06 2003-09-16 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell with floating gate spacer wrapped by control gate
JP2003168749A (ja) * 2001-12-03 2003-06-13 Hitachi Ltd 不揮発性半導体記憶装置及びその製造方法
US6654283B1 (en) 2001-12-11 2003-11-25 Advanced Micro Devices Inc. Flash memory array architecture and method of programming, erasing and reading thereof
US6418060B1 (en) * 2002-01-03 2002-07-09 Ememory Technology Inc. Method of programming and erasing non-volatile memory cells
US6620673B1 (en) * 2002-03-08 2003-09-16 Alpine Microsystems, Inc. Thin film capacitor having multi-layer dielectric film including silicon dioxide and tantalum pentoxide
US6646914B1 (en) 2002-03-12 2003-11-11 Advanced Micro Devices, Inc. Flash memory array architecture having staggered metal lines
TW535242B (en) 2002-05-30 2003-06-01 Silicon Based Tech Corp Methods of fabricating a stack-gate non-volatile memory device and its contactless memory arrays
US20040061167A1 (en) * 2002-10-01 2004-04-01 Bhaskar Mantha Method of improving erase efficiency and a non-volatile memory cell made thereby
US6754109B1 (en) 2002-10-29 2004-06-22 Advanced Micro Devices, Inc. Method of programming memory cells
US6991987B1 (en) * 2002-11-27 2006-01-31 Advanced Micro Devices, Inc. Method for producing a low defect homogeneous oxynitride
TW573359B (en) * 2003-01-28 2004-01-21 Powerchip Semiconductor Corp Flash memory cell structure and operating method thereof
US6723638B1 (en) 2003-02-05 2004-04-20 Advanced Micro Devices, Inc. Performance in flash memory devices
US6781885B1 (en) 2003-03-05 2004-08-24 Advanced Micro Devices, Inc. Method of programming a memory cell
US6906958B2 (en) * 2003-03-26 2005-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Word-line voltage generator
US7297634B2 (en) * 2003-06-06 2007-11-20 Marvell World Trade Ltd. Method and apparatus for semiconductor device and semiconductor memory device
US7759719B2 (en) * 2004-07-01 2010-07-20 Chih-Hsin Wang Electrically alterable memory cell
US7550800B2 (en) 2003-06-06 2009-06-23 Chih-Hsin Wang Method and apparatus transporting charges in semiconductor device and semiconductor memory device
US7613041B2 (en) * 2003-06-06 2009-11-03 Chih-Hsin Wang Methods for operating semiconductor device and semiconductor memory device
US6947331B1 (en) 2003-06-16 2005-09-20 National Semiconductor Corporation Method of erasing an EEPROM cell utilizing a frequency/time domain based erased signal
US7009244B2 (en) * 2003-07-02 2006-03-07 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell with notched floating gate and graded source region
US6903979B1 (en) 2003-09-17 2005-06-07 National Semiconductor Corporation Efficient method of PMOS stacked-gate memory cell programming utilizing feedback control of substrate current
US6903978B1 (en) 2003-09-17 2005-06-07 National Semiconductor Corporation Method of PMOS stacked-gate memory cell programming enhancement utilizing stair-like pulses of control gate voltage
US7009248B2 (en) * 2003-10-02 2006-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with asymmetric pocket implants
KR100514526B1 (ko) * 2003-10-08 2005-09-13 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
KR100526478B1 (ko) * 2003-12-31 2005-11-08 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
US7315056B2 (en) 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
US6862216B1 (en) 2004-06-29 2005-03-01 National Semiconductor Corporation Non-volatile memory cell with gated diode and MOS transistor and method for using such cell
US20080203464A1 (en) * 2004-07-01 2008-08-28 Chih-Hsin Wang Electrically alterable non-volatile memory and array
US6992927B1 (en) 2004-07-08 2006-01-31 National Semiconductor Corporation Nonvolatile memory cell
US6982907B1 (en) 2005-01-27 2006-01-03 National Semiconductor Corporation Retention improvement technique for one time programmable non-volatile memory
US7375393B1 (en) * 2005-01-27 2008-05-20 National Semiconductor Corporation Non-volatile memory (NVM) retention improvement utilizing protective electrical shield
US7339835B1 (en) 2005-02-14 2008-03-04 National Semiconductor Corporation Non-volatile memory structure and erase method with floating gate voltage control
US7425741B1 (en) 2005-06-14 2008-09-16 National Semiconductor Corporation EEPROM structure with improved data retention utilizing biased metal plate and conductive layer exclusion
US7411244B2 (en) * 2005-06-28 2008-08-12 Chih-Hsin Wang Low power electrically alterable nonvolatile memory cells and arrays
US20070023818A1 (en) * 2005-08-01 2007-02-01 Chia-Hua Ho Flash memory and method for manufacturing thereof
US20070105295A1 (en) * 2005-11-08 2007-05-10 Dongbuanam Semiconductor Inc. Method for forming lightly-doped-drain metal-oxide-semiconductor (LDD MOS) device
US7859912B2 (en) 2006-03-09 2010-12-28 National Semiconductor Corporation Mid-size NVM cell and array utilizing gated diode for low current programming
US20070247924A1 (en) * 2006-04-06 2007-10-25 Wei Zheng Methods for erasing memory devices and multi-level programming memory device
US7626864B2 (en) * 2006-04-26 2009-12-01 Chih-Hsin Wang Electrically alterable non-volatile memory cells and arrays
DE102006023933A1 (de) * 2006-05-19 2007-11-29 Atmel Germany Gmbh Speichervorrichtung und Verfahren zur Programmierung einer nicht-flüchtigen Speichermatrix
DE102006023934B3 (de) * 2006-05-19 2007-11-15 Atmel Germany Gmbh Speichervorrichtung mit einer nicht-flüchtigen Speichermatrix
JP2008004236A (ja) * 2006-06-26 2008-01-10 Samsung Electronics Co Ltd 不揮発性半導体記憶装置の消去放電制御方法
US7919807B1 (en) * 2007-03-29 2011-04-05 National Semiconductor Corporation Non-volatile memory cell with heating element
US7719048B1 (en) 2007-04-26 2010-05-18 National Semiconductor Corporation Heating element for enhanced E2PROM
US7807555B2 (en) * 2007-07-31 2010-10-05 Intersil Americas, Inc. Method of forming the NDMOS device body with the reduced number of masks
US8072023B1 (en) 2007-11-12 2011-12-06 Marvell International Ltd. Isolation for non-volatile memory cell array
US8120088B1 (en) 2007-12-07 2012-02-21 Marvell International Ltd. Non-volatile memory cell and array
US8064255B2 (en) * 2007-12-31 2011-11-22 Cypress Semiconductor Corporation Architecture of a nvDRAM array and its sense regime
US8059458B2 (en) * 2007-12-31 2011-11-15 Cypress Semiconductor Corporation 3T high density nvDRAM cell
US7796443B2 (en) * 2008-06-12 2010-09-14 Fs Semiconductor Corp., Ltd. Method of erasing a flash EEPROM memory
JP5458526B2 (ja) 2008-08-08 2014-04-02 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US9059302B2 (en) * 2009-04-06 2015-06-16 Infineon Technologies Ag Floating gate memory device with at least partially surrounding control gate
CN102024821B (zh) * 2009-09-18 2012-08-22 中芯国际集成电路制造(上海)有限公司 非易失性存储装置、非易失性存储器件及其制造方法
US8399918B2 (en) * 2010-06-24 2013-03-19 Semiconductor Components Industries, Llc Electronic device including a tunnel structure
FR2970106B1 (fr) * 2010-12-29 2013-03-15 St Microelectronics Sa Mémoires otp a base de dispositifs mosfet
US8274839B2 (en) 2011-01-14 2012-09-25 Fs Semiconductor Corp., Ltd. Method of erasing a flash EEPROM memory
KR20130006942A (ko) * 2011-06-27 2013-01-18 삼성전자주식회사 재구성 가능한 논리 장치
US9356158B2 (en) 2012-07-20 2016-05-31 Semiconductor Components Industries, Llc Electronic device including a tunnel structure
WO2014083511A1 (en) 2012-11-27 2014-06-05 I.P.S. Research And Development B.V. Pressure control fill valve
US9230050B1 (en) 2014-09-11 2016-01-05 The United States Of America, As Represented By The Secretary Of The Air Force System and method for identifying electrical properties of integrate circuits

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5279883A (en) * 1975-12-26 1977-07-05 Nec Corp Non-volatile semiconductor memory element
JPS53108247A (en) * 1976-12-27 1978-09-20 Texas Instruments Inc Electrically programmable floating gate semiconductor memory
JPS5669866A (en) * 1979-11-09 1981-06-11 Fujitsu Ltd Semiconductor element

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3500142A (en) * 1967-06-05 1970-03-10 Bell Telephone Labor Inc Field effect semiconductor apparatus with memory involving entrapment of charge carriers
US3744036A (en) * 1971-05-24 1973-07-03 Intel Corp Electrically programmable read only memory array
US4087795A (en) * 1974-09-20 1978-05-02 Siemens Aktiengesellschaft Memory field effect storage device
US3979613A (en) * 1975-06-18 1976-09-07 Sperry Rand Corporation Multi-terminal controlled-inversion semiconductor devices
JPS597230B2 (ja) * 1976-01-12 1984-02-17 ティーディーケイ株式会社 絶縁ゲイト型電界効界半導体装置およびその作製方法
JPS5342633A (en) * 1976-09-30 1978-04-18 Toshiba Corp Voltage sense circuit of semiconductor memory device
BE858764A (fr) * 1977-09-16 1978-01-16 Hughes Aircraft Co Procede de realisation d'elements de memoire a transistor a effet de champ
JPS5386180A (en) * 1977-09-19 1978-07-29 Tdk Corp Production of semiconductor memory device
DE2802838A1 (de) * 1978-01-23 1979-08-16 Siemens Ag Mis-feldeffekttransistor mit kurzer kanallaenge
US4203158A (en) * 1978-02-24 1980-05-13 Intel Corporation Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same
US4180826A (en) * 1978-05-19 1979-12-25 Intel Corporation MOS double polysilicon read-only memory and cell
JPS54156484A (en) * 1978-05-30 1979-12-10 Nec Corp Non-volatile semiconductor memory device
JPS6048111B2 (ja) * 1978-05-30 1985-10-25 日本電気株式会社 不揮発性半導体記憶装置
EP0006706B2 (en) * 1978-06-14 1993-03-17 Fujitsu Limited Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride
DE2845328C2 (de) * 1978-10-18 1986-04-30 Deutsche Itt Industries Gmbh, 7800 Freiburg Speichertransistor
US4250206A (en) * 1978-12-11 1981-02-10 Texas Instruments Incorporated Method of making non-volatile semiconductor memory elements
JPS55105374A (en) * 1979-02-07 1980-08-12 Nec Corp Nonvolatile semiconductor memory
JPS55111173A (en) * 1979-02-20 1980-08-27 Nec Corp Semiconductor memory device
US4257056A (en) * 1979-06-27 1981-03-17 National Semiconductor Corporation Electrically erasable read only memory
US4376947A (en) * 1979-09-04 1983-03-15 Texas Instruments Incorporated Electrically programmable floating gate semiconductor memory device
US4366555A (en) * 1980-08-01 1982-12-28 National Semiconductor Corporation Electrically erasable programmable read only memory
JPS5745968A (en) * 1980-08-29 1982-03-16 Ibm Capacitor with double dielectric unit
EP0054355B1 (en) * 1980-12-08 1986-04-16 Kabushiki Kaisha Toshiba Semiconductor memory device
JPS57114282A (en) * 1981-01-06 1982-07-16 Nec Corp Non-volatile semiconductor memory
JPS57192067A (en) * 1981-05-22 1982-11-26 Hitachi Ltd Erasable and programmable read only memory unit
JPS5817673A (ja) * 1981-07-24 1983-02-01 Toshiba Corp 電界効果トランジスタ
JPS58112370A (ja) * 1981-12-26 1983-07-04 Fujitsu Ltd 半導体不揮発性記憶装置
US4471405A (en) * 1981-12-28 1984-09-11 International Business Machines Corporation Thin film capacitor with a dual bottom electrode structure
JPS58121679A (ja) * 1982-01-12 1983-07-20 Mitsubishi Electric Corp 半導体不揮発性記憶装置
US4432035A (en) * 1982-06-11 1984-02-14 International Business Machines Corp. Method of making high dielectric constant insulators and capacitors using same
JPS5955071A (ja) * 1982-09-24 1984-03-29 Hitachi Micro Comput Eng Ltd 不揮発性半導体装置
JPS59111370A (ja) * 1982-12-16 1984-06-27 Seiko Instr & Electronics Ltd 不揮発性半導体メモリ
JPS59119871A (ja) * 1982-12-27 1984-07-11 Fujitsu Ltd 不揮発性半導体記憶装置の製造方法
JPS61172339A (ja) * 1984-07-27 1986-08-04 Hitachi Ltd 半導体装置の製造方法
JPS6184868A (ja) * 1984-10-02 1986-04-30 Nec Corp 不揮発性半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5279883A (en) * 1975-12-26 1977-07-05 Nec Corp Non-volatile semiconductor memory element
JPS53108247A (en) * 1976-12-27 1978-09-20 Texas Instruments Inc Electrically programmable floating gate semiconductor memory
JPS5669866A (en) * 1979-11-09 1981-06-11 Fujitsu Ltd Semiconductor element

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013093589A (ja) * 1998-03-12 2013-05-16 Alcatel-Lucent Usa Inc 誘電体材料を含む個別要素又は半導体デバイスを含む集積回路デバイス
US7026683B2 (en) 2003-04-11 2006-04-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having grooves isolating the floating electrodes of memory cells and method of manufacturing the nonvolatile semiconductor memory device

Also Published As

Publication number Publication date
EP0182198A2 (en) 1986-05-28
US4868619A (en) 1989-09-19
CA1236919A (en) 1988-05-17
JPS61127179A (ja) 1986-06-14
JPH0682841B2 (ja) 1994-10-19
ATE104473T1 (de) 1994-04-15
DE3587799T2 (de) 1994-07-28
ATE217732T1 (de) 2002-06-15
DE3587799D1 (de) 1994-05-19
DE3588238T2 (de) 2003-02-06
JP2872924B2 (ja) 1999-03-24
DE3588238D1 (de) 2002-06-20
EP0182198A3 (en) 1988-05-25
EP0182198B1 (en) 1994-04-13
US4698787A (en) 1987-10-06
EP0550404B1 (en) 2002-05-15
EP0550404A1 (en) 1993-07-07
JPH07176637A (ja) 1995-07-14
JP2631186B2 (ja) 1997-07-16

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