CN102024821B - 非易失性存储装置、非易失性存储器件及其制造方法 - Google Patents

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Abstract

一种非易失性存储装置、非易失性存储器件及其制造方法，其中非易失性存储器件包括：半导体衬底，所述半导体衬底包括表面区；位于所述半导体衬底内的源区；位于所述半导体衬底内的漏区；位于所述半导体衬底内的第一沟道区，第一沟道区在所述源区的第一部分和所述漏区的第一部分之间延伸；位于所述半导体衬底内的第二沟道区，第二沟道区在所述源区的第二部分和所述漏区的第二部分之间延伸；覆盖第一沟道区的第一介电层；覆盖第二沟道区的第二介电层；覆盖第一沟道区之上的第一介电层的浮栅结构；位于所述浮栅结构之上的第三介电层；以及覆盖第二介电层和第三介电层的控制栅层。本发明能够提高较低尺度的非易失性存储器件的高可制造性产量。

Description

非易失性存储装置、非易失性存储器件及其制造方法
技术领域
本发明涉及半导体制造领域，特别涉及非易失性存储装置、非易失性存储器件及其制造方法。
背景技术
集成电路或“IC”已从单个硅芯片上制造的少量互连器件发展到百万计的器件。当前的IC提供远超原有想象的性能和复杂度。为实现复杂度和电路密度(即，能封装到给定芯片区域上的器件的数量)的改进，最小器件特征的尺寸，又称器件“几何”，已随各代IC而变得更小。现在制造的半导体器件具有小于四分之一微米横断面的特征。
提高的电路密度不仅改进了IC的复杂度和性能，而且向消费者提供价格更低的部件。IC制造设备可能价值数百万甚至数十亿美元。每个制造设备有一定的晶片生产能力，每个晶片上有一定数量的IC。因此，通过使IC的各器件更小，可以在每个晶片上制造更多的器件，由此提高制造设备的产量。由于IC制造中使用的各过程有限制，使器件更小很具有挑战性。也就是说，给定的过程通常仅能对下至某个特征尺寸起作用，然后就需要改变过程或者器件布局。这种限制的一个例子是以高成本效率和效益的方式生产用于集成电路制造的非易失性存储器件。
用芯片代工服务制造定制集成电路这些年来得到了发展。无生产线的芯片公司通常设计定制集成电路。这种定制集成电路要求生产一组通常称作“标线片”(reticle)的定制掩膜。中国上海的中芯国际集成电路制造公司(SMIC)是执行代工服务的公司的例子。近年来无生产线的芯片公司和代工服务增加了，但仍存在诸多限制。例如，逻辑器件被调整和设计以在更低的电压下工作时，非易失性存储器件很难缩小，且仍需要高电压来操作。例如，现有的堆叠式非易失性存储器件对每个单元只要求单个晶体管，但要求高编程电流，因此很难利用片上高电压发生来进行编程和擦除。现有的分裂栅非易失性存储器件是单晶体管电可编程和可擦写的存储单元。通过从浮栅穿过第二绝缘层到控制栅的Fowler-Nordheim隧穿机制来实现单元的擦除。通过来自源极的电子迁移穿过控制栅下面的沟道区，然后因电位突降穿过第一绝缘层注入浮栅。这种器件限于很难进一步缩小以及低可制造性产量。
发明内容
本发明解决的问题是提高较低尺度的非易失性存储器件的高可制造性产量。
为解决上述问题，本发明还提供了一种非易失性存储器件，包括：半导体衬底，所述半导体衬底包括表面区；位于所述半导体衬底内的源区；位于所述半导体衬底内的漏区；位于所述半导体衬底内的第一沟道区，第一沟道区在所述源区的第一部分和所述漏区的第一部分之间延伸；位于所述半导体衬底内的第二沟道区，第二沟道区在所述源区的第二部分和所述漏区的第二部分之间延伸；覆盖第一沟道区的第一介电层；覆盖第二沟道区的第二介电层；覆盖第一沟道区之上的第一介电层的浮栅结构；位于所述浮栅结构之上的第三介电层；以及覆盖第二介电层和第三介电层的控制栅层，其中，在所述非易失性存储器件的编程操作期间，第二沟道区向第一沟道区提供电载流子。
可选的，还包括：
位于在所述半导体衬底内的第三沟道区，第三沟道区在所述源区的第三部分和所述漏区的第三部分之间延伸；
以及在第三介电层之上的第四介电层，第四介电层在所述控制栅层的下面，其中，在所述非易失性存储器件的编程操作期间，第四沟道区向第一沟道区提供电载流子。
可选的，第一沟道区的长度为大于或者等于70纳米。
可选的，所述浮栅结构包括原位掺杂硅层。
可选的，第一沟道区的宽度的范围为3纳米到30微米。
可选的，第一沟道区的长度的范围为约1到200纳米。
本发明还提供一种非易失性存储器件的制造方法，所述方法包括：提供包括表面区的半导体器件；在所述半导体衬底内形成源区；在所述半导体衬底内形成漏区；在所述半导体衬底内形成第一沟道区，第一沟道区在所述源区的第一部分和所述漏区的第一部分之间延伸；在所述半导体衬底内形成第二沟道区，第二沟道区在所述源区的第二部分和所述漏区的第二部分之间延伸；在第一沟道区之上形成第一介电层；在第二沟道区之上形成第二介电层；形成覆盖第一沟道区之上的第一介电层的浮栅结构；在所述浮栅结构之上形成第三介电层；以及形成覆盖第二介电层和第三介电层的控制栅层。
可选的，所述方法还包括：
在所述半导体衬底内形成第三沟道区，第三沟道区在所述源区的第三部分和所述漏区的第三部分之间延伸；
在第三介电层之上形成第四介电层，第四介电层在所述控制栅层的下面。
可选的，第一沟道区的长度为大于或者等于70纳米。
可选的，所述浮栅结构包括原位掺杂硅层。
可选的，第一沟道区的宽度的范围为1纳米到30微米。
可选的，所述浮栅的特征在于范围为1纳米到10微米的宽度。
可选的，第一沟道区的长度的范围为约1到200纳米。
本发明还提供了一种非易失性存储装置，包括：存储器阵列，包括多个存储器单元；公共源线；多个字线；以及多个位线，所述多个字线之一和所述多个位线之一的每个组合选择多个存储器单元的不同的一个，所述多个存储器单元均包括：耦合到所述公共源线的源区；耦合到所述多个位线中相关联的一个的漏区；沟道区，在所述源区和漏区之间，所述沟道区的特征在于从源区延伸到漏区的长度，所述沟道区的特征还在于在与沟道长度方向垂直的方向上的沟道宽度；浮栅，在沟道长度方向上置于源极和漏极之间，所述浮栅具有顶面和侧面，所述浮栅的特征在于浮栅宽度，所述浮栅宽度小于所述沟道宽度；控制栅，耦合到所述多个字线中相关联的一个，所述控制栅盖住所述浮栅的顶面和侧面，所述控制栅还覆盖整个所述沟道区；第一电压线，用于向所述漏区提供第一电压；以及第二电压线，用于向所述控制栅提供第二电压，第一电压和第二电压造成所述沟道区内沿所述沟道宽度方向的电子分布的梯度，还造成沟道区内在浮栅之下的电位突降；第二电压线还向控制栅提供擦除电压，以造成从所述浮栅到所述控制栅的电子的Fowler-Nordheim隧穿。
与现有技术相比，本发明具有以下优点：本发明可提供与堆叠栅沟道相邻的导通沟道以在编程时提供载流子，导致低编程电压要求。并且，浮栅上的角结构促进电子隧穿并降低擦除电压要求。更低的电压要求使片上电荷泵电路更容易实现。器件结构具有短沟道长度，并可被修改以进一步缩放以获得提高的器件性能。
附图说明
图1a-1d是根据本发明的实施例的非易失性存储器件的简化图；
图2a-2c是用于根据本发明的实施例的非易失性存储器件的编程方法的简化图；
图3是用于根据本发明的实施例的非易失性存储器件的擦除方法的简化图；
图4是根据本发明的实施例的非易失性存储装置的简化图；
图5是根据本发明的实施例的非易失性存储器件的简化平面图；
图6是制造根据本发明的实施例的非易失性存储器件的方法的简化视图；
图7a-7d是制造根据本发明的实施例的非易失性存储器件的方法的简化视图；
图8a-8d是制造根据本发明的实施例的非易失性存储器件的方法的简化视图；
图9a-9d是制造根据本发明的实施例的非易失性存储器件的方法的简化视图；
图10a-10d是制造根据本发明的实施例的非易失性存储器件的方法的简化视图；
图11a-11d是制造根据本发明的实施例的非易失性存储器件的方法的简化视图；
图12a-12d是制造根据本发明的实施例的非易失性存储器件的方法的简化视图。
具体实施方式
由背景技术可知，现有的非易失性存储器件有诸多缺点，例如：逻辑器件被调整和设计以在更低的电压下工作时，非易失性存储器件很难缩小，且仍需要高电压来操作。例如，现有的堆叠式非易失性存储器件对每个单元只要求单个晶体管，但要求高编程电流，因此很难利用片上高电压发生来进行编程和擦除。现有的分裂栅非易失性存储器件是单晶体管电可编程和可擦写的存储单元。通过从浮栅穿过第二绝缘层到控制栅的Fowler-Nordheim隧穿机制来实现单元的擦除。通过来自源极的电子迁移穿过控制栅下面的沟道区，然后因电位突降穿过第一绝缘层注入浮栅。这种器件限于很难进一步缩小以及低可制造性产量。
为此本发明的发明人经过大量的实验，提供了一种非易失性存储器件，包括：半导体衬底，所述半导体衬底包括表面区；位于所述半导体衬底内的源区；位于所述半导体衬底内的漏区；位于所述半导体衬底内的第一沟道区，第一沟道区在所述源区的第一部分和所述漏区的第一部分之间延伸；位于所述半导体衬底内的第二沟道区，第二沟道区在所述源区的第二部分和所述漏区的第二部分之间延伸；覆盖第一沟道区的第一介电层；覆盖第二沟道区的第二介电层；覆盖第一沟道区之上的第一介电层的浮栅结构；位于所述浮栅结构之上的第三介电层；以及覆盖第二介电层和第三介电层的控制栅层，其中，在所述非易失性存储器件的编程操作期间，第二沟道区向第一沟道区提供电载流子。
可选的，还包括：
位于在所述半导体衬底内的第三沟道区，第三沟道区在所述源区的第三部分和所述漏区的第三部分之间延伸；
以及在第三介电层之上的第四介电层，第四介电层在所述控制栅层的下面，其中，在所述非易失性存储器件的编程操作期间，第四沟道区向第一沟道区提供电载流子。
可选的，第一沟道区的长度为大于或者等于70纳米。
可选的，所述浮栅结构包括原位掺杂硅层。
可选的，第一沟道区的宽度的范围为3纳米到30微米。
可选的，第一沟道区的长度的范围为约1到200纳米。
本发明还提供一种非易失性存储器件的制造方法，所述方法包括：提供包括表面区的半导体器件；在所述半导体衬底内形成源区；在所述半导体衬底内形成漏区；在所述半导体衬底内形成第一沟道区，第一沟道区在所述源区的第一部分和所述漏区的第一部分之间延伸；在所述半导体衬底内形成第二沟道区，第二沟道区在所述源区的第二部分和所述漏区的第二部分之间延伸；在第一沟道区之上形成第一介电层；在第二沟道区之上形成第二介电层；形成覆盖第一沟道区之上的第一介电层的浮栅结构；在所述浮栅结构之上形成第三介电层；以及形成覆盖第二介电层和第三介电层的控制栅层。
可选的，所述方法还包括：
在所述半导体衬底内形成第三沟道区，第三沟道区在所述源区的第三部分和所述漏区的第三部分之间延伸；
在第三介电层之上形成第四沟道区，第四介电层在所述控制栅层的下面。
可选的，第一沟道区的长度为大于或者等于70纳米。
可选的，所述浮栅结构包括原位掺杂硅层。
可选的，第一沟道区的宽度的范围为1纳米到30微米。
可选的，所述浮栅的特征在于范围为1纳米到10微米的宽度。
可选的，第一沟道区的长度的范围为约1到200纳米。
本发明还提供了一种非易失性存储装置，包括：存储器阵列，包括多个存储器单元；公共源线；多个字线；以及多个位线，所述多个字线之一和所述多个位线之一的每个组合选择多个存储器单元的不同的一个，所述多个存储器单元均包括：耦合到所述公共源线的源区；耦合到所述多个位线中相关联的一个的漏区；沟道区，在所述源区和漏区之间，所述沟道区的特征在于从源区延伸到漏区的长度，所述沟道区的特征还在于在与沟道长度方向垂直的方向上的沟道宽度；浮栅，在沟道长度方向上置于源极和漏极之间，所述浮栅具有顶面和侧面，所述浮栅的特征在于浮栅宽度，所述浮栅宽度小于所述沟道宽度；控制栅，耦合到所述多个字线中相关联的一个，所述控制栅盖住所述浮栅的顶面和侧面，所述控制栅还覆盖整个所述沟道区；第一电压线，用于向所述漏区提供第一电压；以及第二电压线，用于向所述控制栅提供第二电压，第一电压和第二电压造成所述沟道区内沿所述沟道宽度方向的电子分布的梯度，还造成沟道区内在浮栅之下的电位突降；第二电压线还向控制栅提供擦除电压，以造成从所述浮栅到所述控制栅的电子的Fowler-Nordheim隧穿。
下面结合附图对本发明进行进一步描述。
图1a是根据本发明的实施例的非易失性存储器件100的简化图。该图仅为示例，而不将权利要求的范围限定于此。本领域技术人员将认识到其他变化、修改和替代。如图所示，非易失性存储器件100包括衬底110、衬底的表面区111、以及衬底中的隔离区112和113。在实施例中，隔离区可以是浅沟槽隔离(STI)区或现有的LOCOS隔离区，或其他类型的隔离区，例如结隔离区。器件100还包括衬底内的源区120和漏区130。在具体实施例中，源区和漏区是重掺杂区。在源区和漏区之间，器件100还包括沟道区，例如171、172和173。各个沟道区171、172和173在漏区的一部分到漏区的对应部分之间延伸。每个沟道区包括掺杂物以调节阈值电压。器件100还包括介电层141、142以及144。介电层141覆盖沟道区171，介电层142覆盖沟道区172，介电层144覆盖沟道区173。图1b示出沟道区和介电区的横截面图。
在具体实施例中，浮栅结构150形成在介电层141的上方。介电层143形成在浮栅的上方。在实施例中，介电层143是氧化物-氮化物-氧化物层。在具体实施例中，介电层143还包括在浮栅侧面的绝缘层。在实施例中，在浮栅的侧面的绝缘层包括氧化物-氮化物-氧化物层。在其他实施例中，介电层143可还包括绝缘间隔物，例如氧化物或氮化物或其混合物。非易失性存储器件100还包括覆盖介电层142、143和144的控制栅160。非易失性存储器件100的各种部件在图1b、1c和1d中进一步示出。
图1b是根据本发明的实施例的非易失性存储器件100的简化截面图。该图仅为示例，而不将权利要求的范围限定于此。本领域技术人员将认识到其他变化、修改和替代。如图所示，沿着器件100的线AA’的截面图包括衬底110、分别在沟道区171、172、和173的上方的介电层141、142、和144。浮栅150在介电层172上方。控制栅160覆盖浮栅上方形成的介电层143。
图1c是根据本发明的实施例的非易失性存储器件100的简化截面图。该图仅为示例，而不将权利要求的范围限定于此。本领域技术人员将认识到其他变化、修改和替代。如图所示，沿着器件100的线BB’(或DD’)的截面图示出了MOS晶体管器件，包括源极120、漏极130、沿着BB’截面的沟道区172(或沿着DD’截面的沟道区173)、沿着BB’截面的介电层142(或沿着DD’截面的介电层144)、以及在介电层上方的控制栅160。
图1d是根据本发明的实施例的非易失性存储器件100的简化截面图。该图仅为示例，而不将权利要求的范围限定于此。本领域技术人员将认识到其他变化、修改和替代。如图所示，沿着器件100的线CC’的截面图示出浮栅非易失性存储器件，包括源区120、漏区130、沟道区171、介电层141、在介电层141上方的浮栅150、在浮栅上方的介电层143、以及在介电层143上方的控制栅160。如图所示，图1a-1d是根据本发明的实施例的非易失性存储器件的示例。本领域技术人员将认识到其他变化、修改和替代。
图2a-2c是根据本发明的实施例的非易失性存储器件的编程方法200的简化图。这些图仅为示例，而不将权利要求的范围限定于此。本领域技术人员将认识到其他变化、修改和替代。如图2a所示，如果控制栅160升高到超出阈值电压，直接在控制栅下的沟道区，例如沟道区172或173，被略微导通。阈值电压可根据应用而变化，或可由本领域技术人员选择。例如，在具体实施例中，阈值电压可从约0.2V到约1.5V变化。由于控制栅的一部分耦合到浮栅，沟道171也形成在浮栅下面。如图2b所示，当高电压施加到漏极130时，次阈值电子电流将开始从源区120流到漏区130。该高电压可根据应用而变化，或可由本领域技术人员选择。例如，在具体实施例中，该高电压可以从约3V到约15V变化。如图2a所示，在相邻的沟道区172和171之间，以及在沟道区173和171之间存在电子分布的梯度。电子将扩散进入浮栅150下面的沟道区171(图2c)，其中电子被大约等于漏电压的急剧的电位降加速，并且变热。作为浮栅150的吸引静电力的结果，一些电子可穿过介电层141注入到浮栅150(图2c)。随着注入的电子被积累，浮栅被编程。在实施例中，编程过程继续直到浮栅上的正电荷被注入的电子中和，且浮栅上的电位不再能维持直接在浮栅之下的感应的表面沟道。可替代地，编程过程也可通过去除施加到控制栅和漏区的电压来终止。根据本发明的具体实施例，来自相邻的导通沟道的电子被提供到浮栅下面的沟道区以注入浮栅。相比于现有的浮栅非易失性存储器件，可获得增强的编程效率。在特定实施例中，增强的编程效率能够降低对高编程电压的要求并且简化片上电荷泵电路的设计。
图3是用于根据本发明的实施例的非易失性存储器件300的擦除方法的简化图。该图仅为示例，而不将权利要求的范围限定于此。本领域技术人员将认识到其他变化、修改和替代。在实施例中，在擦除操作期间，地电位被施加到非易失性器件100的漏区和源区。12V的级别的高的正电压被施加到控制栅160。浮栅上的电荷通过Fowler-Nordheim(FN)隧穿机制穿过介电层143被引导到控制栅。继续此擦除操作将使得浮栅被充正电。在具体实施例中，在如图3所示的浮栅的上角151和152产生高电场，使FN隧穿效应更有效。在此情况下，擦除操作可用更低的施加电压完成。
图4是根据本发明的实施例的非易失性存储装置400的简化图。该图仅为示例，而不将权利要求的范围限定于此。本领域技术人员将认识到其他变化、修改和替代。如图所示，存储器阵列400包括多个存储器件，例如以上讨论的存储器件100。字线W0，W1，...，Wn和Wn+1连接到控制栅，根据本发明的实施例，例如存储器件的401。位线BL0，BL1，...，BLn和BLn+1连接到漏区，例如存储器件的402。位线还连接到读出放大电路块430。存储器件的源区，例如403，连接到公共源终端420。如图所示，地址数据连接到行地址解码器410以选择字线。列地址解码器430选择将由读出放大器(也在430中)感测的位线。本领域技术人员将认识到其他变化、修改和替代。
在具体实施例中，存储器单元或存储器阵列的状态的感测可通过以下来完成。源极被保持在地电位。漏极被保持在读电位，通常是+2V，比编程电压小得多。如果浮栅被充以正电，那么直接在浮栅下面的沟道区被正常导通。当控制栅升高到例如+5.0V的读取电位时，为了导通浮栅下面的沟道的部分，在沟道区下面的控制栅也被导通。电流将从漏极流到源极。以此方式，存储器单元可被感测为处于擦除状态或“1”状态。在另一方面，如果浮栅之一被充以负电，直接在浮栅下面的沟道区的部分被或者微弱地导通或整个关断。即使直接在浮栅下面的沟道区的部分也被导通，通过沟道的电流与擦除“1”状态相比很小。在此情况下，单元被感测为处于“0”的编程状态。当然，可以存在其他变化、修改和替代。
图5是根据本发明的实施例的非易失性存储器件500的简化平面图。该图仅为示例，而不将权利要求的范围限定于此。本领域技术人员将认识到其他变化、修改和替代。如图所示，器件500包括半导体衬底110和盖住该衬底的栅介电层(未示出)。源极120形成在衬底的第一部分中，漏区130形成在衬底的第二部分中。源区和漏区被长度为L宽度为Z1+Z2+Z3的分离区分离。分离区具有等于L*(Z1+Z2+Z3)的面积。第一沟道区171形成在源区和漏区之间的区的内部部分内，并且延伸长度L。浮栅150被形成覆盖第一沟道区171。在实施例中，浮栅不延伸到第一沟道区之外。控制栅层160盖住整个浮栅结构并且覆盖长度L和宽度Z1+Z2+Z3的整个区域。沟道区172、173在控制栅极下面。如图所示，Z2、Z1、和Z3分别表示沟道区171、172、和173的宽度。在实施例中，每个宽度均可具有1nm到10μm之间的值。在实施例中，沟道区的总宽度Z1+Z2+Z3可以是约5nm到12μm。在其他实施例中，沟道区的总宽度Z1+Z2+Z3可以在约1nm到30μm的范围内变化。在具体实施例中，各个沟道区171、172、和173可具有约1nm到200nm的长度。在其他实施例中，各个沟道区的长度是约70nm或更大。如图5所示，漏区、源区和控制栅通过接触结构连接到相应的金属互连器。在具体实施例中，氧化物-氮化物-氧化物结构(图5中未示出)覆盖浮栅结构。当然，可以存在其他变化、修改和替代。
制造根据本发明的实施例的集成电路器件的方法可如下概括：
1.提供具有隔离区和阈值电压注入的硅衬底；
2.形成包括薄的介电层的浮栅层；
3.形成控制栅层；
4.限定栅极；
5.形成源区和漏区；以及
6.形成硅化物和接触物。
根据本发明的实施例，以上步骤序列提供一种用于包括非易失性存储器件的集成电路的制造方法。如所示出的，该方法步骤的组合，包括一种制造非易失性存储器件的方式，其具有将载流子提供到浮栅下面的第二沟道的分离沟道区。也可提供其他替代，其中添加步骤，一个或更多个步骤被去除，或一个或更多个步骤以不同顺序提供而不偏离权利要求的范围。本方法的其他细节可在本说明书中或更具体地在下文找到。
图6是制造根据本发明的实施例的非易失性存储器件600的方法的简化视图。该图仅为示例，而不将权利要求的范围限定于此。本领域技术人员将认识到其他变化、修改和替代。如图6所示，根据本发明的实施例的方法开始于提供包括表面区111的硅衬底110并在衬底中形成隔离区112和113以分离有源器件区。在具体实施例中，隔离区是浅沟槽隔离(STI)区。可通过现有工序形成浅沟槽隔离(STI)区，包括有源区氧化物形成、有源区氮化物沉积、防反射涂敷(DARC)层沉积、以及有源区光刻。
在实施例中，在约700-800℃的温度范围沉积厚度为约100-500nm的氮化硅膜。当然，可以存在其他变化、修改和替代。光刻胶层通常用于限定隔离区之间的有源区。在实施例中，深UV(DUV)刻蚀用于曝光。氮化物层、氧化物层、以及硅沟槽区介质被刻蚀以限定隔离区。线性氧化物生长在浅沟槽的表面上。高密度等离子体(HDP)沉积的氧化物被用于填充沟槽。接着进行化学机械抛光(CMP)以使得沉积的氧化物平面化。此时，氮化物帽层被去除。牺牲氧化物层被沉积，进行阈值调节注入(Vt注入)。在实施例中，沟道参杂可以是约1×1016-5×1017cm3。在具体实施例中，阈值调节注入利用约1-5×1012/cm2的剂量的包含硼的掺杂物并以10-30KeV的注入能量进行。这些注入条件仅仅是示例，而不将权利要求的范围限定于此。本领域技术人员将认识到其他变化、修改和替代。
图7a-7d是制造根据本发明的实施例的非易失性存储器件700的方法的简化视图。图7a是3D视图，以及图7b-7d是沿着图7a中指示的截线截取的截面图。这些图仅为示例，而不将权利要求的范围限定于此。本领域技术人员将认识到其他变化、修改和替代。如图所示，牺牲氧化物层被去除，栅介电层141形成在硅衬底的表面区111中。该方法还包括在栅介电层上形成多晶硅浮栅层150以及对该多晶硅浮栅层图案化。
在实施例中，形成栅介电层包括以下步骤：
1.在约700-900℃的温度范围以原位产生(in situ steam-generated，ISSG)或快速热氧化(RTO)进行基础氧化物生长到约0.1到3nm的厚度；
2.在氮环境下进行解耦合等离子体氮化(Decoupled Plasma nitridation，DPN)；以及
3.氮化后退火(Post nitridation anneal，PNA)。
在实施例中，以约600到800℃的温度范围沉积多晶硅膜150，厚度的范围为约100-500nm。多晶硅膜用例如磷的N型掺杂物原位掺杂。然后浮栅多晶硅层被图案化。首先沉积防反射涂敷(DARC)层，例如SiON。接着，光刻胶层被沉积并图案化。接着使用现有的RIE技术刻蚀多晶硅栅层。之后，光刻胶层和DARC层被剥落。
图8a-8d是制造根据本发明的实施例的非易失性存储器件800的方法的简化视图。图8a是3D视图，以及图8b-8d是沿着图8a中指示的截线截取的截面图。这些图仅为示例，而不将权利要求的范围限定于此。本领域技术人员将认识到其他变化、修改和替代。如图所示，控制栅介电层143形成在浮栅层150上方。在实施例中，介电层143是氧化物-氮化物-氧化物层。在具体实施例中，介电层143还包括在浮栅的侧面的绝缘层。在实施例中，在浮栅的侧面的绝缘层包括氧化物-氮化物-氧化物层。在其他实施例中，介电层143可还包括在浮栅的侧面的绝缘间隔物，例如氧化物或氮化物或其混合物。在实施例中，氧化物-氮化物-氧化物层还形成在沟道区172和173上方以分别形成介电层142和144。该方法接着在介电层142、143、和144上方沉积控制栅多晶硅层，如图8a所示。在实施例中，在约600到800℃的温度范围沉积厚度为约100-500nm的多晶硅膜160。多晶硅膜用例如磷的N型掺杂物原位掺杂。在控制栅多晶硅层沉积之后，进行CMP处理以使得沉积的氧化物平面化。接着在多晶硅层上方沉积防反射涂敷(DARC)以便进行光刻步骤。
图9a-9d是制造根据本发明的实施例的非易失性存储器件900的方法的简化视图。图9a是3D视图，以及图9b-9d是沿着图9a中指示的截线截取的截面图。这些图仅为示例，而不将权利要求的范围限定于此。本领域技术人员将认识到其他变化、修改和替代。如图所示，控制栅层和浮栅层被分别图案化并刻蚀以形成控制栅160和浮栅150。在具体实施例中，使用现有的刻蚀技术以限定控制栅和浮栅图案。在实施例中，可使用最小特征尺寸限定控制栅和浮栅的长度，从而限定器件的沟道程度。短沟道程度提高器件性能。根据实施例，使用先进的光刻和刻蚀技术，器件900的沟道长度可以被进一步缩小。当然，本领域技术人员将认识到其他变化、修改、和替代。
图10a-10d是制造根据本发明的实施例的非易失性存储器件1000的方法的简化视图。图10a是3D视图，以及图10b-10d是沿着图10a中指示的截线截取的截面图。这些图仅为示例，而不将权利要求的范围限定于此。本领域技术人员将认识到其他变化、修改和替代。如图所示，在光刻步骤之后，N型掺杂物被注入以形成N型掺杂源区1020和漏区1030。
图11a-11d是制造根据本发明的实施例的非易失性存储器件1100的方法的简化视图。图11a是3D视图，以及图11b-11d是沿着图11a中指示的截线截取的截面图。这些图仅为示例，而不将权利要求的范围限定于此。本领域技术人员将认识到其他变化、修改和替代。如图所示，利用包括沉积绝缘层和利用RIE进行回蚀的方法形成间隔物区1101和1102。在实施例中，该方法形成ONO(氧化物-氮化物-氧化物)间隔物。该方法首先进行栅氮化，随后是高温氧化(HTO)偏置(offset)处理。该方法然后形成氮化物间隔物。该方法还包括形成HTO层和RIE刻蚀以形成间隔物。该方法还包括注入掺杂物以形成源区120和漏区130。对于N型器件，源/漏注入包括剂量约1-5×1015/cm-2的例如As的N型掺杂物。当然，可存在其他变化、修改、和替代。
图12a-12d是制造根据本发明的实施例的非易失性存储器件1200的方法的简化视图。图12a是3D视图，以及图12b-12d是沿着图12a中指示的截线截取的截面图。这些图仅为示例，而不将权利要求的范围限定于此。本领域技术人员将认识到其他变化、修改和替代。利用现有处理，自对准的硅化物层形成在控制栅和源区和漏区上方(未示出)。接着，通过HDP PSG或SACVDBPSG来沉积层间电介质(ILD)。然后用CMP使层间电介质平面化。这时，形成如图所示的接触结构，例如1201和1202。在一些实施例中，接触结构是钨插塞。当然，可存在其他变化、修改、和替代。
根据本发明的实施例，以上步骤序列提供一种用于包括非易失性存储器件的集成电路的制造方法。如所示出的，该方法步骤的组合，包括一种制造非易失性存储器件的方式，其具有将载流子提供到浮栅下面的第二沟道的分离沟道区。也可提供其他替代，其中添加步骤，一个或更多个步骤被去除，或一个或更多个步骤以不同顺序提供而不偏离权利要求的范围。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种非易失性存储器件，包括：
半导体衬底，所述半导体衬底包括表面区；
位于所述半导体衬底内的源区；
位于所述半导体衬底内的漏区；
位于所述半导体衬底内的第一沟道区，第一沟道区在所述源区的第一部分和所述漏区的第一部分之间延伸；
位于所述半导体衬底内的第二沟道区，第二沟道区在所述源区的第二部分和所述漏区的第二部分之间延伸；
位于在所述半导体衬底内的第三沟道区，第三沟道区在所述源区的第三部分和所述漏区的第三部分之间延伸；
覆盖第一沟道区的第一介电层；
覆盖第二沟道区的第二介电层；
覆盖第一沟道区的第一介电层之上的浮栅结构；
位于所述浮栅结构之上的第三介电层；
以及覆盖第二介电层和第三介电层的控制栅层，以及在第三沟道区之上的第四介电层，第四介电层在所述控制栅层的下面，
其中，在所述非易失性存储器件的编程操作期间，第二沟道区向第一沟道区提供电载流子，第三沟道区向第一沟道区提供电载流子。
2.如权利要求1所述的非易失性存储器件，其特征在于，第一沟道区的长度为大于或者等于70纳米。
3.如权利要求1所述的非易失性存储器件，其特征在于，所述浮栅结构包括原位掺杂硅层。
4.如权利要求1所述的非易失性存储器件，其特征在于，第一沟道区的宽度的范围为3纳米到30微米。
5.如权利要求1所述的非易失性存储器件，其特征在于，第一沟道区的长度的范围为1到200纳米。
6.一种非易失性存储器件的制造方法，所述方法包括：
提供包括表面区的半导体器件；
在所述半导体衬底内形成源区；
在所述半导体衬底内形成漏区；
在所述半导体衬底内形成第一沟道区，第一沟道区在所述源区的第一部分和所述漏区的第一部分之间延伸；
在所述半导体衬底内形成第二沟道区，第二沟道区在所述源区的第二部分和所述漏区的第二部分之间延伸；
在所述半导体衬底内形成第三沟道区，第三沟道区在所述源区的第三部分和所述漏区的第三部分之间延伸；
在第一沟道区之上形成第一介电层；
在第二沟道区之上形成第二介电层；
形成覆盖第一沟道区的第一介电层之上的浮栅结构；
在所述浮栅结构之上形成第三介电层；以及形成覆盖第二介电层和第三介电层的控制栅层；
在第三沟道区之上形成第四介电层，第四介电层在所述控制栅层的下面。
7.如权利要求6所述的非易失性存储器件的制造方法，其特征在于，第一沟道区的长度为大于或者等于70纳米。
8.如权利要求6所述的非易失性存储器件的制造方法，其特征在于，所述浮栅结构包括原位掺杂硅层。
9.如权利要求6所述的非易失性存储器件的制造方法，其特征在于，第一沟道区的宽度的范围为1纳米到30微米。
10.如权利要求6所述的非易失性存储器件的制造方法，其特征在于，所述浮栅的特征在于范围为1纳米到10微米的宽度。
11.如权利要求6所述的非易失性存储器件的制造方法，其特征在于，第一沟道区的长度的范围为1到200纳米。
12.一种非易失性存储装置，包括：
存储器阵列，包括多个如权利要求1所述的非易失性存储器件；
公共源线；
多个字线；以及多个位线，所述多个字线之一和所述多个位线之一的每个组合选择多个非易失性存储器件的不同的一个，所述多个非易失性存储器件均包括：
耦合到所述公共源线的源区；
耦合到所述多个位线中相关联的一个的漏区；
沟道区，在所述源区和漏区之间，所述沟道区的特征在于从源区延伸到漏区的长度，所述沟道区的特征还在于在与沟道长度方向垂直的方向上的沟道宽度；
浮栅，在沟道长度方向上置于源极和漏极之间，所述浮栅具有顶面和侧面，所述浮栅的特征在于浮栅宽度，所述浮栅宽度小于所述沟道宽度；
控制栅，耦合到所述多个字线中相关联的一个，所述控制栅盖住所述浮栅的顶面和侧面，所述控制栅还覆盖整个所述沟道区；
第一电压线，用于向所述漏区提供第一电压；以及第二电压线，用于向所述控制栅提供第二电压，第一电压和第二电压造成所述沟道区内沿所述沟道宽度方向的电子分布的梯度，还造成沟道区内在浮栅之下的电位突降；
第二电压线还向控制栅提供擦除电压，以造成从所述浮栅到所述控制栅的电子的Fowler-Nordheim隧穿。
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