JPH02135783A - 半導体素子 - Google Patents
半導体素子Info
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- JPH02135783A JPH02135783A JP1241654A JP24165489A JPH02135783A JP H02135783 A JPH02135783 A JP H02135783A JP 1241654 A JP1241654 A JP 1241654A JP 24165489 A JP24165489 A JP 24165489A JP H02135783 A JPH02135783 A JP H02135783A
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- JP
- Japan
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- source region
- gate
- region
- substrate
- dielectric
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Links
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
発明の分野
本発明は１トランジスタフラッシュＥＰＲＯＭメモリセ
ルに関する。
ルに関する。
関連技術の説明
フラッシュＥＰＲＯＭは電気的消去および小さなセルサ
イズを与える不揮発性のメモリの形式である。小さいセ
ルのサイズは各セルが単一のトランジスタを含むという
事実に関係する。［フラッシュｊは電気的パルスでメモ
リを迅速に消去することができる能力を指す。消去動作
は全体のメモリアレイまたは少なくともアレイの大部分
を消去するｍ−単一のビット線および／またはバイトは
個別に消去可能ではない。
イズを与える不揮発性のメモリの形式である。小さいセ
ルのサイズは各セルが単一のトランジスタを含むという
事実に関係する。［フラッシュｊは電気的パルスでメモ
リを迅速に消去することができる能力を指す。消去動作
は全体のメモリアレイまたは少なくともアレイの大部分
を消去するｍ−単一のビット線および／またはバイトは
個別に消去可能ではない。
フラッシュＥＰＲＯＭセルはフローティングゲートに熱
い電子を注入することによってドレイン側からプログラ
ムされるフローティングゲートトランジスタを含む。消
去はソースまたはドレインのどちら側からでも達成する
ことができ、ファウラー・ノルドハイムトンネル動作が
消去機構である。
い電子を注入することによってドレイン側からプログラ
ムされるフローティングゲートトランジスタを含む。消
去はソースまたはドレインのどちら側からでも達成する
ことができ、ファウラー・ノルドハイムトンネル動作が
消去機構である。
従来のフラッシュＥＰＲＯＭセル構造は第１図および第
２図で示される。第１図および第２図で示されているも
のを含めた従来のフラッシュＥＰＲＯＭおよび同一のも
のの特徴は次の出版物で説明される： （１）ｒダブ
ルポリシリコン技術を使った１２８にフラッシュＥＰＲ
ＯＭＪ （＾１２８Ｋ Ｆ１ａ５ｈ ＥＰＲＯＭ Ｕ
ｓｉｎｇ Ｄｏｕｂｌｅ−Ｐｏｌｙｓｌｌｌｃｏｎ Ｔ
ｅｃｈｎｏｌ。
２図で示される。第１図および第２図で示されているも
のを含めた従来のフラッシュＥＰＲＯＭおよび同一のも
のの特徴は次の出版物で説明される： （１）ｒダブ
ルポリシリコン技術を使った１２８にフラッシュＥＰＲ
ＯＭＪ （＾１２８Ｋ Ｆ１ａ５ｈ ＥＰＲＯＭ Ｕ
ｓｉｎｇ Ｄｏｕｂｌｅ−Ｐｏｌｙｓｌｌｌｃｏｎ Ｔ
ｅｃｈｎｏｌ。
ｇｙ） 、サマチサ（Ｓａｍａｃｈｌｓａ ）その他、
Ｉ ＥＥＥジャーナル・オブ・ソリッドステート・サー
キット第５Ｃ−２２巻、Ｎ０２５．１９８７年１０月；
（２）［薄い酸化物ＭＯ５ＦＥＴにおけるコーナフィー
ルド誘導ドレイン漏洩Ｊ （Ｃｏｒｎｅｒ−ｆｌｃｌ
ｄ １ｎｄｕｃｃｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ Ｉ
ｎ Ｔｈ１ｎ ０ｘｉｄｅ Ｍｏ５ｆｃｔｓ）、チー・
チャンとジ・リエン（Ｃｈｉ ＣｈａｎｇとＪｉｈ Ｌ
ｌｃｎ） 、アドバンスト・マイクロ・ディバイシズ、
ＩＥＥＥ、ＩＥＤＭ ８７、ｐ、７１４ ； （３
）「非対称のソースおよびドレイン構造のフラッシュ消
去ＥＥＰＲＯＭセルＪ （Ａ Ｆ１ａ５ｈ−Ｅｒａｓ
ｅ ＥＥＰＲＯＮ Ｃ，ｅｌｌ Ｗｉｔｈ Ａｎ Ａｓ
ｙｌｌｌｅｔｒｉｃ ５ｏｕｒｑｃ ａｎｄ Ｄｒａｉ
ｎＳｔｒｕｃｔｕｒｅ ） ｓエイチ、クメ（Ｈ，Ｋｕ
ｍｅ）など、中央研究所、株式会社日立製作所、夏ＥＥ
Ｅ。
Ｉ ＥＥＥジャーナル・オブ・ソリッドステート・サー
キット第５Ｃ−２２巻、Ｎ０２５．１９８７年１０月；
（２）［薄い酸化物ＭＯ５ＦＥＴにおけるコーナフィー
ルド誘導ドレイン漏洩Ｊ （Ｃｏｒｎｅｒ−ｆｌｃｌ
ｄ １ｎｄｕｃｃｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ Ｉ
ｎ Ｔｈ１ｎ ０ｘｉｄｅ Ｍｏ５ｆｃｔｓ）、チー・
チャンとジ・リエン（Ｃｈｉ ＣｈａｎｇとＪｉｈ Ｌ
ｌｃｎ） 、アドバンスト・マイクロ・ディバイシズ、
ＩＥＥＥ、ＩＥＤＭ ８７、ｐ、７１４ ； （３
）「非対称のソースおよびドレイン構造のフラッシュ消
去ＥＥＰＲＯＭセルＪ （Ａ Ｆ１ａ５ｈ−Ｅｒａｓ
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ｙｌｌｌｅｔｒｉｃ ５ｏｕｒｑｃ ａｎｄ Ｄｒａｉ
ｎＳｔｒｕｃｔｕｒｅ ） ｓエイチ、クメ（Ｈ，Ｋｕ
ｍｅ）など、中央研究所、株式会社日立製作所、夏ＥＥ
Ｅ。
ＩＥＤＭ８７、ｐ、５６０； （４）ｒイン・システ
ム再プログラム可能２５６Ｋ ＣＭＯＳフラッシュメ
モリＪ （Ａｎ ＩＩｎ−８ｙｓｔｅ Ｒｅｐｒｏｇ
ｒａｍｍａｂｌｅ ２５ＢＫ ０ＭＯ８Ｆ１ａ５ｈ Ｍ
ｅｍｏｒｙ） 、バーシルやナイルズ・キネット（Ｖｌ
ｒｇｌｌ Ｎｉ１ｅｓ ＫｙｎｅＬｔ ）など、インテ
ル・コーポレーション、１９８８ １ＥＥＥインターナ
シヨナル・ソリッドステート・サーキット・カンファレ
ンス； （５）ｒ高密度ＣＭＯ８１−Ｔ電気的消去可
能不揮発性（フラッシュ）メモリ技術」 （＾ｌｌ１ｇ
ｈ Ｄｅｎｓｉｔｙ ０ＭＯ３Ｉ−Ｔ ［Ｅｌｅｃｔｒ
ｌｃａｌｌｙ Ｕｒａｓａｂｌｏ Ｎｏｎ−’１０１ａ
ｔｌｌｅ （Ｆｌａｓｈ） Ｍｃｍｏｒｙ Ｔｃｃｈｎ
ｏｌｏｇｙ） 、ニス、タム（Ｓ、Ｔａｓ ）など、イ
ンテル・コーポレーション、（６）ｒＥＴＯＸに基づく
フラッシュメモリの信頼性の性能Ｊ （Ｒｅｌｉａｂ
ｉｌｌｔｙ Ｐｅｒｆｏｒｍａｎｃｅ Ｏｆ’
ＥＴＯＸ Ｂａ５ｅｄ Ｆ１ａ５ｈ Ｍｅｍｏｒ
ｉｅｓ） 、パーマ（Ｖｅｒｍａ）など、インテル・
コーポレーション、１９８８ ＩＥＥＥ／ＩＲＰＳ；
（７） ｒ単一トランジスタＥＥＰＲＯＭセルおよ
び５１２ＫＣＭＯ８ＥＥＰＲＯＭにおける実施Ｊ（ＡＳ
ｌｎｇｌｅ Ｔｒａｎｓｌｓｔｏｒ ＥＥＰＲＯＭ Ｃ
ｅ１ｌ ａｎｄ Ｉｔｓ Ｉｇｐｌｃｍｅｎｔａｔｌｏ
ｎ ｉｎ ａ ５１２Ｋ ０ＭＯ８ＥＥＰＲＯＭ） 、
ムーケルジー（Ｍｕｋｈｅｒｊｃｃ ）など、ＩＥＥＥ
、 夏ＤＥＭ ８５、ｐ、６１６゜ 第１図で示される従来のフラッシュＥＰＲＯＭセルはｐ
型サブストレート２０、サブストレート２０に設けられ
るｎ＋型トドレイン２２第１のｎ−型ソース領域２４お
よび第１のソース領域２４に挿入された第２のｎ４型ソ
ース領域２６を有する二重拡散ソースを含む。トンネル
酸化物２８はサブストレート２０の表面の上に設けられ
、トンネル動作酸化物２８はトンネル動作型消去機能が
行なわれるのを可能にするために約１０ＯＡの厚さを存
する。ポリシリコンフローティングゲート３０はトンネ
ル動作酸化物２８の上に設けられ、中間ゲート誘電体３
２はフローティングゲート３０を制御ゲート３４から分
離する。
ム再プログラム可能２５６Ｋ ＣＭＯＳフラッシュメ
モリＪ （Ａｎ ＩＩｎ−８ｙｓｔｅ Ｒｅｐｒｏｇ
ｒａｍｍａｂｌｅ ２５ＢＫ ０ＭＯ８Ｆ１ａ５ｈ Ｍ
ｅｍｏｒｙ） 、バーシルやナイルズ・キネット（Ｖｌ
ｒｇｌｌ Ｎｉ１ｅｓ ＫｙｎｅＬｔ ）など、インテ
ル・コーポレーション、１９８８ １ＥＥＥインターナ
シヨナル・ソリッドステート・サーキット・カンファレ
ンス； （５）ｒ高密度ＣＭＯ８１−Ｔ電気的消去可
能不揮発性（フラッシュ）メモリ技術」 （＾ｌｌ１ｇ
ｈ Ｄｅｎｓｉｔｙ ０ＭＯ３Ｉ−Ｔ ［Ｅｌｅｃｔｒ
ｌｃａｌｌｙ Ｕｒａｓａｂｌｏ Ｎｏｎ−’１０１ａ
ｔｌｌｅ （Ｆｌａｓｈ） Ｍｃｍｏｒｙ Ｔｃｃｈｎ
ｏｌｏｇｙ） 、ニス、タム（Ｓ、Ｔａｓ ）など、イ
ンテル・コーポレーション、（６）ｒＥＴＯＸに基づく
フラッシュメモリの信頼性の性能Ｊ （Ｒｅｌｉａｂ
ｉｌｌｔｙ Ｐｅｒｆｏｒｍａｎｃｅ Ｏｆ’
ＥＴＯＸ Ｂａ５ｅｄ Ｆ１ａ５ｈ Ｍｅｍｏｒ
ｉｅｓ） 、パーマ（Ｖｅｒｍａ）など、インテル・
コーポレーション、１９８８ ＩＥＥＥ／ＩＲＰＳ；
（７） ｒ単一トランジスタＥＥＰＲＯＭセルおよ
び５１２ＫＣＭＯ８ＥＥＰＲＯＭにおける実施Ｊ（ＡＳ
ｌｎｇｌｅ Ｔｒａｎｓｌｓｔｏｒ ＥＥＰＲＯＭ Ｃ
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ムーケルジー（Ｍｕｋｈｅｒｊｃｃ ）など、ＩＥＥＥ
、 夏ＤＥＭ ８５、ｐ、６１６゜ 第１図で示される従来のフラッシュＥＰＲＯＭセルはｐ
型サブストレート２０、サブストレート２０に設けられ
るｎ＋型トドレイン２２第１のｎ−型ソース領域２４お
よび第１のソース領域２４に挿入された第２のｎ４型ソ
ース領域２６を有する二重拡散ソースを含む。トンネル
酸化物２８はサブストレート２０の表面の上に設けられ
、トンネル動作酸化物２８はトンネル動作型消去機能が
行なわれるのを可能にするために約１０ＯＡの厚さを存
する。ポリシリコンフローティングゲート３０はトンネ
ル動作酸化物２８の上に設けられ、中間ゲート誘電体３
２はフローティングゲート３０を制御ゲート３４から分
離する。
第２図で示される従来のフラッシュＥＰＲＯＭは、ｐ型
サブストレート４０ならびにサブストレート４０に設け
られるｎ”Ｗドレイン４２とソース領域４４を含む。約
２０ＯＡの厚さを有するトンネル酸化物層４６はサブス
トレート４０の表面の上にフローティングゲート４８の
下に設けられる。フローティングゲート４８はドレイン
４２の一部分およびチャネルの一部分を重畳する。誘電
体５０はフローティングゲート４８を制御ゲート５２か
ら分離し、制御ゲート５２の一部分はゲート酸化物４６
の上に形成される。このセル構造は直列の２つのトラン
ジスタとして考えることができる、１つのトランジスタ
はフローティングゲートメモリトランジスタであり、他
方トランジスタは制御ゲートによって制御される直列エ
ンハンスメントトランジスタである。
サブストレート４０ならびにサブストレート４０に設け
られるｎ”Ｗドレイン４２とソース領域４４を含む。約
２０ＯＡの厚さを有するトンネル酸化物層４６はサブス
トレート４０の表面の上にフローティングゲート４８の
下に設けられる。フローティングゲート４８はドレイン
４２の一部分およびチャネルの一部分を重畳する。誘電
体５０はフローティングゲート４８を制御ゲート５２か
ら分離し、制御ゲート５２の一部分はゲート酸化物４６
の上に形成される。このセル構造は直列の２つのトラン
ジスタとして考えることができる、１つのトランジスタ
はフローティングゲートメモリトランジスタであり、他
方トランジスタは制御ゲートによって制御される直列エ
ンハンスメントトランジスタである。
第１図および第２図で示されるフラッシュＥＰＲＯＭセ
ルでは、フローティングゲートは多くドープされ、ドー
ピング濃度は１０２０ ｃｍ −３のオーダにあり、し
たがって高いレベルの組込バックグラウンド電子となる
。それらのセルのフローティングゲートは約２０００人
の厚さを有し、最も進んだ技術においては１０００Åで
ある。
ルでは、フローティングゲートは多くドープされ、ドー
ピング濃度は１０２０ ｃｍ −３のオーダにあり、し
たがって高いレベルの組込バックグラウンド電子となる
。それらのセルのフローティングゲートは約２０００人
の厚さを有し、最も進んだ技術においては１０００Åで
ある。
フラッシュＥＰＲＯＭセルをプログラムするのは普通比
較的高い電圧（約１２ボルト）を制御ゲートに、そして
適度に高い電圧（約９ボルト）をドレインに与えて、ド
レイン近くのチャネルに熱い電子を生成する。熱い電子
はフローティングゲートに注入され、フローティングゲ
ートが絶縁体に囲まれているという事実によってフロー
ティングゲートにトラップされる。トラップされた熱い
電子によって作成されたセルにおけるしきい値電圧また
はチャネルコンダクタンスの変化は、このようなセルが
プログラムまたは充電されるのを引き起こす。
較的高い電圧（約１２ボルト）を制御ゲートに、そして
適度に高い電圧（約９ボルト）をドレインに与えて、ド
レイン近くのチャネルに熱い電子を生成する。熱い電子
はフローティングゲートに注入され、フローティングゲ
ートが絶縁体に囲まれているという事実によってフロー
ティングゲートにトラップされる。トラップされた熱い
電子によって作成されたセルにおけるしきい値電圧また
はチャネルコンダクタンスの変化は、このようなセルが
プログラムまたは充電されるのを引き起こす。
消去は電子のトンネル動作および／または熱い正孔注入
によってなされる。第１図の構造において、比較的高い
電圧（約１２ボルト）がセルのソースに与えられ、ゲー
トはその間接地され、ドレインは普通浮動である。フロ
ーティングゲートにトラップされた電子はｎ＋型ソース
領域を重畳するフローティングゲートの部分に向かって
流れて密集し、トンネル酸化物を横切る高い電界によっ
てフローティングゲートからソースにトンネル動作する
。
によってなされる。第１図の構造において、比較的高い
電圧（約１２ボルト）がセルのソースに与えられ、ゲー
トはその間接地され、ドレインは普通浮動である。フロ
ーティングゲートにトラップされた電子はｎ＋型ソース
領域を重畳するフローティングゲートの部分に向かって
流れて密集し、トンネル酸化物を横切る高い電界によっ
てフローティングゲートからソースにトンネル動作する
。
第２図の構造において、典型的に１２ボルトより高い電
圧がセルのドレインに与えられ、その間ゲートは接地さ
れまたソースは浮動または接地どちらであってもよい。
圧がセルのドレインに与えられ、その間ゲートは接地さ
れまたソースは浮動または接地どちらであってもよい。
ドレインはｎ−拡散なしでｎ＋領領域か含まないので、
いわゆる「なだれ効果」によってかなりの数の熱い正孔
がｎ＋ ｐ表面接合領域で発生する。熱い正孔は表面接
合からフローティングゲートに注入されてトラップされ
た電子と再結合することができ、したがって消去を援助
する。比較的厚い酸化物がトンネル動作酸化物として使
われるのなら、電子トンネル動作ははるかに可能性がな
く、熱い正孔注入が消去における主要な機構と実際なり
得る。しかし熱い正孔は酸化物トラップによって簡ｉ１
ｔに捕えられるのは周知である。トラップされた正孔は
酸化物に対し、て重大な劣化効果すなわち酸化物電荷漏
洩および早期ブレークダウンを起こすことができる。
いわゆる「なだれ効果」によってかなりの数の熱い正孔
がｎ＋ ｐ表面接合領域で発生する。熱い正孔は表面接
合からフローティングゲートに注入されてトラップされ
た電子と再結合することができ、したがって消去を援助
する。比較的厚い酸化物がトンネル動作酸化物として使
われるのなら、電子トンネル動作ははるかに可能性がな
く、熱い正孔注入が消去における主要な機構と実際なり
得る。しかし熱い正孔は酸化物トラップによって簡ｉ１
ｔに捕えられるのは周知である。トラップされた正孔は
酸化物に対し、て重大な劣化効果すなわち酸化物電荷漏
洩および早期ブレークダウンを起こすことができる。
第１図および第２図で示されるフラッシュＥＰＲＯＭセ
ルは２つとも電気的消去は自己制限ではないという問題
に悩む。フラッシュＥＰＲＯＭセルのプログラミングは
フローティングゲートに負の電荷を与えることを含む。
ルは２つとも電気的消去は自己制限ではないという問題
に悩む。フラッシュＥＰＲＯＭセルのプログラミングは
フローティングゲートに負の電荷を与えることを含む。
セルをプログラムするために使われた電子だけでなく組
込バックグラウンド電子のいくらかもトンネル動作出し
することによって、消去は酋通フローティングゲートを
正に荷電したままに残すが、おそらくトランジスタをデ
イブレーションモードトランジスタに変える。これは熱
い正孔注入による消去の場合も変わらない。
込バックグラウンド電子のいくらかもトンネル動作出し
することによって、消去は酋通フローティングゲートを
正に荷電したままに残すが、おそらくトランジスタをデ
イブレーションモードトランジスタに変える。これは熱
い正孔注入による消去の場合も変わらない。
第１図で示されるセル構造の過度の消去を防ぐために、
適応性の消去技術が採用されなければならない。適応性
の消去は一連の消去および検証ステップを行なうために
複雑な回路およびソフトウェアを使用する。各消去ステ
ップは消去機能のほんの一部しか行なわず、検証ステッ
プはセルが過度に消去されないようにするために使われ
る。
適応性の消去技術が採用されなければならない。適応性
の消去は一連の消去および検証ステップを行なうために
複雑な回路およびソフトウェアを使用する。各消去ステ
ップは消去機能のほんの一部しか行なわず、検証ステッ
プはセルが過度に消去されないようにするために使われ
る。
第１図で示されるフラッシュＥＰＲＯＭセルと関連する
他の問題は、トンネル動作酸化物の厚さは妥協しなけれ
ばならないということである。トンネル動作酸化物は消
去の間トンネル動作が起こるように十分薄くなければな
らないが、セルのプログラミングの間トンネル動作が制
限されるように十分厚いものでなければならない。
他の問題は、トンネル動作酸化物の厚さは妥協しなけれ
ばならないということである。トンネル動作酸化物は消
去の間トンネル動作が起こるように十分薄くなければな
らないが、セルのプログラミングの間トンネル動作が制
限されるように十分厚いものでなければならない。
第１図で示されるフラッシュＥＰＲＯＭセルのさらなる
問題は、ビット線妨害として知られる現象であり、同じ
ビット線のセルのプログラミングの間ストアされた電荷
の１−ンネル動作抜けを引き起こす。フラッシュＥＰＲ
ＯＭセルのメモリアレイでは、セルのグループのドレイ
ンはすべてビット線に接続され、同じセルのグループの
制御ゲートは別々のワード線に接続される。個々のセル
のプログラミングは適切な電圧をビット線および選択さ
れたワード線に与えることによって達成される。プログ
ラミングされないセルのドレインに電圧を与えることは
、素子のドレイン側にファウラ・ノルドハイムトンネル
動作または熱い正孔注入、すなわち消去を引き起こすこ
とができる。起こる意図されない消去の量は、ゲート酸
化物の厚さおよび電圧がドレインに与えられる時間の長
さの関数である。薄いトンネル動作誘電体が全体のフロ
ーティングゲート３０の下にある第１図で示される構造
では、ビット線妨害は重大な問題となり得る。
問題は、ビット線妨害として知られる現象であり、同じ
ビット線のセルのプログラミングの間ストアされた電荷
の１−ンネル動作抜けを引き起こす。フラッシュＥＰＲ
ＯＭセルのメモリアレイでは、セルのグループのドレイ
ンはすべてビット線に接続され、同じセルのグループの
制御ゲートは別々のワード線に接続される。個々のセル
のプログラミングは適切な電圧をビット線および選択さ
れたワード線に与えることによって達成される。プログ
ラミングされないセルのドレインに電圧を与えることは
、素子のドレイン側にファウラ・ノルドハイムトンネル
動作または熱い正孔注入、すなわち消去を引き起こすこ
とができる。起こる意図されない消去の量は、ゲート酸
化物の厚さおよび電圧がドレインに与えられる時間の長
さの関数である。薄いトンネル動作誘電体が全体のフロ
ーティングゲート３０の下にある第１図で示される構造
では、ビット線妨害は重大な問題となり得る。
第２図で示される構造では、消去はフローティングゲー
トからドレイン領域への電子のファウラ・ノルドハイム
トンネル動作と表面ｎ＋ ｐ接合がらフローティングゲ
ートへの熱いｉＥ孔注入の組合わせの結果である。適応
性消去は過度の消去を防ぐために使われておらず、代わ
りに直列エンハンスメントトランジスタが使われてメモ
リトランジスタがデイブレーションモードで置がれたと
きに電流の流れを防ぐ。特に、直列のエンハンスメント
トランジスタは、過度に消去されたセルによるプログラ
ミングおよび／または読取りの間にメモリアレイで起こ
る漏れ電流を防ぐ。適応性消去は第２図で示されるセル
構造では必要ないが、このセル構造は制御ゲートの加え
られたゲート幅によって第１図で示されるセルよりも約
２０％大きい。
トからドレイン領域への電子のファウラ・ノルドハイム
トンネル動作と表面ｎ＋ ｐ接合がらフローティングゲ
ートへの熱いｉＥ孔注入の組合わせの結果である。適応
性消去は過度の消去を防ぐために使われておらず、代わ
りに直列エンハンスメントトランジスタが使われてメモ
リトランジスタがデイブレーションモードで置がれたと
きに電流の流れを防ぐ。特に、直列のエンハンスメント
トランジスタは、過度に消去されたセルによるプログラ
ミングおよび／または読取りの間にメモリアレイで起こ
る漏れ電流を防ぐ。適応性消去は第２図で示されるセル
構造では必要ないが、このセル構造は制御ゲートの加え
られたゲート幅によって第１図で示されるセルよりも約
２０％大きい。
フローティングゲート４８の下にある比較的厚いゲート
酸化物４６は、ビット線妨害の問題を第１図の構造と比
べてより小さくする。しかし、第２図の構造では、トン
ネル動作が消去の間起こるようにゲート酸化物４６は十
分薄くならなければならないということで、兼ね合いが
まだ必要である。１２５人よりも厚いゲート酸化物では
、表面接合ブレイクダウンによる熱い正孔注入はトンネ
ル動作に対して優位を占めることを示すことができる。
酸化物４６は、ビット線妨害の問題を第１図の構造と比
べてより小さくする。しかし、第２図の構造では、トン
ネル動作が消去の間起こるようにゲート酸化物４６は十
分薄くならなければならないということで、兼ね合いが
まだ必要である。１２５人よりも厚いゲート酸化物では
、表面接合ブレイクダウンによる熱い正孔注入はトンネ
ル動作に対して優位を占めることを示すことができる。
第２図の構造の欠点は、プログラミングおよび消去は両
方ともドレイン側で行なわれるということである。結果
として、酸化物の厚さおよび接合構造は個別にプログラ
ミングおよび消去のために最適化することができない。
方ともドレイン側で行なわれるということである。結果
として、酸化物の厚さおよび接合構造は個別にプログラ
ミングおよび消去のために最適化することができない。
消去電圧Ｖｒ Ｐが消去の間ソースに与えられるときの
従来のフラッシュＥＰＲＯＭセルでは、ｎ“ソースの表
面はｎ＋アゲート畳領域で空乏にされる。この表面のデ
イブレーションは高い表面フィールドを作成し、それが
バンド・バンドトンネル動作を引き起こす。バンド・バ
ンドトンネル動作はｎ＋ソースに正孔を生成し、この正
孔はｐ型サブストレートに流れる傾向がある。ｐ型サブ
ストレートへの正孔の流れはｎ＋ソースの表面デイブレ
ーションを保ち、したがって誘電体の有効厚さを増加さ
せる。誘電体の有効厚さの増加はトンネル動作をさらに
困難にする。
従来のフラッシュＥＰＲＯＭセルでは、ｎ“ソースの表
面はｎ＋アゲート畳領域で空乏にされる。この表面のデ
イブレーションは高い表面フィールドを作成し、それが
バンド・バンドトンネル動作を引き起こす。バンド・バ
ンドトンネル動作はｎ＋ソースに正孔を生成し、この正
孔はｐ型サブストレートに流れる傾向がある。ｐ型サブ
ストレートへの正孔の流れはｎ＋ソースの表面デイブレ
ーションを保ち、したがって誘電体の有効厚さを増加さ
せる。誘電体の有効厚さの増加はトンネル動作をさらに
困難にする。
バンド・バンドトンネル動作電流を有する別の不利点は
、消去に使われる高い電圧を発生させるための電荷ポン
プ動作回路を設計するのが可能でないということである
。典型的に、サブストレートに流れる正孔電流は最高点
でセルあたり０．１マイクロアンプのオーダにある。た
とえば２５６に密度レベルのメモリチップでは、チップ
消去は２５ミリアンプぐらい高いザブストレート電流を
発生させることができ、これは従来の電荷ポンプによっ
て取扱うことはできない。消去の間に生じるサブストレ
ート電流の過度の量は将来５ボルトシステムにうま〈実
施されるフラッシュメモリの実現を防ぐことになる。
、消去に使われる高い電圧を発生させるための電荷ポン
プ動作回路を設計するのが可能でないということである
。典型的に、サブストレートに流れる正孔電流は最高点
でセルあたり０．１マイクロアンプのオーダにある。た
とえば２５６に密度レベルのメモリチップでは、チップ
消去は２５ミリアンプぐらい高いザブストレート電流を
発生させることができ、これは従来の電荷ポンプによっ
て取扱うことはできない。消去の間に生じるサブストレ
ート電流の過度の量は将来５ボルトシステムにうま〈実
施されるフラッシュメモリの実現を防ぐことになる。
ｎ＋衣表面らサブストレートに流れる正孔は、ｎ＋ ｐ
表面接合デイブレーション領域を渡るときに電界からエ
ネルギを得ることができる。正孔のいくつかは前に説明
したように酸化物に注入できるように十分熱くなる。
表面接合デイブレーション領域を渡るときに電界からエ
ネルギを得ることができる。正孔のいくつかは前に説明
したように酸化物に注入できるように十分熱くなる。
熱い正孔の発生の問題は、消去の間トンネル酸化物にト
ラップされる正孔は電子トンネル動作のバリアを減じる
影響があり、したがって低いレベルの漏洩を増加させる
。低いレベルの酸化物漏洩は、同じワード線の消去され
たセルが同じワード線の他のセルのプログラミングの間
に部分的にプログラミングされるのを引き起こすことが
あり、これはゲート（またはワード線）妨害と呼ばれる
問題である。
ラップされる正孔は電子トンネル動作のバリアを減じる
影響があり、したがって低いレベルの漏洩を増加させる
。低いレベルの酸化物漏洩は、同じワード線の消去され
たセルが同じワード線の他のセルのプログラミングの間
に部分的にプログラミングされるのを引き起こすことが
あり、これはゲート（またはワード線）妨害と呼ばれる
問題である。
発明の要約
したがって、本発明の目的はフラッシュＥＰＲＯＭセル
で使用する改良されたフローティングゲートトランジス
タを提供することである。
で使用する改良されたフローティングゲートトランジス
タを提供することである。
本発明のさらなる目的は自己制限消去特性を有するフラ
ッシュＥＰＲＯＭセルを提供することである。
ッシュＥＰＲＯＭセルを提供することである。
本発明の別の目的はビット線妨害またはゲート妨害にさ
らされないフラッシュＥＰＲＯＭセルを提供することで
ある。
らされないフラッシュＥＰＲＯＭセルを提供することで
ある。
本発明の別の目的はサブストレートおよびフローティン
グゲートの間に設けられた多重厚さの誘電体を有するフ
ラッシュＥＰＲＯＭセルを提１共することであり、多重
１ｖさ誘電体はソースを重畳するトンネル動作誘電体部
分とドレインを重畳するゲート酸化物部分を有する。
グゲートの間に設けられた多重厚さの誘電体を有するフ
ラッシュＥＰＲＯＭセルを提１共することであり、多重
１ｖさ誘電体はソースを重畳するトンネル動作誘電体部
分とドレインを重畳するゲート酸化物部分を有する。
本発明の別の目的は半絶縁フローティングゲートを有す
るフラッシュＥＰＲＯＭセルを提供することである。半
絶縁ゲートは低い濃度の組込バックグラウンド電子を有
するので、注入された電子すべてが実質的にフローティ
ングゲートからトンネル動作出しされると消去は止まり
、組込バックグラウンド電子を除去することなくセルを
そのプログラムされていない状態に戻す。したがって、
消去動作はフローティングゲートに正の電荷を作らず、
エンハンスメントモード素子は消去動作によってデイプ
リージョンモード素子に変換されない。
るフラッシュＥＰＲＯＭセルを提供することである。半
絶縁ゲートは低い濃度の組込バックグラウンド電子を有
するので、注入された電子すべてが実質的にフローティ
ングゲートからトンネル動作出しされると消去は止まり
、組込バックグラウンド電子を除去することなくセルを
そのプログラムされていない状態に戻す。したがって、
消去動作はフローティングゲートに正の電荷を作らず、
エンハンスメントモード素子は消去動作によってデイプ
リージョンモード素子に変換されない。
本発明に従った１トランジスタフラッシュＥＰＲＯＭセ
ルはサブストレート、サブストレートに設けられるドレ
イン領域、サブストレートに設けられてチャンネルを間
に規定するためにドレイン領域から間隔があけられたソ
ース領域、ソース領域の部分を重畳するトンネル動作誘
電体、チャネルおよびドレイン領域の一部を重畳するゲ
ート酸化物、誘電体層に設けられる半絶縁フローティン
グゲート、７０−ティングゲートに設けられる中間ゲー
ト誘電体、および中間ゲート誘電体に設けられる制御ゲ
ートを含む。フローティングゲートは１０００Åより小
さい厚さを有し、ＥＰＲＯＭセルのプログラミングの間
マイクロ秒以下の緩和時間で注入電子を再分布すること
を５１能にするだけの十分なドーピングレベルを存する
。フローティングゲートの現実ドーピングレベルは５×
１×１０１７ ｃｍ−３より小さい。さらに、ソース領
域は第１のソース領域および第１のソース領域に設けら
れる第２のソース領域を含む二重拡散ソースであっても
よく、第２のソース領域は第１のソース領域よりも大き
いドーピングレベルを有する。
ルはサブストレート、サブストレートに設けられるドレ
イン領域、サブストレートに設けられてチャンネルを間
に規定するためにドレイン領域から間隔があけられたソ
ース領域、ソース領域の部分を重畳するトンネル動作誘
電体、チャネルおよびドレイン領域の一部を重畳するゲ
ート酸化物、誘電体層に設けられる半絶縁フローティン
グゲート、７０−ティングゲートに設けられる中間ゲー
ト誘電体、および中間ゲート誘電体に設けられる制御ゲ
ートを含む。フローティングゲートは１０００Åより小
さい厚さを有し、ＥＰＲＯＭセルのプログラミングの間
マイクロ秒以下の緩和時間で注入電子を再分布すること
を５１能にするだけの十分なドーピングレベルを存する
。フローティングゲートの現実ドーピングレベルは５×
１×１０１７ ｃｍ−３より小さい。さらに、ソース領
域は第１のソース領域および第１のソース領域に設けら
れる第２のソース領域を含む二重拡散ソースであっても
よく、第２のソース領域は第１のソース領域よりも大き
いドーピングレベルを有する。
本発明に従ったフラッシュＥＰＲＯＭの第１の実施例に
おいて、トンネル動作酸化物は第１および第２のソース
領域の部分の位置に対応するサブストレート部分および
チャネル領域の部分の上に設けられる。
おいて、トンネル動作酸化物は第１および第２のソース
領域の部分の位置に対応するサブストレート部分および
チャネル領域の部分の上に設けられる。
本発明に従ったフラッシュＥＰＲＯＭセルの第２および
第３の実施例では、トンネル動作誘電体は第１のソース
領域の第１の部分および第２のソース領域の部分に対応
するサブストレートの部分の上に設けられ、ゲート酸化
物は全体のチャネル領域および第１のソース領域の第２
の部分に対応するサブストレートの部分の上に設けられ
る。
第３の実施例では、トンネル動作誘電体は第１のソース
領域の第１の部分および第２のソース領域の部分に対応
するサブストレートの部分の上に設けられ、ゲート酸化
物は全体のチャネル領域および第１のソース領域の第２
の部分に対応するサブストレートの部分の上に設けられ
る。
好ましい実施例の説明
本発明に従った改良されたフローティングゲートトラン
ジスタの第１、第２および第３の実施例に対応するフラ
ッシュＥＰＲＯＭセル９０．９２および９４はそれぞれ
第３図、第４図および第５図を参照して説明される。本
発明の改良されたフローティングゲートトランジスタは
フラッシュＥＰＲＯＭセルの内容において説明される。
ジスタの第１、第２および第３の実施例に対応するフラ
ッシュＥＰＲＯＭセル９０．９２および９４はそれぞれ
第３図、第４図および第５図を参照して説明される。本
発明の改良されたフローティングゲートトランジスタは
フラッシュＥＰＲＯＭセルの内容において説明される。
このようなフラッシュＥ Ｐ ＲＯｋｌセルはｌｌ−の
トランジスタによって形成されることができる。本発明
の改良されたフローティングゲートトランジスタは他の
応用においてもＨ用であることは理解される。
トランジスタによって形成されることができる。本発明
の改良されたフローティングゲートトランジスタは他の
応用においてもＨ用であることは理解される。
たとえば、本発明のフローティングゲートトランジスタ
はＥＥＰＲＯＭＥＰＲＯＭセルために選択トランジスタ
と使用することができる。他の応用はＥ２ ＰＡＬおよ
びその他のプログラムｉｌ能論理素子を含む。
はＥＥＰＲＯＭＥＰＲＯＭセルために選択トランジスタ
と使用することができる。他の応用はＥ２ ＰＡＬおよ
びその他のプログラムｉｌ能論理素子を含む。
第３図で示されるように、本発明に従った１トランジス
タフラッシュＥＰＲＯＭセル９０はソース１０２および
ドレイン１０４領域がそこで設けられているサブストレ
ート１００を含む。ソース１０２とドレイン１０４はそ
の間にチャネル１０５を規定するために離れて間隔があ
けられている。
タフラッシュＥＰＲＯＭセル９０はソース１０２および
ドレイン１０４領域がそこで設けられているサブストレ
ート１００を含む。ソース１０２とドレイン１０４はそ
の間にチャネル１０５を規定するために離れて間隔があ
けられている。
サブストレート１００は普通ｐ型半導体であり、ソース
１０２およびドレイン１０４はｎ型領域であるが、ここ
で説明されているものと反対の導電性の型を有する１ト
ランジスタフラッシュＥＰＲＯＭセルを作ることは可能
であり、またはここで説明される素子をｎ型サブストレ
ートに設けられるｐウェルに作ることができる。したが
って、本発明の好ましい実施例の説明はこの発明を特定
の導電性の型に制限することは意図されていない。
１０２およびドレイン１０４はｎ型領域であるが、ここ
で説明されているものと反対の導電性の型を有する１ト
ランジスタフラッシュＥＰＲＯＭセルを作ることは可能
であり、またはここで説明される素子をｎ型サブストレ
ートに設けられるｐウェルに作ることができる。したが
って、本発明の好ましい実施例の説明はこの発明を特定
の導電性の型に制限することは意図されていない。
ソース１０２は二重拡散構造を有し、第１のｎ−型ソー
ス領域１０６および第１のソース領域１０６に設けられ
る第２のｎ＋型ソース領域１０８を含む。ドレイン領域
１０４はｎ＋型導電型を有する。ｎ−ソース１０６のド
ーピングレベルは約１×１０１７ ｃｍ−”であり、ｎ
＋ソース１０８とｎ＋ドレイン１０４のドーピングレベ
ルは約３×１０２° ｃｍ””である。
ス領域１０６および第１のソース領域１０６に設けられ
る第２のｎ＋型ソース領域１０８を含む。ドレイン領域
１０４はｎ＋型導電型を有する。ｎ−ソース１０６のド
ーピングレベルは約１×１０１７ ｃｍ−”であり、ｎ
＋ソース１０８とｎ＋ドレイン１０４のドーピングレベ
ルは約３×１０２° ｃｍ””である。
サブストレート１００の表面の上に設けられる多重厚さ
誘電体層１１０は、トンネル動作誘電体領域１１１およ
びゲート酸化物領域１１２を含む。
誘電体層１１０は、トンネル動作誘電体領域１１１およ
びゲート酸化物領域１１２を含む。
ここで使われる「多重厚さ」は誘電体の少なくとも２つ
の部分が異なる物理的また（よ有効厚さを有する特徴を
指す。６効厚さは物理的厚さ以外の要因、たとえば誘電
体材料の種類、誘電体を横切って与えられる電界、およ
び／または誘電体のトンネル動作特性を変えるソースま
たはドレインの故意のデイブレーションのような何らか
の影響による誘電体のトンネル動作特性における変化を
指す。
の部分が異なる物理的また（よ有効厚さを有する特徴を
指す。６効厚さは物理的厚さ以外の要因、たとえば誘電
体材料の種類、誘電体を横切って与えられる電界、およ
び／または誘電体のトンネル動作特性を変えるソースま
たはドレインの故意のデイブレーションのような何らか
の影響による誘電体のトンネル動作特性における変化を
指す。
こうして、トンネル動作誘電体１１１およびゲート酸化
物１１２は異なる厚さ、または同じ厚さを有する異なる
材料によって形成されるかもしれない。代替的に、多重
厚さ誘電体１１０は同じ厚さの同じ材料を有するが異な
る有効厚さの２つの部分から形成されるかもしれない。
物１１２は異なる厚さ、または同じ厚さを有する異なる
材料によって形成されるかもしれない。代替的に、多重
厚さ誘電体１１０は同じ厚さの同じ材料を有するが異な
る有効厚さの２つの部分から形成されるかもしれない。
多重厚さ誘電体１］０は、トンネル動作誘電体とゲート
酸化物の機能の間に均衡を与えるために酸化物層のｔｑ
さに対する妥協への必要をなくすことを含め、いくつか
の役割を果たす。素子のソース側に設けられるトンネル
動作誘電体１１１は消去動作の間トンネル動作が起こる
ことを可能にし、素子のドレイン側に設けられるゲート
酸化物１１２はプログラミングの間のトン、ネル動作を
防いで、従来のフラッシュＥＰＲＯＭに関連するビット
線妨害問題をなくすまたは減じる。トンネル動作誘電体
１１１は１５０Å以下の厚さであり、好ましい厚さは８
０から１１０人の範囲にある。ゲート酸化物１１２は約
２００Ａよりも大きい厚さを有する。
酸化物の機能の間に均衡を与えるために酸化物層のｔｑ
さに対する妥協への必要をなくすことを含め、いくつか
の役割を果たす。素子のソース側に設けられるトンネル
動作誘電体１１１は消去動作の間トンネル動作が起こる
ことを可能にし、素子のドレイン側に設けられるゲート
酸化物１１２はプログラミングの間のトン、ネル動作を
防いで、従来のフラッシュＥＰＲＯＭに関連するビット
線妨害問題をなくすまたは減じる。トンネル動作誘電体
１１１は１５０Å以下の厚さであり、好ましい厚さは８
０から１１０人の範囲にある。ゲート酸化物１１２は約
２００Ａよりも大きい厚さを有する。
厚いゲート酸化物１］２の付加的利点は、ドレイン接合
ブレイクダウン電圧が増加されて生成される熱い正孔は
非常に少ないということである。
ブレイクダウン電圧が増加されて生成される熱い正孔は
非常に少ないということである。
熱い正孔の生成を防ぐことは、セルがプログラムされる
間同じビット線の選択されていないセルにおける電荷の
損失をなくすことに役立つ。ソース１０２はプログラミ
ングの間接地電位にあるので、トンネル動作はプログラ
ミングの間フローティングゲート１１４からソース１０
２に起こらない。
間同じビット線の選択されていないセルにおける電荷の
損失をなくすことに役立つ。ソース１０２はプログラミ
ングの間接地電位にあるので、トンネル動作はプログラ
ミングの間フローティングゲート１１４からソース１０
２に起こらない。
他方、薄いトンネル動作誘電体１１１は、消去の間セル
のソース側でのトンネル動作を容易にするために望まし
い。
のソース側でのトンネル動作を容易にするために望まし
い。
フローティングゲート１１４は多重厚さ誘電体１１０の
上に設けられる。フローティングゲート１１４は半絶縁
材料たとえば非常に少ない組込バックグラウンド自由電
子を有するわずかにドープされたポリシリコンで形成さ
れる。特に、プログラムされていない状態のバックグラ
ウンド電子濃度はプログラムされた状態の注入された電
子濃度よりもはるかに小さい。フローティングゲート１
１４は半絶縁材料であるので、いわゆる容量性結合効果
は存在しないまたは非常に小さい。したがって、フロー
ティングゲート１１４は誘電体１１０の部分として考え
ることができるが、フローティングゲート１１４は注入
された電子が１マイクロ秒以下の緩和時間で再分糸でき
るように十分導通である。フローティングゲート１１４
の半絶縁特徴は、たとえば約５Ｘ１×１０１７ ｃｍ−
”の現実ドーピングレベルを何するポリシリコンでフロ
ーティングゲート１１４を形成することによって与えら
れる。「現実ドーピングレベル」のことばはフローティ
ングゲート１１４の材料に導入、たとえば注入されたド
ナードーパント濃度を指す。ポリシリコンの多結晶特性
は導入された多くのドーパントの活性化を防ぎ、一般に
、注入されたドーパントのたった１パーセント（１％）
だけが活性化され、注入ドーパントの活性化は普通焼鈍
によって達成される。ポリシリコンフローティングゲー
ト１１４の望ましい活性化キャリア濃度は約１×１０１
７ ｃｍ−” である。
上に設けられる。フローティングゲート１１４は半絶縁
材料たとえば非常に少ない組込バックグラウンド自由電
子を有するわずかにドープされたポリシリコンで形成さ
れる。特に、プログラムされていない状態のバックグラ
ウンド電子濃度はプログラムされた状態の注入された電
子濃度よりもはるかに小さい。フローティングゲート１
１４は半絶縁材料であるので、いわゆる容量性結合効果
は存在しないまたは非常に小さい。したがって、フロー
ティングゲート１１４は誘電体１１０の部分として考え
ることができるが、フローティングゲート１１４は注入
された電子が１マイクロ秒以下の緩和時間で再分糸でき
るように十分導通である。フローティングゲート１１４
の半絶縁特徴は、たとえば約５Ｘ１×１０１７ ｃｍ−
”の現実ドーピングレベルを何するポリシリコンでフロ
ーティングゲート１１４を形成することによって与えら
れる。「現実ドーピングレベル」のことばはフローティ
ングゲート１１４の材料に導入、たとえば注入されたド
ナードーパント濃度を指す。ポリシリコンの多結晶特性
は導入された多くのドーパントの活性化を防ぎ、一般に
、注入されたドーパントのたった１パーセント（１％）
だけが活性化され、注入ドーパントの活性化は普通焼鈍
によって達成される。ポリシリコンフローティングゲー
ト１１４の望ましい活性化キャリア濃度は約１×１０１
７ ｃｍ−” である。
ポリシリコンフィルム（または層）の抵抗率は、フィル
ムの生成技術およびポリシリコンフィルムがさらされる
温度サイクルの関数である。フィルムの抵抗率はポリシ
リコンフィルムの組込電子の数およびその移動度によっ
て決定される。こうして、ここで述べられる現実ドーピ
ングレベルは前述の製作技術およびそれと等価のものに
関する。
ムの生成技術およびポリシリコンフィルムがさらされる
温度サイクルの関数である。フィルムの抵抗率はポリシ
リコンフィルムの組込電子の数およびその移動度によっ
て決定される。こうして、ここで述べられる現実ドーピ
ングレベルは前述の製作技術およびそれと等価のものに
関する。
代替の生成技術が採用されるのなら、現実ドーピングレ
ベルは１×１０１７ ｃｍ−’より小さい活性化キャリ
ア濃度を与えるために変化させられるべきである。
ベルは１×１０１７ ｃｍ−’より小さい活性化キャリ
ア濃度を与えるために変化させられるべきである。
中間ゲート誘電体１１６はフローティングゲ−ト１１４
と制御ゲート１１８を分離し、フローティングゲート１
１４、中間ゲート誘電体１１６および制御ゲート１１８
がゲート構造１１９を形成する。
と制御ゲート１１８を分離し、フローティングゲート１
１４、中間ゲート誘電体１１６および制御ゲート１１８
がゲート構造１１９を形成する。
半絶縁フローティングゲート１１４の紘合効果は非常に
弱く、フローティングゲート１１４は本質的にセル９０
がプログラムされる前に絶縁体として作用する。したが
ってフローティングゲート１１４はチャネルのコンダク
タンスが制御ゲート１１８に与えられた電圧によって制
御されるように比較的薄くなければならない。本発明で
は、フローティングゲート１１４は厚さにおいて約１０
００人よりも小さい。
弱く、フローティングゲート１１４は本質的にセル９０
がプログラムされる前に絶縁体として作用する。したが
ってフローティングゲート１１４はチャネルのコンダク
タンスが制御ゲート１１８に与えられた電圧によって制
御されるように比較的薄くなければならない。本発明で
は、フローティングゲート１１４は厚さにおいて約１０
００人よりも小さい。
半絶縁フローティングゲート１１４のさらなる利点は、
セルがプログラムされる間同じワード線の選択されてい
ない（または消去された）セルの電界が、ゲート酸化物
１１２の有効厚さの増加のために同じワード線の他のセ
ルのプログラミングの間減じられることである。他方、
コア利得が下げられるということで半絶縁フローティン
グゲート１１４を使用することに関連して小さな不利益
があり、特にセル９０の読取りの間チャネル電流に減少
がある。チャネル電流のこの減少はトランジスタの幅を
増加させることによって克服することができる。したが
って、本発明に従ったフラッシュＥＰＲＯＭセルの面積
は、第１図で示される従来のフラッシュＥＰＲＯＭセル
の面積よりも約２５％大きく、また第２図で示される従
来のフラッシュＥＰＲＯＭセルの面積とほぼ等しい。
セルがプログラムされる間同じワード線の選択されてい
ない（または消去された）セルの電界が、ゲート酸化物
１１２の有効厚さの増加のために同じワード線の他のセ
ルのプログラミングの間減じられることである。他方、
コア利得が下げられるということで半絶縁フローティン
グゲート１１４を使用することに関連して小さな不利益
があり、特にセル９０の読取りの間チャネル電流に減少
がある。チャネル電流のこの減少はトランジスタの幅を
増加させることによって克服することができる。したが
って、本発明に従ったフラッシュＥＰＲＯＭセルの面積
は、第１図で示される従来のフラッシュＥＰＲＯＭセル
の面積よりも約２５％大きく、また第２図で示される従
来のフラッシュＥＰＲＯＭセルの面積とほぼ等しい。
本発明の第１の実施例のフラッシュＥ Ｐ ＲＯＭセル
９０は次の態様で製作される。まず、フィールド酸化物
領域１２０がサブストレート１００に形成されて、複数
のフラッシュＥＰＲＯＭセルが単一のサブストレートに
形成される領域を分ける。
９０は次の態様で製作される。まず、フィールド酸化物
領域１２０がサブストレート１００に形成されて、複数
のフラッシュＥＰＲＯＭセルが単一のサブストレートに
形成される領域を分ける。
酸化物層がサブストレート１００の表面の上に成長させ
られ、ゲート酸化物１１０になるべき酸化物層の部分は
マスクされる。酸化物層の残りの部分は除去され、トン
ネル動作誘電体１１１が成長させられる。ゲートＬＸＳ
造１１９はフローティングゲート１１４、中間ゲート誘
電体１１６（普通シリコン酸化物またはシリコン酸化物
と窒化物の組合わせである）および制御ゲートＬ１８を
含め、誘電体層１１０の上に形成される。従来の製造技
術に従って、ゲート構造１１９の種々の素子は連続層と
して形成されそして最終の構造を得るためにエッチされ
る。
られ、ゲート酸化物１１０になるべき酸化物層の部分は
マスクされる。酸化物層の残りの部分は除去され、トン
ネル動作誘電体１１１が成長させられる。ゲートＬＸＳ
造１１９はフローティングゲート１１４、中間ゲート誘
電体１１６（普通シリコン酸化物またはシリコン酸化物
と窒化物の組合わせである）および制御ゲートＬ１８を
含め、誘電体層１１０の上に形成される。従来の製造技
術に従って、ゲート構造１１９の種々の素子は連続層と
して形成されそして最終の構造を得るためにエッチされ
る。
ゲート構造１１９が形成されると、わずかな添加量のｎ
型ドーパント、たとえばリンイオンが５Ｏ−７５ＫｅＶ
の範囲のエネルギで注入して、注入されたイオンを熱サ
イクルで追いやることによってｎ″ソース１０６形成さ
れる。次にｎ＋ドレイン１０４およびｎ＋ソース１０８
は５０−７０ Ｋ ｅ Ｖの範囲のエネルギで熱的に追
いやられて注入される。ゲート構造１１９はソース１０
２とドレイン１０４の注入の前に形成されるので、ソー
ス１０２とドレイン１０４はゲート構造１１９と自己整
合する。
型ドーパント、たとえばリンイオンが５Ｏ−７５ＫｅＶ
の範囲のエネルギで注入して、注入されたイオンを熱サ
イクルで追いやることによってｎ″ソース１０６形成さ
れる。次にｎ＋ドレイン１０４およびｎ＋ソース１０８
は５０−７０ Ｋ ｅ Ｖの範囲のエネルギで熱的に追
いやられて注入される。ゲート構造１１９はソース１０
２とドレイン１０４の注入の前に形成されるので、ソー
ス１０２とドレイン１０４はゲート構造１１９と自己整
合する。
第４図を参照すると、本発明の第２の実施例に従ったフ
ラッシュＥＰＲＯＭセルは、フィールド酸化物領域１２
０によって分離されるサブストレート１００の部分に形
成される。ｒ１＋ ドレイン領域１０４と二重拡散ソー
ス１２２はそのサブストレートに設けられ、ソース１２
２とドレイン１０４はその間にチャネル１２３を規定す
る。ソース１２２は第１のｎ−ソース領域１２４および
第２のｎ＋ソース領域１２６を含む。ｎ−ソース１２４
のドーピングレベルは約１×１０１７ ａｍであり、ｎ
＋ソース１２６とｎ＋ドレイン１０４のドーピングレベ
ルは約３Ｘ１０２’ ｃｍ−”である。
ラッシュＥＰＲＯＭセルは、フィールド酸化物領域１２
０によって分離されるサブストレート１００の部分に形
成される。ｒ１＋ ドレイン領域１０４と二重拡散ソー
ス１２２はそのサブストレートに設けられ、ソース１２
２とドレイン１０４はその間にチャネル１２３を規定す
る。ソース１２２は第１のｎ−ソース領域１２４および
第２のｎ＋ソース領域１２６を含む。ｎ−ソース１２４
のドーピングレベルは約１×１０１７ ａｍであり、ｎ
＋ソース１２６とｎ＋ドレイン１０４のドーピングレベ
ルは約３Ｘ１０２’ ｃｍ−”である。
第２の実施例のソース１２２は、ｎ−ソース１２４はゲ
ート構造１２７と自己整合せずかつゲート構造１２７の
下をさらに延在するということで、第１の実施例のソー
ス１０２と異なる。しかし第２のソース領域１２６はゲ
ート構造１２７と自己整合する。
ート構造１２７と自己整合せずかつゲート構造１２７の
下をさらに延在するということで、第１の実施例のソー
ス１０２と異なる。しかし第２のソース領域１２６はゲ
ート構造１２７と自己整合する。
トンネル動作誘電体１３０とゲート酸化物１３２を含む
多重厚さ誘電体１２８はサブストレート１００の表面の
上に設けられる。この発明の第２の実施例では、ゲート
酸化物１３２はドレイン１０４、チャネル１２３および
ｎ−ソース１２４の第１の部分１２４ａに重畳するサブ
ストレート１００の部分の上に形成される。トンネル動
作誘電体１３０は、ローソース１２４の第２の部分１２
４ｂとｎ＋ソース１２６の部分と対応するサブストレー
ト１００の表面の部分の上に形成される。
多重厚さ誘電体１２８はサブストレート１００の表面の
上に設けられる。この発明の第２の実施例では、ゲート
酸化物１３２はドレイン１０４、チャネル１２３および
ｎ−ソース１２４の第１の部分１２４ａに重畳するサブ
ストレート１００の部分の上に形成される。トンネル動
作誘電体１３０は、ローソース１２４の第２の部分１２
４ｂとｎ＋ソース１２６の部分と対応するサブストレー
ト１００の表面の部分の上に形成される。
第１の実施例のゲート構造１１９と類似する第２の実施
例のゲート構造１２７は、半絶縁フローティングゲート
１３４、中間ゲート誘電体１３６および制御ゲート１３
８を含む。半絶縁ゲート１３４は約１×１０１７ ｃｍ
−３より小さい活性化キャリア濃度を有し、また１ ０
００ Ａより小さい厚さを有する。
例のゲート構造１２７は、半絶縁フローティングゲート
１３４、中間ゲート誘電体１３６および制御ゲート１３
８を含む。半絶縁ゲート１３４は約１×１０１７ ｃｍ
−３より小さい活性化キャリア濃度を有し、また１ ０
００ Ａより小さい厚さを有する。
ゲート酸化物１３２およびｎ−ソース１２４の部分の重
畳は消去の間熱い正孔の生成を抑止し、正孔のサブスト
レート１００への流れに対してエネルギバリアを作成す
る。したがって、ゲート妨害問題は防止され、消去トン
ネル動作は連続正孔生成の防止および表面デイブレーシ
ョン層の崩壊によって容易となる。さらに、正孔の生成
が防止されるので、無視できる正孔の電流のみがサブス
トレートに流れる。
畳は消去の間熱い正孔の生成を抑止し、正孔のサブスト
レート１００への流れに対してエネルギバリアを作成す
る。したがって、ゲート妨害問題は防止され、消去トン
ネル動作は連続正孔生成の防止および表面デイブレーシ
ョン層の崩壊によって容易となる。さらに、正孔の生成
が防止されるので、無視できる正孔の電流のみがサブス
トレートに流れる。
本発明の第２の実施例に従ったフラッシュＥＰＲＯＭセ
ルの製作は次のステップを含む。まず、酸化物がサブス
トレート１００の表面の上に成長される。ゲート酸化物
１３２を含むトンネル動作領域の外の酸化物の部分は、
ｎ−’ソース１２４を形成するためにリンまたは砒素イ
オンの注入のためにマスクされる。注入に露出される酸
化物の部分はエツチングによって除去される。次にトン
ネル誘電体１３０はサブストレート１００の表面に成長
され、多重厚さ誘電体１２８の形成を完成させる。ゲー
ト構造１２７は多重厚さ誘電体１２８の上に形成され、
自己整合ｎ＋ドレイン１０４とｎ＋ソース１２６を注入
するためにマスクとして使われる。ドーピングレベルお
よび注入エネルギは、第１の実施例に従ったフラッシュ
ＥＰＲＯＭセルの製作で使われたものとほぼ同じである
。
ルの製作は次のステップを含む。まず、酸化物がサブス
トレート１００の表面の上に成長される。ゲート酸化物
１３２を含むトンネル動作領域の外の酸化物の部分は、
ｎ−’ソース１２４を形成するためにリンまたは砒素イ
オンの注入のためにマスクされる。注入に露出される酸
化物の部分はエツチングによって除去される。次にトン
ネル誘電体１３０はサブストレート１００の表面に成長
され、多重厚さ誘電体１２８の形成を完成させる。ゲー
ト構造１２７は多重厚さ誘電体１２８の上に形成され、
自己整合ｎ＋ドレイン１０４とｎ＋ソース１２６を注入
するためにマスクとして使われる。ドーピングレベルお
よび注入エネルギは、第１の実施例に従ったフラッシュ
ＥＰＲＯＭセルの製作で使われたものとほぼ同じである
。
第５図で示される本発明に従ったフラッシュＥＰＲＯＭ
セルの第３の実施例では、ｐ−型サブストレート１３９
が使われ、ドレイン領域１４０はサブストレート１３９
に注入されるｐ型領域を含む。さらに、ドレイン１４０
は第１のｎ−型ドレイン領域１４４とｎ−ドレイン１４
４に設けられる第２のｎ＋型ドレイン領域１４６を含む
二重拡散構造を有する。ソース領域１４８は第１のｎ型
領域１５０とｎ−型領域１５０に設けられる第２のｎ＋
型１５２を含む。ｎ〜ソース１５０のドーピングレベル
は約２Ｘ１×１０１７ ｃｍ−”であり、ｎ＋ソース１
５２のドーピングレベルは約３Ｘ１０２０ｃｍ−”であ
る、ｎ−ドレイン１４４のドーピングレベルは約２Ｘ１
×１０１７ ｃｍ−”であり、ｎ＋ドレイン１４６のド
ーピングレベルは約３×１０２１０２Ｏ”である。注入
エネルギは次のとおり：ｎ−ドレイン１４４．６０Ｋｅ
Ｖ ； ｎ＋ トレイン１４６．５０ＫｅＶ ； ｎ−
ソース１５０．６０ＫｅＶ ； ｎ＋ソース１５２．５
０ＫｅＶ。
セルの第３の実施例では、ｐ−型サブストレート１３９
が使われ、ドレイン領域１４０はサブストレート１３９
に注入されるｐ型領域を含む。さらに、ドレイン１４０
は第１のｎ−型ドレイン領域１４４とｎ−ドレイン１４
４に設けられる第２のｎ＋型ドレイン領域１４６を含む
二重拡散構造を有する。ソース領域１４８は第１のｎ型
領域１５０とｎ−型領域１５０に設けられる第２のｎ＋
型１５２を含む。ｎ〜ソース１５０のドーピングレベル
は約２Ｘ１×１０１７ ｃｍ−”であり、ｎ＋ソース１
５２のドーピングレベルは約３Ｘ１０２０ｃｍ−”であ
る、ｎ−ドレイン１４４のドーピングレベルは約２Ｘ１
×１０１７ ｃｍ−”であり、ｎ＋ドレイン１４６のド
ーピングレベルは約３×１０２１０２Ｏ”である。注入
エネルギは次のとおり：ｎ−ドレイン１４４．６０Ｋｅ
Ｖ ； ｎ＋ トレイン１４６．５０ＫｅＶ ； ｎ−
ソース１５０．６０ＫｅＶ ； ｎ＋ソース１５２．５
０ＫｅＶ。
ゲート酸化物１５８およびトンネル動作誘電体１５６を
含む多重厚さ誘電体１５４はサブストレート１３９の表
面の上に設けられる。誘電体１５４の上に設けられるゲ
ート構造１５９は第１および第２の実施例のものと類似
しており、半絶縁フローティングゲート１６０、中間ゲ
ート誘電体１６２および制御ゲート１６４を含む。多重
厚さ誘電体１５４の属性およびゲート構造１５９のエレ
メントはフローティングゲート１６０を含め、第１およ
び第２の実施例の対応するエレメントと類似する。
含む多重厚さ誘電体１５４はサブストレート１３９の表
面の上に設けられる。誘電体１５４の上に設けられるゲ
ート構造１５９は第１および第２の実施例のものと類似
しており、半絶縁フローティングゲート１６０、中間ゲ
ート誘電体１６２および制御ゲート１６４を含む。多重
厚さ誘電体１５４の属性およびゲート構造１５９のエレ
メントはフローティングゲート１６０を含め、第１およ
び第２の実施例の対応するエレメントと類似する。
第２の実施例において、ドレイン１０４と第１のソース
領域１２４の間に形成されるチャネル領域〕２３は、ｎ
−ソース１２４がゲート構造１２７の形成前に注入され
るので自己整合していない。
領域１２４の間に形成されるチャネル領域〕２３は、ｎ
−ソース１２４がゲート構造１２７の形成前に注入され
るので自己整合していない。
自己整合エレメントを与えるには、本発明の第３の実施
例に従ったフラッシュＥＰＲＯＭセルの製作の方法は次
のとおりである。まず、サブストレートがマスクされて
ｐ型領域１４２が注入される。
例に従ったフラッシュＥＰＲＯＭセルの製作の方法は次
のとおりである。まず、サブストレートがマスクされて
ｐ型領域１４２が注入される。
次にサブストレートか１１度マスクされてｎ−型Ｗｉ域
１４４と１５０が注入される。次に酸化物層がサブスト
レート１３９に成長させられ、ゲート酸化物１５８が残
るように酸化物層はマスクおよびエッチされる。トンネ
ル動作誘電体１５６は次にサブストレート１３９の表面
の上に成長され、多重厚さ誘電体１５４の形成を完成さ
せる。ゲート構造１５９は多重厚さ誘電体１５４に形成
され、当然ｎ＋ドレイン領域１４６およびｎ＋ソース領
域１５２が注入される。
１４４と１５０が注入される。次に酸化物層がサブスト
レート１３９に成長させられ、ゲート酸化物１５８が残
るように酸化物層はマスクおよびエッチされる。トンネ
ル動作誘電体１５６は次にサブストレート１３９の表面
の上に成長され、多重厚さ誘電体１５４の形成を完成さ
せる。ゲート構造１５９は多重厚さ誘電体１５４に形成
され、当然ｎ＋ドレイン領域１４６およびｎ＋ソース領
域１５２が注入される。
第６図はゲート酸化物の厚さおよびビット線妨害問題の
間の関係を示すグラフである。特に、第６図はＩ２７Ａ
、１６０Ａおよび２００人の厚さのゲート酸化物に対す
るフローティングゲートにストアされるｍ６１ （ＶＴ
）対時間における減少をボルトで示す。第６図からビ
ット線妨害問題はゲト酸化物の厚さに依（ｆし、２０Ｏ
Ａまたはそれ以上の厚さのゲート酸化物がビット線妨害
問題を防ぐために必要であることがわかる。
間の関係を示すグラフである。特に、第６図はＩ２７Ａ
、１６０Ａおよび２００人の厚さのゲート酸化物に対す
るフローティングゲートにストアされるｍ６１ （ＶＴ
）対時間における減少をボルトで示す。第６図からビ
ット線妨害問題はゲト酸化物の厚さに依（ｆし、２０Ｏ
Ａまたはそれ以上の厚さのゲート酸化物がビット線妨害
問題を防ぐために必要であることがわかる。
第７図は従来の素子と比較して、本発明に従ったフラッ
シュＥＰＲＯＭセルの自己制限消去特性を示す。第７図
ではＶＴは時間に対してプロットされる。Ｉ×１０２°
ａｍ−３より大きいフローティングゲート現実ドーピン
グレベルを有する索子は、フローティングゲートから負
の電荷の連続除去を示す。約６．２５８１×１０１７
ｃｍ−”のフローティングゲート現実のドーピングレベ
ルは０．５ボルトの電圧にフローティングゲートから負
の電荷の除去を制限する。５Ｘ１×１０１７ ｃｍ３の
予測される最適現実ドーピングレベルよりも大きい約１
．２５Ｘ１×１０１７ ｃｍ−’のフローティングゲー
ト現実ドーピングレベルは、消去の際フローティングゲ
ートからの電子電荷の除去を制限する望ましい効果を与
える。グラフではフローティングゲート電圧ＶＴは従来
の素子に対して０ボルトよりかなり下がり続けることを
示し、本発明に従って約２Ｘ１×１０１７ ｃｍ−’よ
り小さい現実ドーピングレベルを白゛するフラッシュＥ
ＰＲＯＭセルのフローティングゲート電圧ＶＴは自己制
限消去特性を与える。
シュＥＰＲＯＭセルの自己制限消去特性を示す。第７図
ではＶＴは時間に対してプロットされる。Ｉ×１０２°
ａｍ−３より大きいフローティングゲート現実ドーピン
グレベルを有する索子は、フローティングゲートから負
の電荷の連続除去を示す。約６．２５８１×１０１７
ｃｍ−”のフローティングゲート現実のドーピングレベ
ルは０．５ボルトの電圧にフローティングゲートから負
の電荷の除去を制限する。５Ｘ１×１０１７ ｃｍ３の
予測される最適現実ドーピングレベルよりも大きい約１
．２５Ｘ１×１０１７ ｃｍ−’のフローティングゲー
ト現実ドーピングレベルは、消去の際フローティングゲ
ートからの電子電荷の除去を制限する望ましい効果を与
える。グラフではフローティングゲート電圧ＶＴは従来
の素子に対して０ボルトよりかなり下がり続けることを
示し、本発明に従って約２Ｘ１×１０１７ ｃｍ−’よ
り小さい現実ドーピングレベルを白゛するフラッシュＥ
ＰＲＯＭセルのフローティングゲート電圧ＶＴは自己制
限消去特性を与える。
第８Ａ図ないし第８Ｃ図はいくつかの構造に対する正孔
電流（Ｉｓｕｂ）およびゲートまたはファウラー・ノル
ドハイム電流（ＩＧ）対ソース電圧（Ｖ、）を比較する
。第８Ａ図は二重拡散ソースなしの従来の構造に関し、
第８Ｂ図はここで示される第１の実施例（第３図）の構
造に関し、第８Ｃ図は本発明の第２および第３の実施例
（第４図および第５図）の構造に関する。第８Ａ図は正
孔電流は従来の構造において約３ボルト以上のＶ、の値
に＆、ｉして存在することを示す。本発明の第１の実施
例はＶ、が約５．５ボルトに達するまで正孔電流を示さ
ず、本発明の第２および第３の実施例は正孔電流を示さ
ない。特に、本発明の第２および第３の実施例に従った
構造では、ｌ５ＵｂはＩＧと等しい。
電流（Ｉｓｕｂ）およびゲートまたはファウラー・ノル
ドハイム電流（ＩＧ）対ソース電圧（Ｖ、）を比較する
。第８Ａ図は二重拡散ソースなしの従来の構造に関し、
第８Ｂ図はここで示される第１の実施例（第３図）の構
造に関し、第８Ｃ図は本発明の第２および第３の実施例
（第４図および第５図）の構造に関する。第８Ａ図は正
孔電流は従来の構造において約３ボルト以上のＶ、の値
に＆、ｉして存在することを示す。本発明の第１の実施
例はＶ、が約５．５ボルトに達するまで正孔電流を示さ
ず、本発明の第２および第３の実施例は正孔電流を示さ
ない。特に、本発明の第２および第３の実施例に従った
構造では、ｌ５ＵｂはＩＧと等しい。
第９Ａ図および第９Ｂ図は、しきい値電圧ｖｔ対時間を
プロットすることによって、ゲート妨害問題に対する本
発明のフラッシュＥＰＲＯＭセルの抵抗を示す。グラフ
はＶｔをプロットするが、Ｖｊはｔ−１０−”秒で０ボ
ルトであり、示される電圧は電圧における変化であると
仮定する。第９Ａ図はＶｔをｔ−１，０−３秒で０．
５ボルトとして示し、電圧における変化は０．５ボルト
をＶｔのすべての値から減算することによって計算する
ことができる。第１の実施例に従ったＥＰＲＯＭセルの
ゲート妨害特性は１０ボルト（十文字で示される）およ
び１１ボルト（Ｘ文字で示される）の消去電圧値に対し
て第９Ａ図で示される。第２および第３の実施例に従っ
たＥＰＲＯＭセルのゲート妨害特徴は、１０ボルト（十
文字で示される）および１１ボルト（Ｘ文字で示される
）の消去電圧値に対して第９Ｂ図で示される。高密度フ
ラッシュＥＰＲＯＭ （ＩＭｂ）の典型的な妨害時間は
１秒より小さい。１秒で、ｍＱＡ図はＶｉにおいて約１
ボルトの変化を示すが、第９Ｂ図はＶｊにおいて０．
１ボルトより小さい変化しか示さない。
プロットすることによって、ゲート妨害問題に対する本
発明のフラッシュＥＰＲＯＭセルの抵抗を示す。グラフ
はＶｔをプロットするが、Ｖｊはｔ−１０−”秒で０ボ
ルトであり、示される電圧は電圧における変化であると
仮定する。第９Ａ図はＶｔをｔ−１，０−３秒で０．
５ボルトとして示し、電圧における変化は０．５ボルト
をＶｔのすべての値から減算することによって計算する
ことができる。第１の実施例に従ったＥＰＲＯＭセルの
ゲート妨害特性は１０ボルト（十文字で示される）およ
び１１ボルト（Ｘ文字で示される）の消去電圧値に対し
て第９Ａ図で示される。第２および第３の実施例に従っ
たＥＰＲＯＭセルのゲート妨害特徴は、１０ボルト（十
文字で示される）および１１ボルト（Ｘ文字で示される
）の消去電圧値に対して第９Ｂ図で示される。高密度フ
ラッシュＥＰＲＯＭ （ＩＭｂ）の典型的な妨害時間は
１秒より小さい。１秒で、ｍＱＡ図はＶｉにおいて約１
ボルトの変化を示すが、第９Ｂ図はＶｊにおいて０．
１ボルトより小さい変化しか示さない。
フローティングゲートトランジスタおよびこのようなト
ランジスタと製作されるフラッシュＥＰＲＯＭセルの多
くの特徴および利点は当業者にとって明らかである。し
たがって、前述の特許請求の範囲で述べられる本発明の
範囲は本発明の要素および特徴のすべての等偽物を含む
。
ランジスタと製作されるフラッシュＥＰＲＯＭセルの多
くの特徴および利点は当業者にとって明らかである。し
たがって、前述の特許請求の範囲で述べられる本発明の
範囲は本発明の要素および特徴のすべての等偽物を含む
。
第１図は従来の１トランジスタフラッシュＥＰＲＯＭセ
ルの部分的断面図である。 第２図は別の従来の１トランジスタフラッシュＥＰＲＯ
Ｍセルの部分的断面図である。 第３図は本発明に従った１トランジスタフラッシュＥＰ
ＲＯＭセルの第１の実施例の部分的断面図である。 第４図は本発明に従った１トランジスタフラッシュＥＰ
ＲＯＭセルの第２の実施例の部分的断面図である。 第５図は本発明に従った１トランジスタフラッシュＥＰ
ＲＯＭセルの第３の実施例の部分的断面図である。 第６図はゲート酸化物厚さおよびビット線妨害問題の間
の関係を説明するためのグラフである。 第７図は本発明に従った１トランジスタフラッシュＥＰ
ＲＯＭセルの自己制限消去特性を説明するためのグラフ
である。 第８Ａ図ないし第８Ｃ図は本発明のフラッシュＥＰＲＯ
Ｍセルの正孔電流発生の防止を示すグラフである。 第９Ａ図および第９Ｂ図は本発明に従ったフラッシュＥ
ＰＲＯＭセルがゲート妨害問題に対して耐えることがで
きることを示すグラフである。 図において２０はｐ型サブストレート、２２はｎ＋ドレ
イン、２４は第１のｎ−ソース領域、２６は第２のｎ＋
ソース領域、２８はトンネル動作酸化物、３０はフロー
ティングゲート、３４は制御ゲート、４０はｐ型サブス
トレート、４２はｎｌ ドレイン、４４はｎ＋ソース、
４６はトンネル動作酸化物層、４８はフローティングゲ
ート、５２は制御ゲート、９０は第１の実施例のフラッ
シュＥＰＲＯＭセル、９２は第２の実施例のフラッシュ
ＥＰＲＯＭセル、９４は第３の実施例のフラッシュＥＰ
ＲＯＭセル、１００はサブストレート、１０２はソース
、１０４はドレイン、１０５はチャネル、１０６は第１
のｎ−ソース領域、１０８は第２のｎ＋ソース領域、１
１０は多重厚さ誘電体、１１１はトンネル動作誘電体領
域、１１２はゲート酸化物領域、１１４はフローティン
グゲート、１１６は中間ゲート誘電体、１１８は制御ゲ
ート、１１９はゲート構造、１２０はフィールド酸化物
領域、１２２は二重拡散ソ７ス、１２３はチャネル、１
２４は第１のｎ−ソース領域、１２４は第２のｎ＋ソー
ス領域、１２７はゲート構造、１２８は多重厚さ誘電体
、１３０はトンネル動作誘電体、１３２はゲート酸化物
、１３４は半絶縁フローティングゲート、１３６は中間
ゲート誘電体、１３８は制御ゲート、１３９はｐ−サブ
ストレート、１４０はドレイン領域、１４４は第１のｎ
−ドレイン領域、１４６は第２のｎ＋ ドレイン領域、
１４８はソース領域、１５８は第１のｎソース領域、１
５２は第２のｎ＋ソース領域、１５４は多重厚さ誘電体
、１５６はトンネル動作誘電体、１５８はゲート酸化物
、１５９はゲート構造、１６０は半絶縁フローティング
ゲート、１６２は中間ゲート誘電体、１６４は制御ゲー
トである。 以下余白
ルの部分的断面図である。 第２図は別の従来の１トランジスタフラッシュＥＰＲＯ
Ｍセルの部分的断面図である。 第３図は本発明に従った１トランジスタフラッシュＥＰ
ＲＯＭセルの第１の実施例の部分的断面図である。 第４図は本発明に従った１トランジスタフラッシュＥＰ
ＲＯＭセルの第２の実施例の部分的断面図である。 第５図は本発明に従った１トランジスタフラッシュＥＰ
ＲＯＭセルの第３の実施例の部分的断面図である。 第６図はゲート酸化物厚さおよびビット線妨害問題の間
の関係を説明するためのグラフである。 第７図は本発明に従った１トランジスタフラッシュＥＰ
ＲＯＭセルの自己制限消去特性を説明するためのグラフ
である。 第８Ａ図ないし第８Ｃ図は本発明のフラッシュＥＰＲＯ
Ｍセルの正孔電流発生の防止を示すグラフである。 第９Ａ図および第９Ｂ図は本発明に従ったフラッシュＥ
ＰＲＯＭセルがゲート妨害問題に対して耐えることがで
きることを示すグラフである。 図において２０はｐ型サブストレート、２２はｎ＋ドレ
イン、２４は第１のｎ−ソース領域、２６は第２のｎ＋
ソース領域、２８はトンネル動作酸化物、３０はフロー
ティングゲート、３４は制御ゲート、４０はｐ型サブス
トレート、４２はｎｌ ドレイン、４４はｎ＋ソース、
４６はトンネル動作酸化物層、４８はフローティングゲ
ート、５２は制御ゲート、９０は第１の実施例のフラッ
シュＥＰＲＯＭセル、９２は第２の実施例のフラッシュ
ＥＰＲＯＭセル、９４は第３の実施例のフラッシュＥＰ
ＲＯＭセル、１００はサブストレート、１０２はソース
、１０４はドレイン、１０５はチャネル、１０６は第１
のｎ−ソース領域、１０８は第２のｎ＋ソース領域、１
１０は多重厚さ誘電体、１１１はトンネル動作誘電体領
域、１１２はゲート酸化物領域、１１４はフローティン
グゲート、１１６は中間ゲート誘電体、１１８は制御ゲ
ート、１１９はゲート構造、１２０はフィールド酸化物
領域、１２２は二重拡散ソ７ス、１２３はチャネル、１
２４は第１のｎ−ソース領域、１２４は第２のｎ＋ソー
ス領域、１２７はゲート構造、１２８は多重厚さ誘電体
、１３０はトンネル動作誘電体、１３２はゲート酸化物
、１３４は半絶縁フローティングゲート、１３６は中間
ゲート誘電体、１３８は制御ゲート、１３９はｐ−サブ
ストレート、１４０はドレイン領域、１４４は第１のｎ
−ドレイン領域、１４６は第２のｎ＋ ドレイン領域、
１４８はソース領域、１５８は第１のｎソース領域、１
５２は第２のｎ＋ソース領域、１５４は多重厚さ誘電体
、１５６はトンネル動作誘電体、１５８はゲート酸化物
、１５９はゲート構造、１６０は半絶縁フローティング
ゲート、１６２は中間ゲート誘電体、１６４は制御ゲー
トである。 以下余白
Claims (23)
- （１）サブストレートに設けられる電気的プログラム可
能および消去可能の半導体素子であって、 サブストレートに設けられるドレイン領域と、サブスト
レートに設けられるソース領域とを含み、前記ソース領
域が前記ドレイン領域から間隔をあけられてその間にチ
ャネル領域を規定し、さらに プログラミングの間トンネル動作を制限し、消去の間ト
ンネル動作を可能にする誘電体手段と、前記誘電体に設
けられる半絶縁フローティングゲートと、 前記フローティングゲートに設けられる中間ゲート誘電
体と、 前記中間ゲート誘電体に設けられる制御ゲートとを含む
、半導体素子。 - （２）前記誘電体手段が、前記ソース領域の部分の位置
に対応するサブストレートの部分の上に設けられるトン
ネル動作誘電体と、前記チャネルの部分および前記ドレ
イン領域の部分の位置に対応するサブストレートの部分
の上に設けられるゲート酸化物とを含み、 前紀ソース領域が第１のわずかにドープされたソース領
域および前記第１のソース領域に設けられる多くドープ
された第２のソース領域を含み、前記トンネル動作誘電
体が前記第１のソース領域の部分および前記第２のソー
ス領域の部分の位置に対応するサブストレートの部分の
上に設けられる、請求項１に記載の半導体素子。 - （３）前記フローティングゲートが１０００Åより小さ
い厚さを有しかつ５×１０＾１＾８ｃｍ＾−＾３より小
さい現実ドーピングレベルを有する、請求項２に記載の
半導体素子。 - （４）前記フローティングゲートが１０００Åより小さ
い厚さを有しまた１×１０＾１＾７ｃｍ＾−＾３より小
さい活性化キャリア濃度を有する、請求項２に記載の半
導体素子。 - （５）前記トンネル動作誘電体が約１５０Åより小さい
厚さを有し、 前記ゲート酸化物は約２００Åより大きい厚さを有する
、請求項３に記載の半導体素子。 - （６）サブストレートの上に設けられる自己制限消去特
性を有するフラッシュＥＰＲＯＭセルであつて、 サブストレートに設けられるドレイン領域と、サブスト
レートに設けられてかつソースおよびドレイン領域の間
にチャネル領域を規定するために前記ドレイン領域から
間隔があけられるソース領域と、 セルのプログラミングの間トンネル動作を制限するため
に、またセルの消去の間トンネル動作を可能にするため
に、また正孔のサブストレートへの流れに対してエネル
ギバリアを与えるために、サブストレートに設けられる
多重厚さ誘電体手段と、 前記多重厚さ誘電体手段に設けられるフローティングゲ
ートとを含み、前記フローティングゲートがＥＰＲＯＭ
セルのプログラミングの間注入された電子が再分布され
るのを可能にするだけの十分なドーピングレベルを有し
、さらに 前記フローティングゲートに設けられる中間ゲート誘電
体手段と、 前記中間ゲート誘電体手段に設けられる制御ゲートとを
含む、フラッシュＥＰＲＯＭセル。 - （７）前記多重厚さ誘電体が、前記ソース領域の部分に
重畳するトンネル動作誘電体と、前記ドレイン領域の部
分およびチャネルの部分に重畳するゲート酸化物とを含
む、請求項６に記載のフラッシュＥＰＲＯＭセル。 - （８）前記ソース領域が第１のわずかにドープされた領
域および前記第１の領域に設けられる第２のより多くド
ープされた領域を含み、 前記トンネル動作誘電体が前記第１のわずかにドープさ
れたソース領域および前記第２のより多くドープされた
領域の部分に重畳する、請求項７に記載のフラッシュＥ
ＰＲＯＭセル。 - （９）前記フローティングゲートが１０００Åより小さ
い厚さを有しまた１×１０＾１＾７ｃｍ＾２より小さい
活性化キャリア濃度を有する、請求項８に記載のフラッ
シュＥＰＲＯＭセル。 - （１０）前記トンネル動作誘電体が約１５０Åより小さ
い厚さを有し、 前記ゲート酸化物は２００Åより大きい厚さを有する、
請求項９に記載のフラッシュＥＰＲＯＭセル。 - （１１）前記フローティングゲートは半絶縁ポリシリコ
ンを含む、請求項７に記載のフラッシュＥＰＲＯＭセル
。 - （１２）サブストレートに設けられる１トランジスタフ
ラッシュＥＰＲＯＭセルであって、サブストレートに設
けられるドレイン領域と、サブストレートに設けられる
第１のソース領域とを含み、前記第１のソース領域が前
記ドレイン領域から間隔をあけられてその間にチャネル
領域を規定し、さらに 前記第１のソース領域に設けられる第２のソース領域を
含み、前記第２のソース領域は前記第１のソース領域よ
りも大きいドーピングレベルを有し、さらに 前記第１のソース領域の第１の部分および前記第２のソ
ース領域の部分に対応するサブストレートの部分の上に
設けられるトンネル動作誘電体と、前記第１のソース領
域の第２の部分および前記ドレイン領域の部分に対応す
るサブストレートの部分に設けられるゲート酸化物と、 前記トンネル動作誘電体および前記ゲート酸化物の部分
の上に設けられるフローティングゲートとを含み、前記
フローティングゲートはＥＰＲＯＭセルのプログラミン
グの間注入された電子が再分布されるのを可能にするだ
けの十分なドーピングレベルを有し、さらに 前記フローティングゲートに設けられる中間ゲート酸化
物層と、 前記中間ゲート酸化物に設けられる制御ゲートとを含む
、１トランジスタフラッシュＥＰＲＯＭセル。 - （１３）前記ゲート酸化物が全体のチャネル領域に実質
的に対応するサブストレートの部分に設けられる、請求
項１２に記載のフラッシュＥＰＲＯＭセル。 - （１４）前記フローティングゲートが１０００Åより小
さい厚さを有し、また約１×１０＾１＾７ｃｍ＾−＾３
より小さい活性化キャリア濃度を有する、請求項１２に
記載の半導体素子。 - （１５）前記トンネル動作誘電体が約１５０Åより小さ
い厚さを有し、 前記ゲート酸化物が約２００Åより大きい厚さを有する
、請求項１４に記載の半導体素子。 - （１６）サブストレートに設けられる１トランジスタフ
ラッシュＥＰＲＯＭセルであって、サブストレートに設
けられる第１のドレイン領域と、 前記第１のドレイン領域に設けられる第２のドレイン領
域とを含み、前記第２のドレイン領域が前記第１のドレ
イン領域よりも大きいドーピングレベルを有し、さらに サブストレートに設けられる第１のソース領域を含み、
前記第１のソース領域が前記第１のドレイン領域と間隔
をあけられてその間にチャネル領域を規定し、さらに 前記第１の領域に設けられる第２のソース領域を含み、
前記第２のソース領域は前記第１のソース領域よりも大
きいドーピングレベルを有し、さらに サブストレートに設けられるトンネル動作誘電体を含み
、前記トンネル動作誘電体は前記第１のソース領域の第
１の部分および前記第２のソース領域の部分に重畳し、
さらに サブストレートに設けられるゲート酸化物を含み、前記
ゲート酸化物は前記第１のソース領域の第２の部分およ
び前記第１および第２のドレイン領域の部分に重畳し、
さらに 前記トンネル動作誘電体および前記ゲート酸化物に設け
られる半絶縁フローティングゲートと、前記フローティ
ングゲートに設けられる中間ゲート誘電体層と、 前記中間ゲート酸化物に設けられる制御ゲートとを含む
、１トランジスタフラッシュＥＰＲＯＭセル。 - （１７）前記ゲート酸化物は全体のチャネル領域と実質
的に対応するサブストレートの部分に設けられる、請求
項１６に記載のフラッシュＥＰＲＯＭセル。 - （１８）前記フローティングゲートが１０００Åより小
さい厚さを有し、また５×１０＾１＾８ｃｍ＾−＾３よ
り小さい現実ドーピングレベルを有する、請求項１６に
記載の半導体素子。 - （１９）前記フローティングゲートが１０００Åより小
さい厚さを有し、約１×１０＾１＾７ｃｍ＾−＾３より
小さい活性化キャリア濃度を有する、請求項１６に記載
の半導体素子。 - （２０）前記トンネル動作誘電体が約１５０Åより小さ
い厚さを有し、 前記ゲート酸化物が約２００Åより大きい厚さを有する
、請求項１８に記載の半導体素子。 - （２１）ｐ型サブストレートに設けられる１トランジス
タフラッシュＥＰＲＯＭセルであって、サブストレート
に設けられるｎ＾−型ドレイン領域と、 前記ｎ＾−型ドレイン領域に設けられるｎ＾＋型ドレイ
ン領域と、 サブストレートに設けられるｎ＾−型ソース領域とを含
み、前記ｎ＾−型ソース領域が前記ｎ＾−型ドレイン領
域と間隔があけられてその間にチャネル領域を規定し、
さらに 前記ｎ＾−型ソース領域に設けられるｎ＾＋型ソース領
域と、 前記ｎ＾−型ソース領域の第１の部分および前記ｎ＾＋
型ソース領域の部分に対応するサブストレートに設けら
れるトンネル動作酸化物とを含み、前記トンネル動作酸
化物が約１５０Åより小さい厚さを有し、さらに サブストレートの部分に設けられるゲート酸化物を含み
、前記ｎ＾−型ソース領域の第２の部分および前記ｎ＾
−型およびｎ＾＋型ドレイン領域の部分に対応し、前記
ゲート酸化物と前記ｎ＾−型ソースの重畳が正孔のサブ
ストレートへの流れに対してエネルギバリアを与え、前
記ゲート酸化物は約２００Åよりも大きい厚さを有し、
さらに 前記トンネル動作酸化物および前記ゲート酸化物に設け
られる半絶縁ポリシリコンフローティングゲートを含み
、前記フローティングゲートが１０００Åより小さい厚
さを有し、約１×１０＾１＾７ｃｍ＾−＾３、より小さ
い活性化キャリア濃度を有し、さらに 前記フローティングゲートに設けられる中間ゲート酸化
物層と、 前記中間ゲート酸化物に設けられる制御ゲートとを含む
、１トランジスタフラッシュＥＰＲＯＭセル。 - （２２）改良されたトランジスタであって、サブストレ
ートと、そのサブストレートに設けられるドレイン領域
と、そのサブストレートに設けられる第１のソース領域
とを含み、第１のソース領域はドレイン領域から間隔が
あけられてその間にチャネル領域を規定し、第１の領域
に設けられる第２のソース領域を含み、第２のソース領
域が第１のソース領域よりも大きいドーピングレベルを
有し、さらにそのサブストレートに設けられる誘電体層
と、誘電体層に設けられるフローティングゲートと、フ
ローティングゲートに設けられる中間ゲート酸化物層と
、中間ゲート酸化物に設けられる制御ゲートとを含み、 誘電体層が、 第１のソース領域の部分および第２のソース領域の部分
に重畳するトンネル動作酸化物と、ドレイン領域の部分
に重畳するゲート酸化物とを含み、 フローティングゲートが１０００Åよりも小さい厚さを
有しまた１×１０＾１＾７ｃｍ＾−＾３より小さい活性
化キャリア濃度を有することを特徴とする、改良された
トランジスタ。 - （２３）トンネル動作酸化物は第１のソース領域の第１
の部分に重畳し、またゲート酸化物は第１のソース領域
の第２の部分に重畳することを特徴とする、請求項２２
に記載の改良されたトランジスタ。
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