JPH0456283A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、電気的に書き込み消去可能なＥＥＰＲＯＭ（
Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ
　Ｐｒｏｇｒａｍａｂｌｅ　ＲＯＭ）に適した半導体記
憶装置およびその製造方法に関するものである。

従来の技術 従来、電気的書き込み消去が可能な不揮発性メモリ素子
の一つとして、書き込み消去ともにフォラー−ノルドハ
イム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）　　トンネリ
ング機構により行なうフローティングゲート型電界トラ
ンジスタからなる不揮発性メモリトランジスタがよく知
られている。このフローティングゲート型の不揮発性メ
モリトランジスタは、拡散層上の１００人程鹿の薄い絶
縁膜を介して電荷のトンネリングを行い、絶縁膜上のフ
ローティングゲート電極の電荷量を変化させることによ
り、トランジスタのしきい値電圧を変化させ、情報を記
憶させることを原理とするものである。こうしたフロー
ティングゲート型不揮発性メモリトランジスタをＥＥＰ
ＲＯＭに適用するためには、そのメモリトランジスタを
選択するための電界効果型トランジスタを同一基板内に
共存させる必要があり、通常第３図に示すような断面構
造が用いられている。すなわち、第３図に示すごとくＰ
型のンリコン基板１の中にＮ型拡散層２．３．４が形成
され、Ｎ型拡散層２，３および同３，４にまたがってゲ
ート絶縁膜となる比較的厚い酸化シリコン膜５，６が形
成されるとともに、酸化シリコン膜６の一部分のみを開
孔し、この開孔部にトンネリング媒体となりうる１００
人程鹿の薄い酸化シリコン膜７が形成され、酸化シリコ
ン膜６．７の上にフローティングゲート電極８が形成さ
れ、また酸化シリコン膜５上に選択ゲート電極９が形成
され、さらにフローティングゲート電極８上に酸化シリ
コン膜１０を介してコントロールゲート電極１１が形成
された構造となっていた。しかしながら、このような構
造のメモリセルにおいては、１つのメモリセルを２つの
トランジスタによって構成しなければならないため、メ
モリセル面積を縮小するには限度があり、ＥＥＰＲＯＭ
の高集積化が極めて困難であるといった問題点を有して
いた。

近年、こうした問題を解決するために、第４図に示すよ
うな１つのメモリセルを１つのトラフジ２スタで構成す
るスプリットゲート型のＥＥＰＲＯＭメモリセルが提案
されている（ジーサマチサ（Ｇ、　Ｓａｍａｃｈｉｓａ
　）他、ＩＥＥＥ　　Ｊ、ソリッド　ステート　サーキ
−／　ッ（Ｓｏｌｉｄ−３ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ
）。

５Ｃ−２２，第５号、第６７６ページ、１９８７）。

第４図において、１はＰ型シリコン基板、１２および１
３はソースおよびドレイン領域となりつるＮ型拡散層、
１４はトンネリング媒体となりうる１００人程鹿の薄い
酸化シリコン膜、１５はフローティングゲート電極、１
６はゲート絶縁膜および層間絶縁膜となる酸化シリコン
膜、１７はコントロールゲート電極である。第４図に示
すごときスプリットゲート型のＥＥＰＲＯＭメモリセル
の書き込みの場合は、紫外線消去型のＥＰＲＯＭ（Ｅｒ
ａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍａｂｌｅ　ＲＯ
Ｍ　）のメモリセルと同様に、コントロールゲート電極
１７とドレイン領域となるＮ型拡散層１３に１０〜１５
Ｖ程度の高電圧を印加し、Ｎ型拡散層１３側からフロー
ティングゲート電極１５へのホットエレクトロン注入に
より書き込みを行なう。一方、消去動作はコントロール
ゲート電極１７にＯＶ、Ｎ型拡散層１３に１０〜１５Ｖ
程度の高電圧を印加し、フローティングゲート電極１５
とＮ型拡散層１３とのオーバーラツプ部の薄い酸化シリ
コン膜１４を介して、フォラー−フルドハイムトンネリ
ングにより電荷を引き抜くことにより行なう。また、こ
の消去動作は、フォラー−ノルドハイムトンネリング機
構を用いているため、消去の際にフローティングゲート
電極１５から電荷を引き抜き過ぎる現象、すなわちオー
バー・イレーズ現象が起こり、フローティングゲート電
極１５下のチャネル領域がデイプレッションモードとな
ってしまう。

そこで、読み出し時に非選択のメモリセルに電流が流れ
ないようにするために、エンハンスメントモードのＭＯ
Ｓトランジスタを同一層のコントロールゲート電極１７
で形成できるようにしたスプリットゲート型の構造とな
っている。

発明が解決しようとする課題 しかしながら、第４図のごとき従来のスプリット型ＥＥ
ＰＲＯＭメモリセルにおいては、消去の際にフローティ
ングゲート電極−ドレイン間にトンネリング電流を流す
ため、ドレイン領域となるＮ型拡散層１３に通常１０〜
１５Ｖ以上の高電圧を印加する必要かあり、そのためド
レイン領域となるＮ型拡散層１３の拡散耐圧を確保する
必要がある。しかしながら、Ｎ型拡散層域１３の耐圧を
高く設定すると、書き込み時のホットエレクトロンの発
生確率が少なくなり、書き込み速度が非常に遅くなって
しまうといった問題点を有していた。　本発明は、上記
従来の問題を解決すべく考案されたものであり、消去の
ためのドレイン拡散耐圧を確保すると同時に、書き込み
時のホットエレクトロンの発生も確保できる半導体記憶
装置およびその製造方法を提供することを目的とするも
のである。

課題を解決するための手段 本発明の半導体記憶装置は、一導電型の半導体基板と、
前記半導体基板表面に形成された前記半導体基板と逆導
電型の第１および第２の拡散層と、前記第２の拡散層を
少なくとも含むように形成された第３の拡散層と、前記
第１の拡散層の前記第２の拡散層側の側端と前記第２の
拡散層の前記第１の拡散層側の側端間に少なくとも形成
された第１及び第２の絶縁膜と、前記第２の絶縁膜上に
形成された第１の電極と、前記第１の絶縁膜上に形成さ
れた第２の電極を備え、前記第２の絶縁膜が、前記第１
の拡散層の前記第３の拡散層側の側端間の一部と前記第
２の拡散層の前記第１の拡散層側の側端間の一部に少な
くとも形成されている。

また、本発明の方法は、半導体基板主面上の所定領域に
第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に
第１の電極を形成する工程と、前記半導体基板主面の所
定領域にレジストを形成する工程と、前記半導体基板主
面の全面にイオン注入を行い第１の拡散層を形成する工
程と、前記半導体基板主面に第２の絶縁膜を形成する工
程と、前記第２の絶縁膜上に第２の電極を形成する工程
と、前記半導体基板主面全面にイオン注入する工程を備
えている。

作用 本発明のごとき半導体記憶装置の構造および製造方法に
おいては、ドレイン領域部に深い第３の拡散層を設ける
ことにより、ドレイン領域部の拡散耐圧を決定している
大きな要因の一つである拡散層の形状効果が緩和され、
消去時に必要な高耐圧を確保することが容易となる。ま
た同時に、この深い第３の拡散層はフローティングゲー
ト電極下に深く入り込んでいるため、フローティングゲ
ート電極下のチャネル長が、リソグラフィーの加工精度
で決定されるフローティングゲート電極の寸法に依存せ
ず、リソグラフィーの加工精度以下の極めて短いチャネ
ル長を形成することができ、書き込み時のホットエレク
トロンの発生確率を高めることが可能となり、高速書き
込みが実現できる。

さらに、本発明の製造方法においては、深い第３の拡散
層をフローティングゲート電極をマスクとして、自己整
合的に形成するため、製造時におけるフローティングゲ
ート電極下の極めて短いチャネル長のばらつきがほとん
どなく、安定した高速書き込み特性を得ることが可能と
なる。

実施例 以下、本発明の具体的な実施例を図面を用いて説明する
。

第１図は、本発明の一実施例である半導体記憶装置の断
面構造図である。図において、１はＰ型シリコン基板、
１２および１３はＮ型拡散層、１８はＮ型拡散層１３を
含みＮ型拡散層１３の外側に位置するように設けた深い
Ｎ型拡散層である。また１４はトンネリング媒体となり
うる約１００人の薄い酸化シリコン膜、１５はポリシリ
コン膜よりなるフローティングゲート電極、１６は第２
のチャネル領域２０上に形成されたゲート絶縁膜および
フローティングゲート電極１５を電気的に絶縁させた層
間絶縁膜となる酸化シリコン膜、１７はポリシリコン膜
よりなるコントロールゲート電極である。

第１図に示すように本発明は、従来のドレイン領域とな
るＮ型拡散層１３を含み、その外側に位置するような深
いＮ型拡散層１８か設けられた構造となっており、フロ
ーティングゲート電極１５下のチャネル長がフローティ
ングゲート電極１５の寸法に依存せず、深いＮ型拡散層
１８の拡散深さにより決定されるようになっている。

第１図に示すごとき本発明の半導体記憶装置の書き込み
原理は、従来のメモリセルと同じであり、書き込み時は
コントロールゲート電極１７とＮ型拡散層１３に１０〜
１５Ｖの高電圧を印加し、フローティングゲート電極１
５へのホットエレクトロン注入により実施するが、深い
Ｎ型拡散層１ｇがフローティングゲート電極１５下にも
深く入り込んだ構造となっているため、フローティング
ゲート電極１５下のチャネル長は、従来のメモリセルの
ようにフローティングゲート電極１５の寸法に依存せず
に、深い拡散層の拡散深さにより決定され、従来のメモ
リセルよりも極めて短いチャネル長が可能となり、書き
込み時にホットエレクトロンの発生確率を高めることが
できる。

また、消去動作においても、従来のメモリセルと同様に
ドレイン領域となるＮ型拡散層１３に１０〜１５Ｖの高
電圧を印加し、フローティングゲート電極１５から電荷
をフオラー−／ルドノ飄イムトンネリングにより引き抜
くことにより実施するが、深いＮ型拡散層１８によりド
レイン領域部の拡散耐圧を決定している大きな要因の一
つである拡散層の形状効果が緩和され、消去に必要な高
耐圧を確保することができる。

このような半導体記憶装置においては、ドレイン領域部
に深い第３の拡散層を設けることにより、ドレイン領域
部の拡散耐圧を決定している大きな要因の一つである拡
散層の形状効果が緩和され、消去時に必要な高耐圧を確
保することが容易となる。また同時に、この深い第３の
拡散層はフローティングゲート電極下に深く入り込んで
いるため、フローティングゲート電極下のチャネル長が
、リソグラフィーの加工精度で決定されるフローティン
グゲート電極の寸法に依存せず、リソグラフィーの加工
精度以下の極めて短いチャネル長を形成することができ
、書き込み時のホットエレクトロンの発生確率を高める
ことが可能となり、高速書き込みが実現できる。

つぎに、本発明の製造方法の一実施例について、図面を
用いて説明する。

第２図は、本発明の製造方法の一実施例を示した工程順
断面図である。

まず、第２図（Ａ）に示すようにＰ型シリコン基板１上
に、トンネリング媒体となりうる薄い酸化シリコン膜１
４を通常のシリコン基板の酸化により形成する。トンネ
リング効果を有効に利用するには、薄い酸化シリコン膜
１４の厚さを５０〜１５０人程度にする必要があるが、
本実施例では９００℃、アルゴン希釈下のドライ酸化に
より１００人の厚さとした。ついで、薄い酸化シリコン
膜１４上にリンをドープ（約３×１０２０ｏｎ−３）し
た第１のポリシリコン膜を公知の気相成長法により約４
０００人形成する。その後、公知のフォトエツチング技
術によりゲート絶縁膜となる薄い酸化シリコン膜１４と
第１のポリシリコン膜よりなるフローティングゲート電
極１５を形成する。

また、本実施例では、フローティングゲート電極の幅は
１．２μｍとした。

つぎに、第２図（Ｂ）に示すように、フローティングゲ
ート電極１５とフォトレジスト２１をマスクとして、自
己整合技術によりリンイオンを打ち込み（５０ＫｅＶ、
５ｘｌ　０１４ｃｍ−２）、その後フォトレジスト２１
を除去後、高温熱処理によりドライブインを行ない深い
Ｎ型拡散層１８を形成する。この工程により、深い拡散
層１８はフローティングゲート電極１５下に深く入り込
むため、深いＮ型拡散層１８の拡散深さによりフローテ
ィングゲート電極１５下のチャネル長が決定される。

また、深いＮ型拡散層１８の拡散深さはドライブインの
温度１時間により自由に制御できるため、フローティン
グゲート電極１５下のチャネル長を自由に制御できる。

本実施例では、１１００℃の高温熱処理によりドライブ
インを行ない、約１μｍの拡散深さのＮ型拡散層１８を
形成し、フローティングゲート電極１５下のチャネル長
を約０．５μｍとなるようにした。

つぎに、第２図（Ｃ）に示すように、Ｐ型シリコン基板
１およびフローティングゲート電極１５上に、ゲート絶
縁膜およびフローティングゲート電極１５を電気的に絶
縁する層間絶縁膜となる酸化シリコン膜１６を形成する
。本実施例では１０００℃の酸化雰囲気中で酸化し、Ｐ
型シリコン基板１上で約３００人、ポリシリコン膜から
なるフローティングゲート電極１５上で４５０人となる
ように形成した。

つぎに、第２図（Ｄ）に示すように酸化シリコン膜１６
上に、公知の気相成長法によりリンをドープ（約３　Ｘ
　１０”ｃｍ−”）　した第２のポリシリコン膜を約４
０００人形成し、その後公知のフオトエ・ソチング技術
によりポリシリコン膜よりなるコントロールゲート電極
１７を形成する。その後、イオン注入法により砒素イオ
ンを打ち込み（５０ＫｅＶ。

５　Ｘ　１０　”ｃｍ−２）ソース、ドレイン領域とな
るＮ型拡散層１２．１３を形成する。ついで、公知の気
相成長法により、酸化シリコン膜２２を全面に被着した
後、ソース、ドレインの押し込みと、酸化シリコン膜２
２のち密化のために、１０００℃、窒素雰囲気中で熱処
理を行なう。最後にソースドレイン領域であるＮ型拡散
層１２．１３に電極を設けるために、酸化シリコン膜２
２に公知のフォトエツチング技術により、コンタクト孔
を開孔し、アルミニウム電極２３を形成し、第２図（Ｄ
）に示すごとき半導体記憶装置を作製することができる
。

以上のように製造方法においては、ドレイン領域部に深
い第３の拡散層を設けることにより、ドレイン領域部の
拡散耐圧を決定している大きな要因の一つである拡散層
の形状効果が緩和され、消去時に必要な高耐圧を確保す
ることが容易となる。また同時に、この深い第３の拡散
層はフローティングゲート電極下に深く入り込んでいる
ため、フローティングゲート電極下のチャネル長が、リ
ソグラフィーの加工精度で決定されるフローティングゲ
ート電極の寸法に依存せず、リソグラフィーの加工精度
以下の極めて短いチャネル長を形成することができ、書
き込み時のホットエレクトロンの発生確率を高めること
が可能となり、高速書き込みが実現できる。

さらに、深い第３の拡散層をフローティングゲート電極
をマスクとして、自己整合的に形成するため、製造時に
おけるフローティングゲート電極下の極めて短いチャネ
ル長のばらつきがほとんどなく、安定した高速書き込み
特性を得ることが可能となる。

発明の詳細 な説明したところから明らかなように、本発明のごとき
構造の半導体記憶装置およびその製造方法によれば、フ
ローティングゲート電極下のチャネル長が、従来のよう
にフローティングゲート電極の寸法で決定されず、ドレ
イン部のフローティングゲート電極下に深く入り込むよ
うに設けられた深い拡散層により決定されるようにして
いるため、極めて短いチャネル長が容易に実現でき、高
速書き込み動作が可能となる。また、ドレイン部に深い
拡散層を有することより、消去に必要なドレイン領域部
の高耐圧の確保も同時に可能となる。さらに、深い拡散
層を自己整合的に形成するため、フローティングゲート
電極下の極めて短いチャネル長を製造のばらつきなく安
定して実現でき、安定した高速書き込み特性を得ること
が可能となる。

【図面の簡単な説明】

第１図は本発明の構造の一実施例を説明するための断面
図、第２図は本発明の製造方法の一実施例を説明するた
めの工程順断面図、第３図および第４図はそれぞれ従来
の半導体記憶装置の構造を説明するための断面図である
。 １・・・・・・Ｐ型シリコン基板、２，３，４，１２゜
１３・・・・・・Ｎ型拡散層、５，６，１０．２２・・
・・・・酸化シリコン膜、７・・・・・・薄い酸化シリ
コン膜、８゜１５・・・・・・フローティングゲート電
極、９・・・・・・選択ゲート電極、１１．１７・・・
・・・コントロールゲート電極、１４・・・・・・トン
ネリング媒体となりつる薄い酸化シリコン膜、１６・・
・・・・ゲート絶縁膜および層間絶縁膜となる酸化シリ
コン膜、１８・・・・・・Ｒ’ｒ’　Ｎ　型拡散層、１
９・・・・・・第１のチャネル領域、２０・・・・・・
第２のチャネル領域、２１・・・・・・フォトレジスト
、２３・・・・・・アルミニウム電極。 代理人の氏名　弁理士　粟野重孝　ほか１名とな１酸イ
乙シリコン順 ／り　コントロールケ゛−Ｆ−電独 ｐ　燦いＮ型拡散層

Claims (4)

【特許請求の範囲】
1. （１）一導電型の半導体基板と、前記半導体基板表面に
   形成された前記半導体基板と逆導電型の第１および第２
   の拡散層と、前記第２の拡散層を少なくとも含むように
   形成された第３の拡散層と、前記第１の拡散層の前記第
   ２の拡散層側の側端と前記第２の拡散層の前記第１の拡
   散層側の側端間に少なくとも形成された第１及び第２の
   絶縁膜と、前記第２の絶縁膜上に形成された第１の電極
   と、前記第１の絶縁膜上に形成された第２の電極を備え
   、前記第２の絶縁膜が、前記第１の拡散層の前記第３の
   拡散層側の側端間の一部と前記第２の拡散層の前記第１
   の拡散層側の側端間の一部に少なくとも形成されている
   ことを特徴とする半導体記憶装置。
2. （２）第１の絶縁膜が少なくとも前記第１の拡散層と前
   記第２の拡散層上に形成されていることを特徴とする請
   求項１記載の半導体記憶装置。
3. （３）第１の絶縁膜の膜厚が、前記第２の絶縁膜の膜厚
   より厚いことを特徴とする請求項２記載の半導体記憶装
   置。
4. （４）半導体基板主面上の所定領域に第１の絶縁膜を形
   成する工程と、前記第１の絶縁膜上に第１の電極を形成
   する工程と、前記半導体基板主面の所定領域にレジスト
   を形成する工程と、前記半導体基板主面の全面にイオン
   注入を行い第１の拡散層を形成する工程と、前記半導体
   基板主面および前記第１の電極上の所定位置に第２の絶
   縁膜を形成する工程と、前記第２の絶縁膜上に第２の電
   極を形成する工程と、前記半導体基板主面全面にイオン
   注入する工程を備えたことを特徴とする半導体記憶装置
   の製造方法。