JP2633547B2

JP2633547B2 - 半導体記憶装置およびその製造方法

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Publication number: JP2633547B2
Application number: JP62038324A
Authority: JP
Inventors: 清実成毛
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-02-21
Filing date: 1987-02-21
Publication date: 1997-07-23
Anticipated expiration: 2012-07-23
Also published as: JPS63205964A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は半導体記憶装置およびその製造方法に関する
もので、特に電気的に書替え可能なE²PROMセルに使用さ
れるものである。

（従来の技術）従来のE²PROMはフローティングゲート型と言われるも
のが主流であり、その代表的なセル構造は第５図に示さ
れる。

同図によればｐ型半導体基板１の上面に形成された素
子分離用フィールド酸化膜２により囲まれた素子領域の
半導体基板表面には選択トランジスタ20およびメモリト
ランジスタ30が形成されている。まず、選択トランジス
タ20はそれぞれｎ型領域であるドレイン22およびソース
23がチャネル領域24を挟んで対向しており、このチャネ
ル領域24の上にはゲート酸化膜25を介して選択ゲート21
が形成されている。一方、メモリトランジスタ30は基板
表面にそれぞれn^-領域であるドレイン35およびソース34
がチャネル領域36を挟んで対向しており、このチャネル
領域36およびドレイン35の上にはゲート酸化膜33を介し
フローティングゲート32および制御ゲート31が形成され
ている。なお、ドレイン35上の一部ではゲート酸化膜33
が薄くなってトンネル酸化膜37を形成している。

このようなフローティング型E²PROMセルにおいては制
御ゲート31に高電圧をかけることによりフローティング
ゲート32に電子を注入して情報記憶を行うようにしてい
る。

このような構成の内、選択トランジスタは第９図でＥ
として示されるような特性を有するエンハンスメント型
で所期のしきい値を有するようにチャネル領域のイオン
注入が行われる。例えば、第５図に示したようなｎチャ
ネルトランジスタの場合、チャネルの深いところにパン
チスルーおよびショートチャネル効果の防止のためにｐ
型不純物であるホウ素Ｂを注入し、チヤネルの表面付近
には同じくホウ素をより低い濃度で注入してしきい値を
制御するようにしている。そしてこの浅いイオン注入と
同時にメモリトランジスタのチャネル領域にも同じイオ
ン注入が行われるため、メモリトランジスタも基板濃度
で決定されるしきい値電圧でみればエンハンスメント型
となっている。なお、このようなトランジスタではフロ
ーティングゲートに電子が存在するか否かによりトラン
ジスタ全体としてはエンハンスメント型にもあるいは第
９図でＤとして示されるデプレッション型にもなりう
る。

次にこのようなフローティングゲート型E²PROMの動作
を第６図を参照して説明する。この第６図（ａ）は書込
み（WRITE）の場合を、第６図（ｂ）は消去（ERASE）の
場合をそれぞれ示しており、直列接続された選択トラン
ジスタ20とメモリトランジスタ30とを示しており、選択
トランジスタ20のドレインにかかる電圧をVd、メモリト
ランジスタ30のソースにかかる電圧をVs、選択トランジ
スタ20の選択ゲートにかかる電圧をVsg、メモリトラン
ジスタの制御ゲートにかかる電圧をVcgでそれぞれ表わ
すこととする。

まず、書込み時にはVs＝Vd＝0V,Vsg＝Vcg＝Vppとす
る。ここで、Vppはプログラム電圧であって通常約20Vで
ある。このような電圧関係にすることにより、特にVcg
の作用により第７図（ａ）に示すようにメモリトランジ
スタのフローティングゲート32には電子が注入される。

一方、消去時にはVsを5Vまたはフローティングとし、
Vcg＝０、Vsg＝Vd＝Vppとする。この場合、フローティ
ングゲートから電子を引出すのは第６図（ｂ）でＡ点と
して示されるメモリトランジスタのドレインにおける電
圧の作用による。

ところが、Ａ点の実際の電圧はVppよりもかなり低い
電圧とする。すなわち、Ａ点の電圧は選択トランジスタ
20自身による電圧降下のため、また第７図（ｂ）に示さ
れるようにトンネル酸化膜37に空乏層38ができやすいた
め、全体としてVdよりも約3V低下して17V程度となる。
この結果、書込み時よりも消去時の方がトンネル酸化膜
に印加される電圧が低くなり、書込み時の電子注入能力
よりも消去時の電子引抜能力の方が劣るようになってい
る。

また、従来のフローティングゲート型E²PROMではメモ
リトランジスタがエンハンスメント型となっているた
め、第４図に示すようにメモリトランジスタの書込み時
と消去時のしきい値電圧は２−3Vを中心に対称に変化し
ている。

したがって、制御ゲート電圧V_CG＝OVにおいて読み出
しを行う場合、消去側ではフローティングゲートが＋と
なっているもののV_thは十分に−側とはなっていないた
め、周辺回路におけるセンス回路の電流検出限界値より
も流れる電流が小さいときには電流が流れず、フローテ
ィングゲート内に電子が残留しているにもかかわらず電
子が引抜かれているものと判断されることになる。この
様子は第８図のグラフにおいてより明確に示されてい
る。いま電子消去と電子注入状態に対し、図示の２つの
曲線の特性が得られたとする。この場合、V_CG＝０に対
して得らた電流に対し、センス回路の検出電流値が30μ
Ａであれば電流が検出されるが、検出電流値が50μＡの
場合には電流が流れたものとして検出されないことにな
る。すなわち、消去側のマージンが不足しており、第８
図で太い矢印で示したように消去側の特性曲線を左側へ
移動させることが望まれる。

上記問題を解決するためにVcgを上昇させてVcg＝２−
3Vとすることも可能であるが、この電圧により消去時に
抜いた電子が再度フローティングゲート内に入ってしま
い、データの保持上問題となる。

制御ゲート電圧を0Vに保ったまま十分な読出しマージ
ンを得るためには、Vppを例えば25Vまで上昇させる方
法、トンネル酸化膜の厚さを薄くする等の対策が考えら
れるが、前者は記憶セルの周囲の高耐圧化が必要になる
という欠点があり、後者は薄い安定な酸化膜を得ること
が困難であるため、電子が抜けてデータの保持上問題を
生じやすい。

（発明が解決しようとする問題点）このように従来のフローティングゲート型E²PROMは制
御ゲート電圧0Vにおける読出しは消去側で十分なマージ
ンを得ることができないという問題がある。

本発明はこのような問題を解決するためになされたも
ので、制御ゲート電圧0Vでの十分なマージンを有する読
出しが可能な半導体記憶装置およびその製造方法を提供
することを目的とする。

〔発明の構成〕

（問題点を解決するための手段）本発明に係る半導体記憶装置は、第１導電型の半導体
基板と、この半導体基板表面部に形成された前記第１導
電型とは逆の第２導電型の第１のソース領域および第１
のドレイン領域と、これらの間に位置するチャネ領域
と、これら領域の上方に設けられた制御ゲートと、この
制御ゲートおよび半導体基板間に設けられた電荷蓄積層
とを備え、前記電荷蓄積層の帯電状態が前記制御ゲート
に印加された電圧により電気的に変えられることにより
変化するしきい値を用いて情報記憶を行うメモリトラン
ジスタと、このメモリトランジスタに隣接し、第２導電
型の第２のソース領域および前記第１のドレイン領域と
その端部が重なり合う第２のソース領域を前記半導体基
板表面部に有し、前記メモリトランジスタを選択する選
択トランジスタとを備え、前記選択トランジスタの閾値
が決定される不揮発性の半導体記憶装置において、前記メモリトランジスタのチャネル領域の表面が前記
選択トランジスタのチャネル領域の表面より濃度の低
い、第１導電型あるいは第２導電型に形成されているこ
とを特徴とするものである。

前記メモリトランジスタおよび前記選択トランジスタ
のチャネル領域が深いイオン注入部浅いイオン注入部と
からなっており、前記メモリトラジスタの浅いイオン注
入部は前記選択トランジスタのチャネル領域よりも濃度
の低い、第１導電型あるいは第２導電型に形成されてい
ることが好ましい。

また、本発明にかかる半導体メモリ装置の製造方法
は、第１導電型半導体基板の表面に選択酸化法でフィー
ルド酸化膜を形成する工程と、このフィールド酸化膜により囲まれた領域の半導体基
板表面に、第１の酸化膜を形成する工程と、第１のパターニングされたレジストを用いてメモリト
ランジスタのソース、ドレイン領域への第１導電型とは
逆の第２導電型不純物イオンを注入する工程と、第２のパターニングされたレジストを用いて選択トラ
ンジスタのチャネル領域となる領域へのイオン注入を行
う工程と、第３のパターニングされたレジストを用いて、メモリ
トランジスタのチャネル領域の表面が前記選択トランジ
スタのチャネル領域よりも濃度の低い、第１導電型ある
いは第２導電型となるようにしきい値制御用のイオン注
入を行う工程と、前記第１の酸化膜を除去した後、ゲート酸化膜となる
第２の酸化膜を形成し、前記メモリトランジスタ上の前
記第２の酸化膜の一部を除去し、その部分に前記第２の
酸化膜よりも薄い第３の酸化膜を形成する工程と、これ
らの酸化膜上にゲート電極となる第１のポリシリコン層
を堆積し、これをパターニングして選択トランジスタの
ゲート電極とメモリトランジスタのフローティングゲー
ト電極を形成する工程と、少なくとも前記メモリトラン
ジスタ上の前記第１のポリシリコン層の上に絶縁膜を介
して制御電極となる第２のポリシリコン層を堆積し、こ
れをパターニングする工程と、層間絶縁膜を堆積し、所
定の配線を行なう工程を備えたことを特徴とするもので
ある。

メモリトランジスタのチャネル領域に行われるいきい
値制御用のイオン注入が深い部分と浅い部分の２回に分
けて行われるものであると良く、メモリトランジスタの
チャネル領域に行われるしきい値制御用のイオン注入が
周辺回路のデプレッション型トランジスタのチャネル領
域用のイオン注入と同一条件で行われるものであること
が好ましい。

（作用）本発明の半導体記憶装置では、メモリトランジスタの
チャネル領域表面が選択トランジスタのチャネル領域の
表面よりも濃度の低い、同一第１導電型あるいは逆第２
導電型に形成されているため、全体の特性が負側にシフ
トすることになり、制御ゲート電圧０における読出しに
おいても消去側でも十分な電流が得られ、十分なマージ
ンを得ることができる。

（実施例）以下、図面を参照して本発明の実施例を詳細に説明す
る。

第１図は本発明にかかる半導体記憶装置の一実施例を
示す素子断面図である。同図によれば第５図に示した従
来装置の場合と同様に左側に選択トランジスタ、右側に
メモリトランジスタが形成されている。すなわち、半導
体基板上のフィールド酸化膜２で囲まれた領域内にチャ
ネル領域を挟んで不純物拡散層４が形成され、選択トラ
ンジスタおよびメモリトランジスタ上にはゲート電極10
がゲート絶縁膜を介して形成されており、特にメモリト
ランジスタではこの部分はフローティングゲートとなっ
ている。メモリトランジスタのゲート絶縁膜の一部は薄
くなってトンネル酸化膜となっており、メモリトランジ
スタのゲート絶縁膜の上には制御電極が設けられてい
る。ここで選択トランジスタのチャネル領域は深い部分
はｐ型、浅い部分はｐ型となっており、メモリトランジ
スタのチャネル領域の深い部分はｐ型、浅い部分はｎ型
となっている。

ここで選択トランジスタはエンハンスメント型となる
ようにしきい値の調整が行われているが、メモリトラン
ジスタでは基板濃度で決定されるしきい値電圧でみれば
デプレッション型となっており、フローディングゲート
に電子がある程度注入された状態にならない限りチャネ
ル間に流れる電流がカットオフできないことになる。

第２図は本発明にかかる半導体記憶装置の製造工程を
示す工程別素子断面図である。

まず、結晶方位（100）のｐ型シリコン基板を準備
し、公知の選択酸化法を用いてフィールド酸化膜２を所
定領域に形成し、これで囲まれた領域を素子領域とす
る。次いで素子領域内の基板表面に犠牲酸化膜３を熱酸
化法により約100Åの厚さで形成する続いてレジスト塗布、露光によるパターニング、パタ
ーニングされたレジストをマスクとしたイオン注入を繰
返すことにより、イオン拡散領域を形成する。まず、メ
モリトランジスタのソース、ドレイン領域４となる部分
にヒ素イオンを打込みエネルギー130keVでドーズ量５×
10¹³cm^-2となるようにイオン注入を行いn^-型領域を形成
する。次に選択トランジスタのチャネル領域５にホウ素
イオンを打込みエネルギー95keVでドーズ量１×10¹²cm
^-2となるようにイオン注入を行ってｐ型領域を形成す
る。さらに周辺回路（図示せず）のデプレッション型ト
ランジスタのチャネル領域にヒ素イオンを打込みエネル
ギー70keVでドーズ量１×10¹²cm^-2となるようにイオン
注入を行ってチャネル領域を形成する。

次に、第２図絵（ａ）に示すようにレジストを塗布し
てパターニングし、メモリトランジスタのチャネル領域
用のイオン注入マスク６を形成し、このマスクを用いて
ヒ素イオンを打込みエネルギー70keV、ドーズ量1.5×10
¹²cm^-2、続いてホウ素イオンを打込みエネルギー95ke
V、ドーズ量１×10¹²cm^-2条件でイオン注入することに
よりしきい値制御のされたチャネル領域７が形成され
る。このヒ素イオンはチャネル領域のうち浅いシャロー
領域を、ホウ素イオンはパンチスルーおよびショートチ
ャネルを防止する深いディープ領域を形成するものであ
る。

続いてレジストを剥離して窒素ガス雰囲気中で950
℃、30分のアニールを行い、犠牲酸化膜３をエッチング
除去し、引続いて10％の塩化水素を含む900℃の酸素雰
囲気中で酸化を行い、約430Åの厚さでゲート酸化膜８
を形成する。次にこのゲート酸化膜の所定位置をエッチ
ングし、この部分に約90Åの薄い酸化膜を形成してトン
ネル酸化膜９とする（第２図（ｂ））次に、ポリシリコン膜10をCVD法等により約400Åの厚
さで堆積し、さらに導電化のために三塩化ホスホリル
（POC1₃）を用いて900℃、60分でリンを拡散させる。そ
の後反応性イオンエッチング（RIE）を用いてセルスリ
ット（図示せず）のエッチングを行う。

次に1000℃、50％のアルゴン希釈雰囲気内で約500Å
の厚さのポリシリコン酸化膜11を形成し、その上にさら
に第２のゲート酸化膜12としてポリシリコン約3500Åの
厚さで堆積し、三塩化ホスホリルを用いた900℃、30分
のリン拡散による導電化を行う（第２図（ｃ））。

続いてレジスト13を塗布してこれをパターニングし、
これをマスクとしてメモリトランジスタおよび選択トラ
ンジスタのゲート電極のパターニングをRIE法を用いて
行う（第２図（ｄ））。これにより、本発明の半導体記
憶装置の基本構造が実現される。

その後、高耐圧を実現するための低濃度ｎ型領域を打
込みエネルギー50keV、ドーズ量１×10¹³cm^-2の条件で
イオン注入して形成し、さらにCVD法によるシリコン酸
化膜を層間絶縁膜として堆積させ、これをリフローによ
り平坦化した後、コンタクト孔を開口し、アルミニウム
を蒸着してパターニングすることにより配線を形成す
る。なお、２層構造の選択ゲートにおいてはコンタクト
は１層目のポリシリコン層から取るようにすれば良い。

このような工程により半導体記憶装置が完成する。

以上の実施例では選択ゲートが２層構造となっている
が、必ずしもその必要は無く、１層構造であってもよ
い。

上記実施例では、選択トランジスタのチャネル領域表
面とメモリトランジスタのチャネル領域表面とは逆導電
型となっているが、メモリトランジスタのチャネル領域
表面を選択トランジスタのチャネル領域表面よりも濃度
の低い同一導電型とすることができる。例えば選択トラ
ンジスタのチャネル領域表面のドーズ量を５×10¹²c
m^-2、メモリトランジスタのチャネル領域表面のドーズ
量を１×10¹²cm^-2とすることができる。

また、メモリトランジスタのチャネル領域には選択ト
ランジスタのチャネル領域とは異なる導電型のイオンを
拡散させており、このために工程が増加するおそれが有
るが、ヒ素イオンは第３図に示される周辺回路で用いら
れるデプレッション型トランジスタ40においてもしきい
値電圧調整用に用いられているため、これらの条件を一
致させることにより工程の増加を避けることができる。
すなわち、周辺回路で用いられるデプレッション型トラ
ンジスタのしきい値電圧調整用に注入されるヒ素イオン
とメモリトランジスタのチャネル領域の浅い部分に注入
されるヒ素イオンの注入を同時に行うことができるよう
にイオン注入マスクをパターニングし、打込みエネルギ
ー70keV、ドーズ量１−1.5×10¹²cm^-2でイオン注入を行
うことにより両者を同時に形成することができる。

また、上記実施例ではメモリトランジスタおよび選択
トランジスタのチャネル領域がｎ型チャネルとなってい
るが、全ての部分の導電型を反転することによりｐ型チ
ャネルとしても実現することができる。

このような本発明の半導体記憶装置の特性を第４図に
示す。同図によればメモリトランジスタのしきい値電圧
がほぼ０で書込みおよび消去特性が対称となっており、
制御ゲート電圧0Vにおいても消去側で従来よりマージン
の大きい読出しが可能となったことがわかる。

〔発明の効果〕

以上実施例にもとづいて詳細に説明したように、本発
明によれば不揮発性記憶素子のメモリトランジスタのチ
ャネル領域の表面が選択トランジスタのチャネル領域の
表面よりも濃度の低い同一導電型あるいは逆導電型とな
っているので、プログラム電圧の上昇やトランジスタの
高耐圧化、トンネル酸化膜の薄膜化等の特別の手段を講
じることなく書込み後のVthと消去後のVthをVth＝０を
中心として対称にすることができ、消去側で十分なマー
ジンをもって0Vの制御ゲート電圧での読み出しが可能と
なる。

また、一般にはE²PROMでは書き込み／消去のくり返し
により電子注入時と電子消去時の特性曲線が近接する傾
向があり、特に消去側での読出しが不可能になることに
よって寿命が決定されるが、本発明を適用することによ
り、消去側での読出しが長く可能になることから、寿命
を延ばすことができる。

【図面の簡単な説明】

第１図は本発明にかかる半導体記憶装置を示す断面図、
第２図はその製造方法を示す工程別素子断面図、第３図
は周辺回路を含めて描いた素子回路図、第４図は本発明
による効果を示すグラフ、第５図は従来の半導体記憶装
置の構成を示す断面図、第６図は従来の動作上の問題点
を示す回路図、第７図は従来の半導体記憶装置の問題点
を示す素子断面図、第８図は従来の半導体記憶装置の問
題点を示すグラフ、第９図はエンハンスメント型および
デプレッション型の動作特性を示すグラフである。１……半導体基板、２……フィールド酸化膜、４……n^-
型領域、５……選択トランジスタチャネル、７……メモ
リトランジスタチャネル、８……ゲート酸化膜、９……
トンネル酸化膜、10……ゲート電極（フローティングゲ
ート）、12……制御ゲート。

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の半導体基板と、この半導体基板表面部に形成された前記第１導電型とは
逆の第２導電型の第１のソース領域および第１のドレイ
ン領域と、これらの間に位置するチャネル領域と、これ
ら領域の上方に設けられた制御ゲートと、この制御ゲー
トおよび半導体基板間に設けられた電荷蓄積層とを備
え、前記電荷蓄積層の帯電状態が前記制御ゲートに印加
された電圧により電気的に変えられることにより変化す
るしきい値を用いて情報記憶を行うメモリトラジスタ
と、このメモリトランジスタに隣接し、第２導電型の第２の
ドレイン領域および前記第１のドレイン領域とその端部
が重なり合う第２のソース領域を前記半導体基板表面部
に有し、前記メモリトランジスタを選択する選択トラン
ジスタとを備え、前記選択トランジスタがオン状態であ
るとき、前記メモリトラジスタの閾値が決定される不揮
発性の半導体記憶装置において、前記メモリトランジスタのチャネル領域の表面が前記選
択トランジスタのチャネル領域の表面よりも濃度の低
い、第１導電型あるいは第２導電型に形成されているこ
とを特徴とする半導体記憶装置。
【請求項２】前記メモリトランジスタおよび前記選択ト
ランジスタのチャネル領域が深いイオン注入部と浅いイ
オン注入部とからなっており、前記メモリトランジスタ
の浅いイオン注入部は前記選択トランジスタのチャネル
領域よりも濃度の低い、第１導電型あるいは第２導電型
に形成されていることを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。
【請求項３】第１導電型半導体基板の表面に選択酸化法
でフィールド酸化膜を形成する工程と、このフィールド酸化膜により囲まれた領域の半導体基板
表面に、第１の酸化膜を形成する工程と、第１のパターニングされたレジストを用いてメモリトラ
ンジスタのソース、ドレイン領域への第１導電型とは逆
の第２導電型不純物イオンを注入する工程と、第２のパターニングされたレジストを用いて選択トラン
ジスタのチャネル領域となる領域へのイオン注入を行う
工程と、第３のパターニングされたレジストを用いてメモりトラ
ンジスタのチャネル領域が前記選択トランジスタのチャ
ネル領域よりも濃度の低い、第１導電型あるいは第２導
電型となるようにしきい値制御用のイオン注入を行う工
程と、前記第１の酸化膜を除去した後、ゲート酸化膜となる第
２の酸化膜を形成し、前記メモリトランジスタ上の前記
第２の酸化膜の一部を除去し、その部分に前記第２の酸
化膜よりも薄い第３の酸化膜を形成する工程と、これらの酸化膜上にゲート電極となる第１のポリシリコ
ン層を堆積し、これをパターニングして選択トランジス
タのゲート電極とメモリトランジスタのフローティング
ゲート電極を形成する工程と、少なくとも前記メモリトランジスタ上の前記第１のポリ
シリコン層の上に絶縁膜を介して制御電極となる第２の
ポリシリコン層を堆積し、これをパターニングする工程
と、層間絶縁膜を堆積し、所定の配線を行う工程を備えた半
導体記憶装置の製造方法。
【請求項４】メモリトランジスタのチャネル領域に行わ
れるしきい値制御用のイオン注入が深い部分と浅い部分
の２回に分けて行われるものである特許請求の範囲第３
項記載の半導体記憶装置の製造方法。
【請求項５】メモリトランジスタのチャネル領域に行わ
れるしきい値制御用のイオン注入が周辺回路のデプレッ
ション型トランジスタのチャネル領域用のイオン注入と
同一条件で行われるものである特許請求の範囲第３項又
は第４項記載の半導体記憶装置の製造方法。