JP3292170B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3292170B2 JP3292170B2 JP04721099A JP4721099A JP3292170B2 JP 3292170 B2 JP3292170 B2 JP 3292170B2 JP 04721099 A JP04721099 A JP 04721099A JP 4721099 A JP4721099 A JP 4721099A JP 3292170 B2 JP3292170 B2 JP 3292170B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ＥＰＲＯＭ（Erasable Programable
Read Only Memory）等の不揮発性半導体記憶装置に用
いて好適な製造方法に関するものである。
方法に関し、特に、ＥＰＲＯＭ（Erasable Programable
Read Only Memory）等の不揮発性半導体記憶装置に用
いて好適な製造方法に関するものである。
【０００２】
【従来の技術】ＥＰＲＯＭを構成するセルの構造とし
て、例えばトランジスタのチャネル領域上に絶縁膜を介
してフローティングゲートを形成し、さらにその上に絶
縁膜を介してコントロールゲートを形成した２層ゲート
型のものが従来から広く知られている。ＥＰＲＯＭのセ
ルにはいくつかの形態があるが、その一つはいわゆるＦ
ＬＯＴＯＸ（Floating-gate Tunnel Oxide）型と呼ばれ
ており、ゲート絶縁膜の一部を薄くすることによりトン
ネル現象を生じさせ、フローティングゲートへの電子の
注入、放出を情報の書込、消去に用いるものである。そ
のため、ゲート絶縁膜は、書込、消去を行う領域ではト
ンネル現象が生じるだけの薄さでなければならないが、
他の領域では書き込んだ情報を保持するためにある程度
の厚さが必要になる。
て、例えばトランジスタのチャネル領域上に絶縁膜を介
してフローティングゲートを形成し、さらにその上に絶
縁膜を介してコントロールゲートを形成した２層ゲート
型のものが従来から広く知られている。ＥＰＲＯＭのセ
ルにはいくつかの形態があるが、その一つはいわゆるＦ
ＬＯＴＯＸ（Floating-gate Tunnel Oxide）型と呼ばれ
ており、ゲート絶縁膜の一部を薄くすることによりトン
ネル現象を生じさせ、フローティングゲートへの電子の
注入、放出を情報の書込、消去に用いるものである。そ
のため、ゲート絶縁膜は、書込、消去を行う領域ではト
ンネル現象が生じるだけの薄さでなければならないが、
他の領域では書き込んだ情報を保持するためにある程度
の厚さが必要になる。
【０００３】この種のＥＰＲＯＭの従来の製造方法の一
例を図４を用いて説明する。まず、図４（ａ）に示すよ
うに、ｐ型シリコン基板１の表面にフィールド酸化膜２
を形成した後、全面にシリコン酸化膜３を形成し、後で
トランジスタのチャネル領域となる箇所が開口したレジ
ストパターン４を形成する。そして、このレジストパタ
ーン４をマスクとして、トランジスタのしきい値電圧を
調整するためのイオン注入を行う。この時、シリコン基
板１上にシリコン酸化膜３が形成されているため、イオ
ン注入を行ってもシリコン基板１表面に結晶欠陥等のダ
メージが入ることはない。
例を図４を用いて説明する。まず、図４（ａ）に示すよ
うに、ｐ型シリコン基板１の表面にフィールド酸化膜２
を形成した後、全面にシリコン酸化膜３を形成し、後で
トランジスタのチャネル領域となる箇所が開口したレジ
ストパターン４を形成する。そして、このレジストパタ
ーン４をマスクとして、トランジスタのしきい値電圧を
調整するためのイオン注入を行う。この時、シリコン基
板１上にシリコン酸化膜３が形成されているため、イオ
ン注入を行ってもシリコン基板１表面に結晶欠陥等のダ
メージが入ることはない。
【０００４】次に、図４（ｂ）に示すように、レジスト
パターン４、シリコン酸化膜３を除去した後、図４
（ｃ）に示すように、最終的にチャネル領域上の厚いゲ
ート酸化膜となるシリコン酸化膜５を全面に形成する。
次に、図４（ｄ）に示すように、書込消去領域となる箇
所が開口したレジストパターン６を形成した後、このレ
ジストパターン６をマスクとしてシリコン酸化膜５をエ
ッチング、除去する。
パターン４、シリコン酸化膜３を除去した後、図４
（ｃ）に示すように、最終的にチャネル領域上の厚いゲ
ート酸化膜となるシリコン酸化膜５を全面に形成する。
次に、図４（ｄ）に示すように、書込消去領域となる箇
所が開口したレジストパターン６を形成した後、このレ
ジストパターン６をマスクとしてシリコン酸化膜５をエ
ッチング、除去する。
【０００５】次に、図４（ｅ）に示すように、レジスト
パターン６を除去した後、最終的に書込消去領域上の薄
いゲート酸化膜となるシリコン酸化膜７を全面に形成す
る。この時、シリコン酸化膜７は厚いシリコン酸化膜５
上にも成長し、チャネル領域上の膜厚は２層のシリコン
酸化膜厚の合計となる。その後、図４（ｆ）に示すよう
に、シリコン酸化膜８上にフローティングゲート９、絶
縁膜１０、コントロールゲート１１を形成し、Ｎ+型不
純物拡散層からなるソース領域１２、ドレイン領域１３
を形成することにより、ＥＰＲＯＭのセルトランジスタ
が形成される。
パターン６を除去した後、最終的に書込消去領域上の薄
いゲート酸化膜となるシリコン酸化膜７を全面に形成す
る。この時、シリコン酸化膜７は厚いシリコン酸化膜５
上にも成長し、チャネル領域上の膜厚は２層のシリコン
酸化膜厚の合計となる。その後、図４（ｆ）に示すよう
に、シリコン酸化膜８上にフローティングゲート９、絶
縁膜１０、コントロールゲート１１を形成し、Ｎ+型不
純物拡散層からなるソース領域１２、ドレイン領域１３
を形成することにより、ＥＰＲＯＭのセルトランジスタ
が形成される。
【０００６】また、図４（ｄ）に示す工程で書込消去領
域のシリコン酸化膜５を全て除去するのではなく、図５
（ａ）に示すように、書込消去領域のシリコン酸化膜１
５を一部残して、この残したシリコン酸化膜１５をその
まま薄いゲート酸化膜とし、図５（ｂ）に示すように、
イオン注入時のダメージを緩和するための薄いアモルフ
ァスシリコン膜１６をその上に形成した後、レジストパ
ターン１７をマスクとしてＮ+型不純物拡散層を形成す
るためのイオン注入を行う方法も提案されている。この
製造方法は、アモルファスシリコン膜１６によってイオ
ン注入時のダメージによるゲート酸化膜の膜質劣化を防
止することを狙ったものであり、特開昭６０−６６４７
４号公報に開示されている。
域のシリコン酸化膜５を全て除去するのではなく、図５
（ａ）に示すように、書込消去領域のシリコン酸化膜１
５を一部残して、この残したシリコン酸化膜１５をその
まま薄いゲート酸化膜とし、図５（ｂ）に示すように、
イオン注入時のダメージを緩和するための薄いアモルフ
ァスシリコン膜１６をその上に形成した後、レジストパ
ターン１７をマスクとしてＮ+型不純物拡散層を形成す
るためのイオン注入を行う方法も提案されている。この
製造方法は、アモルファスシリコン膜１６によってイオ
ン注入時のダメージによるゲート酸化膜の膜質劣化を防
止することを狙ったものであり、特開昭６０−６６４７
４号公報に開示されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来のＥＰＲＯＭの製造方法においては、情報保持のため
にトランジスタのチャネル領域のゲート酸化膜を厚く付
けなければならないのに反して、書込消去領域のゲート
酸化膜は薄くなければならないので、このためのフォト
リソグラフィー工程が必要であった。半導体デバイスの
製造工程においては、フォトリソグラフィー工程（フォ
トマスク）の数を１つでも減らすことがコスト低減、工
期低減の面から極めて重要であり、上記ＥＰＲＯＭの製
造プロセスにおいてもフォトリソグラフィー工程の低減
が望まれていた。つまり、トランジスタのチャネル領域
のゲート酸化膜の厚膜化による情報保持能力の向上と、
フォトリソグラフィー工程の削減によるコスト低減、工
期低減の双方を同時に実現できる製造プロセスの提供が
求められていた。
来のＥＰＲＯＭの製造方法においては、情報保持のため
にトランジスタのチャネル領域のゲート酸化膜を厚く付
けなければならないのに反して、書込消去領域のゲート
酸化膜は薄くなければならないので、このためのフォト
リソグラフィー工程が必要であった。半導体デバイスの
製造工程においては、フォトリソグラフィー工程（フォ
トマスク）の数を１つでも減らすことがコスト低減、工
期低減の面から極めて重要であり、上記ＥＰＲＯＭの製
造プロセスにおいてもフォトリソグラフィー工程の低減
が望まれていた。つまり、トランジスタのチャネル領域
のゲート酸化膜の厚膜化による情報保持能力の向上と、
フォトリソグラフィー工程の削減によるコスト低減、工
期低減の双方を同時に実現できる製造プロセスの提供が
求められていた。
【０００８】以上、ＥＰＲＯＭの場合を例に挙げて説明
したが、その他のデバイスにおいても、場所によって膜
厚の異なるゲート酸化膜を形成する必要が生じることが
ある。その場合、厚い酸化膜と薄い酸化膜を作り分ける
のにフォトリソグラフィー工程を用いるのが通常であ
り、このような場合でも、同様の理由からフォトリソグ
ラフィー工程の削減が求められている。
したが、その他のデバイスにおいても、場所によって膜
厚の異なるゲート酸化膜を形成する必要が生じることが
ある。その場合、厚い酸化膜と薄い酸化膜を作り分ける
のにフォトリソグラフィー工程を用いるのが通常であ
り、このような場合でも、同様の理由からフォトリソグ
ラフィー工程の削減が求められている。
【０００９】本発明は、上記の課題を解決するためにな
されたものであって、フォトリソグラフィー工程数を増
加させることなく、膜厚の異なるゲート酸化膜を形成す
ることができる半導体装置の製造方法を提供することを
目的とする。
されたものであって、フォトリソグラフィー工程数を増
加させることなく、膜厚の異なるゲート酸化膜を形成す
ることができる半導体装置の製造方法を提供することを
目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置の製造方法は、半導体基板上
に後の選択酸化時のマスクとなる酸化マスク膜を形成す
る工程と、酸化マスク膜上にイオン注入用マスクパター
ンを形成する工程と、イオン注入用マスクパターンをマ
スクとして酸化マスク膜を通して半導体基板中にイオン
注入を行う工程と、イオン注入用マスクパターンをその
ままマスクとして用いてイオン注入用マスクパターンが
存在しない箇所の酸化マスク膜をエッチング除去する工
程と、イオン注入用マスクパターンを除去する工程と、
酸化マスク膜をマスクとして選択酸化を行うことにより
半導体基板上の酸化マスク膜が存在しない箇所にゲート
酸化膜を構成する第１の酸化膜を形成する工程と、酸化
マスク膜を除去する工程と、その後に前記第１の酸化膜
が形成された半導体基板を酸化して全面にゲート酸化膜
を構成する第２の酸化膜を形成する工程とを有し、前記
イオン注入用マスクパターンはトランジスタのチャネル
領域となる箇所が少なくとも開口したパターンであり、
イオン注入工程ではトランジスタのしきい値電圧調整用
のイオン注入を行うことを特徴とするものである。
めに、本発明の半導体装置の製造方法は、半導体基板上
に後の選択酸化時のマスクとなる酸化マスク膜を形成す
る工程と、酸化マスク膜上にイオン注入用マスクパター
ンを形成する工程と、イオン注入用マスクパターンをマ
スクとして酸化マスク膜を通して半導体基板中にイオン
注入を行う工程と、イオン注入用マスクパターンをその
ままマスクとして用いてイオン注入用マスクパターンが
存在しない箇所の酸化マスク膜をエッチング除去する工
程と、イオン注入用マスクパターンを除去する工程と、
酸化マスク膜をマスクとして選択酸化を行うことにより
半導体基板上の酸化マスク膜が存在しない箇所にゲート
酸化膜を構成する第１の酸化膜を形成する工程と、酸化
マスク膜を除去する工程と、その後に前記第１の酸化膜
が形成された半導体基板を酸化して全面にゲート酸化膜
を構成する第２の酸化膜を形成する工程とを有し、前記
イオン注入用マスクパターンはトランジスタのチャネル
領域となる箇所が少なくとも開口したパターンであり、
イオン注入工程ではトランジスタのしきい値電圧調整用
のイオン注入を行うことを特徴とするものである。
【００１１】
【００１２】本発明の半導体装置の製造方法は、例えば
トランジスタのしきい値電圧調整用イオン注入のような
イオン注入工程が製造プロセスの初期にある場合に、半
導体基板表面に選択的にイオン注入を行う際に用いるイ
オン注入用マスクパターンをイオン注入後そのままエッ
チングマスクに流用して、酸化マスク膜をエッチング
し、パターニングした酸化マスク膜をマスクとして選択
酸化を行うというものである。この選択酸化により第１
の酸化膜を基板上に部分的に形成した後、全面に第２の
酸化膜を形成すれば、第１の酸化膜があった箇所は第１
の酸化膜の膜厚と第２の酸化膜の膜厚を合計した膜厚を
有する酸化膜が形成されることになるので、この箇所の
酸化膜の厚膜化を図ることができる。
トランジスタのしきい値電圧調整用イオン注入のような
イオン注入工程が製造プロセスの初期にある場合に、半
導体基板表面に選択的にイオン注入を行う際に用いるイ
オン注入用マスクパターンをイオン注入後そのままエッ
チングマスクに流用して、酸化マスク膜をエッチング
し、パターニングした酸化マスク膜をマスクとして選択
酸化を行うというものである。この選択酸化により第１
の酸化膜を基板上に部分的に形成した後、全面に第２の
酸化膜を形成すれば、第１の酸化膜があった箇所は第１
の酸化膜の膜厚と第２の酸化膜の膜厚を合計した膜厚を
有する酸化膜が形成されることになるので、この箇所の
酸化膜の厚膜化を図ることができる。
【００１３】すなわち、本発明の方法は、膜厚の異なる
酸化膜を作り分けるためだけにフォトリソグラフィー工
程を追加するのではなく、イオン注入工程がある場合に
そのイオン注入用マスクパターンを酸化マスク膜のパタ
ーニングに流用し、選択酸化により酸化膜を厚膜化しよ
うとするものである。つまり、元来有しているイオン注
入前のフォトリソグラフィー工程を利用するだけであ
り、新たにフォトリソグラフィー工程を追加しないた
め、フォトリソグラフィー工程を増やすことなく、膜厚
の異なる酸化膜を作り分けることができる。
酸化膜を作り分けるためだけにフォトリソグラフィー工
程を追加するのではなく、イオン注入工程がある場合に
そのイオン注入用マスクパターンを酸化マスク膜のパタ
ーニングに流用し、選択酸化により酸化膜を厚膜化しよ
うとするものである。つまり、元来有しているイオン注
入前のフォトリソグラフィー工程を利用するだけであ
り、新たにフォトリソグラフィー工程を追加しないた
め、フォトリソグラフィー工程を増やすことなく、膜厚
の異なる酸化膜を作り分けることができる。
【００１４】本発明の方法では、半導体基板表面にイオ
ンが注入された領域の上の酸化膜が厚膜化されることに
なる。したがって、本発明の方法は、チャネル領域にし
きい値電圧調整用のイオン注入を行うと同時にチャネル
領域上のゲート酸化膜を厚膜化する必要があるＥＰＲＯ
Ｍの製造プロセスに好適なものとなる。そこで、前記第
２の酸化膜形成工程の後、フローティングゲート、絶縁
膜、コントロールゲートを順次形成すれば、書込消去領
域のゲート酸化膜の膜厚よりもチャネル領域のゲート酸
化膜の膜厚の方が厚いトランジスタを有する不揮発性半
導体記憶装置を作成することができる。ＥＰＲＯＭにお
いてチャネル領域のゲート酸化膜を厚膜化することによ
り、フローティングゲート−拡散層間の貫通電流の発生
およびその他のリーク電流の発生が抑制され、フローテ
ィングゲートに蓄積した情報の保持能力を向上させるこ
とができる。
ンが注入された領域の上の酸化膜が厚膜化されることに
なる。したがって、本発明の方法は、チャネル領域にし
きい値電圧調整用のイオン注入を行うと同時にチャネル
領域上のゲート酸化膜を厚膜化する必要があるＥＰＲＯ
Ｍの製造プロセスに好適なものとなる。そこで、前記第
２の酸化膜形成工程の後、フローティングゲート、絶縁
膜、コントロールゲートを順次形成すれば、書込消去領
域のゲート酸化膜の膜厚よりもチャネル領域のゲート酸
化膜の膜厚の方が厚いトランジスタを有する不揮発性半
導体記憶装置を作成することができる。ＥＰＲＯＭにお
いてチャネル領域のゲート酸化膜を厚膜化することによ
り、フローティングゲート−拡散層間の貫通電流の発生
およびその他のリーク電流の発生が抑制され、フローテ
ィングゲートに蓄積した情報の保持能力を向上させるこ
とができる。
【００１５】また、トランジスタのチャネル領域と書込
消去領域との間にこれら領域を分離するフィールド酸化
膜を形成してもよい。この構成とすることにより、トラ
ンジスタのチャネル領域と書込消去領域が分離され、電
荷の流れが互いの領域の動作に影響を及ぼすのを防止す
ることができる。
消去領域との間にこれら領域を分離するフィールド酸化
膜を形成してもよい。この構成とすることにより、トラ
ンジスタのチャネル領域と書込消去領域が分離され、電
荷の流れが互いの領域の動作に影響を及ぼすのを防止す
ることができる。
【００１６】酸化マスク膜としては、シリコン窒化膜等
を用いることができる。ところが、半導体基板としてシ
リコン基板を用い、酸化マスク膜としてシリコン窒化膜
を用いた場合、シリコン基板上に直接シリコン窒化膜を
形成すると、シリコン基板とシリコン窒化膜との界面に
大きな応力が発生し、結晶欠陥等のダメージが生じる恐
れがある。その場合、半導体基板と酸化マスク膜との間
に、これら半導体基板と酸化マスク膜との界面に生じる
応力を緩和する応力緩和膜を形成するとよい。応力緩和
膜としては、シリコン酸化膜等を用いることができる。
この応力緩和膜は酸化マスク膜の下に形成することにな
るため、イオン注入時にイオンが透過し得る膜である必
要がある。
を用いることができる。ところが、半導体基板としてシ
リコン基板を用い、酸化マスク膜としてシリコン窒化膜
を用いた場合、シリコン基板上に直接シリコン窒化膜を
形成すると、シリコン基板とシリコン窒化膜との界面に
大きな応力が発生し、結晶欠陥等のダメージが生じる恐
れがある。その場合、半導体基板と酸化マスク膜との間
に、これら半導体基板と酸化マスク膜との界面に生じる
応力を緩和する応力緩和膜を形成するとよい。応力緩和
膜としては、シリコン酸化膜等を用いることができる。
この応力緩和膜は酸化マスク膜の下に形成することにな
るため、イオン注入時にイオンが透過し得る膜である必
要がある。
【００１７】
【発明の実施の形態】以下、本発明の一実施の形態を図
１〜図３を参照して説明する。図１は本実施の形態のＥ
ＰＲＯＭのセルを示す平面図であり、図２、図３は本実
施の形態のＥＰＲＯＭの製造方法（半導体装置の製造方
法）を示す工程断面図である。
１〜図３を参照して説明する。図１は本実施の形態のＥ
ＰＲＯＭのセルを示す平面図であり、図２、図３は本実
施の形態のＥＰＲＯＭの製造方法（半導体装置の製造方
法）を示す工程断面図である。
【００１８】図１に示す本実施の形態のＥＰＲＯＭのセ
ルにおいて、符号２０ａ、２０ｂはフィールドパターン
であり、この矩形のパターン２０ａ、２０ｂの内側がア
クティブ領域を構成するＮ+不純物拡散層となり、外側
がフィールド領域となる。このパターン２０ａ、２０ｂ
を横切るようにフローティングゲート２１、コントロー
ルゲート２２が配置され、トランジスタを構成する。し
たがって、一方のパターン２０ａの内部がソース領域２
３、ドレイン領域２４となり、ソース領域２３とドレイ
ン領域２４の間が厚いゲート酸化膜を有するチャネル領
域２５となる。また、他方のパターン２０ｂの内部が薄
いトンネル酸化膜を有する書込消去領域２６となる。な
お、符号２７はソース領域２３、ドレイン領域２４にそ
れぞれ電位を与えるためのコンタクトホール、符号３９
は書込消去領域２６のコンタクトホール、符号４０はコ
ントロールゲート２２のコンタクトホール、である。
ルにおいて、符号２０ａ、２０ｂはフィールドパターン
であり、この矩形のパターン２０ａ、２０ｂの内側がア
クティブ領域を構成するＮ+不純物拡散層となり、外側
がフィールド領域となる。このパターン２０ａ、２０ｂ
を横切るようにフローティングゲート２１、コントロー
ルゲート２２が配置され、トランジスタを構成する。し
たがって、一方のパターン２０ａの内部がソース領域２
３、ドレイン領域２４となり、ソース領域２３とドレイ
ン領域２４の間が厚いゲート酸化膜を有するチャネル領
域２５となる。また、他方のパターン２０ｂの内部が薄
いトンネル酸化膜を有する書込消去領域２６となる。な
お、符号２７はソース領域２３、ドレイン領域２４にそ
れぞれ電位を与えるためのコンタクトホール、符号３９
は書込消去領域２６のコンタクトホール、符号４０はコ
ントロールゲート２２のコンタクトホール、である。
【００１９】上記構成のセルを形成する際には、まず、
図２（ａ）に示すように、ｐ型シリコン基板２８の表面
にフィールド酸化膜２９を形成する。本実施の形態で
は、トランジスタの外側はもとより、後でトランジスタ
のチャネル領域２５になる箇所と書込消去領域２６とな
る箇所の間にもフィールド酸化膜２９が形成されるよう
にする。次に、全面に膜厚２００Å程度のシリコン酸化
膜３０（応力緩和膜）を熱酸化法により形成した後、マ
スクパターンを形成してｎ型不純物をイオン注入するこ
とによりＮ+型不純物拡散層からなるソース領域２３、
ドレイン領域２４、書込消去領域２６の不純物拡散層４
１を形成する。次いで、膜厚１０００〜２０００Å程度
のシリコン窒化膜３１（酸化マスク膜）をＣＶＤ法によ
り形成する。
図２（ａ）に示すように、ｐ型シリコン基板２８の表面
にフィールド酸化膜２９を形成する。本実施の形態で
は、トランジスタの外側はもとより、後でトランジスタ
のチャネル領域２５になる箇所と書込消去領域２６とな
る箇所の間にもフィールド酸化膜２９が形成されるよう
にする。次に、全面に膜厚２００Å程度のシリコン酸化
膜３０（応力緩和膜）を熱酸化法により形成した後、マ
スクパターンを形成してｎ型不純物をイオン注入するこ
とによりＮ+型不純物拡散層からなるソース領域２３、
ドレイン領域２４、書込消去領域２６の不純物拡散層４
１を形成する。次いで、膜厚１０００〜２０００Å程度
のシリコン窒化膜３１（酸化マスク膜）をＣＶＤ法によ
り形成する。
【００２０】次に、フォトリソグラフィー工程により、
トランジスタのチャネル領域２５となる箇所が開口した
レジストパターン３２（イオン注入用マスクパターン）
を形成する。そして、このレジストパターン３２をマス
クとして、トランジスタのしきい値電圧を調整するため
のイオン注入を行う。ここでは、イオン種としてボロン
またはリンを用い、注入エネルギー１００〜２００Ｋｅ
Ｖ程度の条件でイオン注入を行う。
トランジスタのチャネル領域２５となる箇所が開口した
レジストパターン３２（イオン注入用マスクパターン）
を形成する。そして、このレジストパターン３２をマス
クとして、トランジスタのしきい値電圧を調整するため
のイオン注入を行う。ここでは、イオン種としてボロン
またはリンを用い、注入エネルギー１００〜２００Ｋｅ
Ｖ程度の条件でイオン注入を行う。
【００２１】次に、図２（ｂ）に示すように、イオン注
入時に用いたレジストパターン３２をそのままマスクと
して用いて、トランジスタのチャネル領域２５となる箇
所のシリコン窒化膜３１、シリコン酸化膜３０をシリコ
ン基板が露出するまでドライエッチングによりエッチン
グ、除去する。
入時に用いたレジストパターン３２をそのままマスクと
して用いて、トランジスタのチャネル領域２５となる箇
所のシリコン窒化膜３１、シリコン酸化膜３０をシリコ
ン基板が露出するまでドライエッチングによりエッチン
グ、除去する。
【００２２】次に、レジストパターン３２を除去した
後、図２（ｃ）に示すように、シリコン窒化膜３１をマ
スクとして選択酸化を行う。ここでは、熱酸化を行うこ
とによりシリコン窒化膜３１が形成されていないチャネ
ル領域２５のシリコン基板２８表面のみが酸化され、膜
厚２５０〜３００Å程度のシリコン酸化膜３３（第１の
酸化膜）を形成する。
後、図２（ｃ）に示すように、シリコン窒化膜３１をマ
スクとして選択酸化を行う。ここでは、熱酸化を行うこ
とによりシリコン窒化膜３１が形成されていないチャネ
ル領域２５のシリコン基板２８表面のみが酸化され、膜
厚２５０〜３００Å程度のシリコン酸化膜３３（第１の
酸化膜）を形成する。
【００２３】次に、図２（ｄ）に示すように、チャネル
領域２５のシリコン酸化膜３３のみが基板２８上に残る
ように、酸化マスク膜として用いたシリコン窒化膜３
１、シリコン酸化膜３０をそれぞれ除去する。このシリ
コン酸化膜３０を除去する際にチャネル領域２５上のシ
リコン酸化膜３３もエッチングされるため、チャネル領
域２５上のシリコン酸化膜は膜減りして、この時点での
残膜は５０〜１００Å程度となる。
領域２５のシリコン酸化膜３３のみが基板２８上に残る
ように、酸化マスク膜として用いたシリコン窒化膜３
１、シリコン酸化膜３０をそれぞれ除去する。このシリ
コン酸化膜３０を除去する際にチャネル領域２５上のシ
リコン酸化膜３３もエッチングされるため、チャネル領
域２５上のシリコン酸化膜は膜減りして、この時点での
残膜は５０〜１００Å程度となる。
【００２４】次に、図２（ｅ）に示すように、熱酸化法
により膜厚１００Å以下のシリコン酸化膜３４（第２の
酸化膜）を全面に形成する。この時、シリコン酸化膜３
４はチャネル領域２５の厚いシリコン酸化膜３３上にも
成長するため、チャネル領域２５上の酸化膜厚は２層の
シリコン酸化膜厚の合計となり、膜厚ｔ1 が１００〜１
５０Åとなる（以下、この部分の厚いシリコン酸化膜を
符号３７とする）。一方、書込消去領域２６では、ここ
で形成した膜厚ｔ2 が１００Å以下のシリコン酸化膜３
４がトンネル現象を生じさせる薄い酸化膜となる。
により膜厚１００Å以下のシリコン酸化膜３４（第２の
酸化膜）を全面に形成する。この時、シリコン酸化膜３
４はチャネル領域２５の厚いシリコン酸化膜３３上にも
成長するため、チャネル領域２５上の酸化膜厚は２層の
シリコン酸化膜厚の合計となり、膜厚ｔ1 が１００〜１
５０Åとなる（以下、この部分の厚いシリコン酸化膜を
符号３７とする）。一方、書込消去領域２６では、ここ
で形成した膜厚ｔ2 が１００Å以下のシリコン酸化膜３
４がトンネル現象を生じさせる薄い酸化膜となる。
【００２５】次に、図３（ｆ）に示すように、ＣＶＤ法
により膜厚１００〜２００Å程度の第１層ポリシリコン
膜３５を全面に成膜した後、フローティングゲート形成
用のレジストパターン３６を形成し、このレジストパタ
ーン３６を用いてポリシリコン膜３５をパターニングす
ることにより、図３（ｇ）に示すようなポリシリコンか
らなるフローティングゲート２１がシリコン酸化膜３４
上に形成される。
により膜厚１００〜２００Å程度の第１層ポリシリコン
膜３５を全面に成膜した後、フローティングゲート形成
用のレジストパターン３６を形成し、このレジストパタ
ーン３６を用いてポリシリコン膜３５をパターニングす
ることにより、図３（ｇ）に示すようなポリシリコンか
らなるフローティングゲート２１がシリコン酸化膜３４
上に形成される。
【００２６】以下、シリコン酸化膜、第２層ポリシリコ
ン膜を順次成膜し、これらをそれぞれパターニングする
ことにより、第２ゲート絶縁膜３８、コントロールゲー
ト２２を形成することにより、図３（ｈ）に示すような
ＥＰＲＯＭのセルトランジスタが完成する。
ン膜を順次成膜し、これらをそれぞれパターニングする
ことにより、第２ゲート絶縁膜３８、コントロールゲー
ト２２を形成することにより、図３（ｈ）に示すような
ＥＰＲＯＭのセルトランジスタが完成する。
【００２７】本実施の形態のＥＰＲＯＭの製造方法の場
合、トランジスタの書込消去領域２６ではゲート酸化膜
がシリコン酸化膜３４のみから構成されるため、トンネ
ル現象が生じるだけの薄い酸化膜となるのに対し、チャ
ネル領域２５では選択酸化によるシリコン酸化膜３３の
膜厚とシリコン酸化膜３４の膜厚を合計した膜厚を有す
る酸化膜３７が形成されることになるので、チャネル領
域２５のゲート酸化膜の厚膜化を図ることができる。
合、トランジスタの書込消去領域２６ではゲート酸化膜
がシリコン酸化膜３４のみから構成されるため、トンネ
ル現象が生じるだけの薄い酸化膜となるのに対し、チャ
ネル領域２５では選択酸化によるシリコン酸化膜３３の
膜厚とシリコン酸化膜３４の膜厚を合計した膜厚を有す
る酸化膜３７が形成されることになるので、チャネル領
域２５のゲート酸化膜の厚膜化を図ることができる。
【００２８】この際、しきい値電圧調整用のイオン注入
工程で用いたレジストパターン３２をシリコン窒化膜３
１のパターニングに流用し、このシリコン窒化膜３１を
マスクとした選択酸化により酸化膜を厚膜化している。
チャネル領域２５のゲート酸化膜を厚膜化したことによ
り、フローティングゲート−拡散層間の貫通電流の発生
およびその他のリーク電流の発生が抑制され、フローテ
ィングゲートに蓄積した情報の保持能力を向上させるこ
とができる。
工程で用いたレジストパターン３２をシリコン窒化膜３
１のパターニングに流用し、このシリコン窒化膜３１を
マスクとした選択酸化により酸化膜を厚膜化している。
チャネル領域２５のゲート酸化膜を厚膜化したことによ
り、フローティングゲート−拡散層間の貫通電流の発生
およびその他のリーク電流の発生が抑制され、フローテ
ィングゲートに蓄積した情報の保持能力を向上させるこ
とができる。
【００２９】このように、新たにフォトリソグラフィー
工程を追加しないため、フォトリソグラフィー工程を増
やすことなく、書込消去領域２６とチャネル領域２５と
で膜厚の異なるゲート酸化膜を作り分けることができ
る。その結果、本方法により製造されたＥＰＲＯＭの情
報保持能力の向上と、コスト低減・工期低減の双方を同
時に実現することができる。
工程を追加しないため、フォトリソグラフィー工程を増
やすことなく、書込消去領域２６とチャネル領域２５と
で膜厚の異なるゲート酸化膜を作り分けることができ
る。その結果、本方法により製造されたＥＰＲＯＭの情
報保持能力の向上と、コスト低減・工期低減の双方を同
時に実現することができる。
【００３０】また、仮にシリコン基板上にシリコン窒化
膜を直接形成すると、シリコン基板とシリコン窒化膜と
の界面に大きな応力が発生し、結晶欠陥等のダメージが
生じる恐れがある。ところが、本実施の形態の場合、シ
リコン基板２８とシリコン窒化膜３１との間にシリコン
酸化膜３０が介在しているため、ダメージの発生が防止
されて良質なゲート酸化膜が形成され、リーク電流の低
減を図ることができる。さらに、本実施の形態の場合、
チャネル領域２５と書込消去領域２６との間にこれら領
域を分離するフィールド酸化膜２９が形成されているた
め、電荷の流れが互いの領域の動作に影響を及ぼすのを
防止することができる。
膜を直接形成すると、シリコン基板とシリコン窒化膜と
の界面に大きな応力が発生し、結晶欠陥等のダメージが
生じる恐れがある。ところが、本実施の形態の場合、シ
リコン基板２８とシリコン窒化膜３１との間にシリコン
酸化膜３０が介在しているため、ダメージの発生が防止
されて良質なゲート酸化膜が形成され、リーク電流の低
減を図ることができる。さらに、本実施の形態の場合、
チャネル領域２５と書込消去領域２６との間にこれら領
域を分離するフィールド酸化膜２９が形成されているた
め、電荷の流れが互いの領域の動作に影響を及ぼすのを
防止することができる。
【００３１】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態ではレジストパターンをイオン注入
用マスクとして用いたが、レジストマスクに代えて、他
の膜からなるイオン注入用マスクを用いてもよい。ただ
し、ここで用いるイオン注入用マスクの材料は、後で酸
化マスク膜のエッチングのマスクともなるものであるか
ら、酸化マスク膜のエッチングに対する耐性を持つもの
でなければならない。その他、実施の形態で示した各種
膜の種類、膜厚等、具体的な記載に関しては適宜変更が
可能である。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態ではレジストパターンをイオン注入
用マスクとして用いたが、レジストマスクに代えて、他
の膜からなるイオン注入用マスクを用いてもよい。ただ
し、ここで用いるイオン注入用マスクの材料は、後で酸
化マスク膜のエッチングのマスクともなるものであるか
ら、酸化マスク膜のエッチングに対する耐性を持つもの
でなければならない。その他、実施の形態で示した各種
膜の種類、膜厚等、具体的な記載に関しては適宜変更が
可能である。
【００３２】また、上記実施の形態では、ＥＰＲＯＭの
製造方法を例に挙げて説明したが、その他、例えば異な
るゲート電圧で動作するトランジスタを１つのチップ内
に混載するデバイスの製造プロセス（例えばマルチオキ
サイドプロセス）に本発明を適用することも可能であ
る。
製造方法を例に挙げて説明したが、その他、例えば異な
るゲート電圧で動作するトランジスタを１つのチップ内
に混載するデバイスの製造プロセス（例えばマルチオキ
サイドプロセス）に本発明を適用することも可能であ
る。
【００３３】
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置の製造方法によれば、フォトリソグラフィー
工程数を増加させることなく、膜厚の異なるゲート酸化
膜を形成することができ、フォトリソグラフィー工程の
削減によるコスト低減、工期低減と、ゲート酸化膜厚の
最適化による素子特性の向上の双方を同時に実現できる
製造方法を提供することができる。
半導体装置の製造方法によれば、フォトリソグラフィー
工程数を増加させることなく、膜厚の異なるゲート酸化
膜を形成することができ、フォトリソグラフィー工程の
削減によるコスト低減、工期低減と、ゲート酸化膜厚の
最適化による素子特性の向上の双方を同時に実現できる
製造方法を提供することができる。
【図１】 本発明の一実施の形態であるＥＰＲＯＭのセ
ルを示す平面図である。
ルを示す平面図である。
【図２】 同、ＥＰＲＯＭの製造方法を示す工程断面図
であり、図１のＡ−Ａ線に沿う断面図である。
であり、図１のＡ−Ａ線に沿う断面図である。
【図３】 同、工程断面図の続きである。
【図４】 従来のＥＰＲＯＭの製造方法の一例を示す工
程断面図である。
程断面図である。
【図５】 従来のＥＰＲＯＭの製造方法の他の例を示す
工程断面図である。
工程断面図である。
２１ フローティングゲート ２２ コントロールゲート ２３ ソース領域 ２４ ドレイン領域 ２５ チャネル領域 ２６ 書込消去領域 ２８ ｐ型シリコン基板（半導体基板） ２９ フィールド酸化膜 ３０ シリコン酸化膜（応力緩和膜） ３１ シリコン窒化膜（酸化マスク膜） ３２ レジストパターン（イオン注入用マスクパター
ン） ３３ シリコン酸化膜（第１の酸化膜） ３４ シリコン酸化膜（第２の酸化膜）
ン） ３３ シリコン酸化膜（第１の酸化膜） ３４ シリコン酸化膜（第２の酸化膜）
フロントページの続き (56)参考文献 特開 平６−53316（ＪＰ，Ａ) 特開 平８−125007（ＪＰ，Ａ) 特開 平９−321151（ＪＰ，Ａ) 特開 平５−160396（ＪＰ，Ａ) 特開 昭59−152637（ＪＰ，Ａ) 麻蒔立男，超微細加工の基礎−半導体 製造技術−，日本，日刊工業新聞社, 1993年３月25日，ｐ．12−13 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (6)
- 【請求項１】 半導体基板上に後の選択酸化時のマスク
となる酸化マスク膜を形成する工程と、該酸化マスク膜
上にイオン注入用マスクパターンを形成する工程と、該
イオン注入用マスクパターンをマスクとして前記酸化マ
スク膜を通して前記半導体基板中にイオン注入を行う工
程と、前記イオン注入用マスクパターンをそのままマス
クとして用いて該イオン注入用マスクパターンが存在し
ない箇所の前記酸化マスク膜をエッチング除去する工程
と、前記イオン注入用マスクパターンを除去する工程
と、前記酸化マスク膜をマスクとして選択酸化を行うこ
とにより前記半導体基板上の前記酸化マスク膜が存在し
ない箇所にゲート酸化膜を構成する第１の酸化膜を形成
する工程と、前記酸化マスク膜を除去する工程と、その
後に前記第１の酸化膜が形成された半導体基板を酸化し
て全面にゲート酸化膜を構成する第２の酸化膜を形成す
る工程とを有し、前記イオン注入用マスクパターンはト
ランジスタのチャネル領域となる箇所が少なくとも開口
したパターンであり、前記イオン注入工程では前記トラ
ンジスタのしきい値電圧調整用のイオン注入を行うこと
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記酸化マスク膜としてシリコン窒化膜
を用いることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項３】 前記第２の酸化膜形成工程の後、フロー
ティングゲート、絶縁膜、コントロールゲートを順次形
成することにより、書込消去領域のゲート酸化膜の膜厚
よりも前記チャネル領域のゲート酸化膜の膜厚の方が厚
いトランジスタを有する不揮発性半導体記憶装置を作成
することを特徴とする請求項１または２に記載の半導体
装置の製造方法。 - 【請求項４】 前記トランジスタのチャネル領域と書込
消去領域との間にこれら領域を分離するフィールド酸化
膜を形成することを特徴とする請求項３に記載の半導体
装置の製造方法。 - 【請求項５】 前記半導体基板と前記酸化マスク膜との
間に、これら半導体基板と酸化マスク膜との界面に生じ
る応力を緩和する応力緩和膜を形成することを特徴とす
る請求項１ないし４のいずれかに記載の半導体装置の製
造方法。 - 【請求項６】 前記応力緩和膜としてシリコン酸化膜を
用いることを特徴とする請求項５に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04721099A JP3292170B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04721099A JP3292170B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000252446A JP2000252446A (ja) | 2000-09-14 |
| JP3292170B2 true JP3292170B2 (ja) | 2002-06-17 |
Family
ID=12768804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04721099A Expired - Fee Related JP3292170B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3292170B2 (ja) |
-
1999
- 1999-02-24 JP JP04721099A patent/JP3292170B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 麻蒔立男，超微細加工の基礎−半導体製造技術−，日本，日刊工業新聞社，１９９３年３月２５日，ｐ．１２−１３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000252446A (ja) | 2000-09-14 |
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