DE69325442T2 - Nichtflüchtige Flash-EEPROM-Speicheranordnung - Google Patents

Description

• Die vorliegende Erfindung betrifft eine nicht flüchtige Flash- EEPROM-Speicheranordnung sowie ein Verfahren zum Vorspannen solch einer Flash-EEPROM-Speicheranordnung.
• Flash-EEPROM-Speicher bestehen bekannterweise aus einer Anordnung einschließlich einer Anzahl von Zellen, welche in Zeilen und Spalten angeordnet sind und mit einer Schaltungsanordnung verbunden sind, die ermöglicht, daß sie elektronisch beschrieben (programmiert), ausgelesen und gelöscht werden können, und zwar extrem schnell und mit einer hohen Dichte-Integration.
• Flash-EEPROM-Speicherzellen sind ähnlich denen von EEPROMs, und zwar mit Ausnahme der Tatsache, daß sie eine sehr dünne Gate-Oxidschicht (zwischen dem Substrat und dem Bereich des schwebenden Gates) aufweisen.
• Obwohl sehr vielversprechend zum gegenwärtigen Zeitpunkt aufgrund der obigen Charakteristika - elektrische Löschbarkeit und hohe Dichte - haben Flash-EEPROM-Speicher fortlaufend eineinige Nachteile, welche ihre Verwendung beschränken.
• Einer der Hauptnachteile dieses Speichertyps kommt von der Streuung des Schwellwerts der gelöschten Zellen (d. h. die Spannung, welche zwischen dem Steuer-Gate und dem Source- Bereichen anzulegen ist, um die Zelle einzuschalten). Solch eine Streuung, welche durch eine Glockenkurve darstellbar ist, die um einen Mittelwert zentriert ist, kommt von dem angewendeten Löschverfahren, das im Anlegen einer hohen Spannung an die Source-Bereiche der Zellen zum Extrahieren von Elektronen aus dem schwebenden Gate besteht (anders als bei EEPROM- Speichern, wo das Löschen durch Ultraviolettstrahlung erreicht wird). Das Ergebnis des elektronischen Löschens der Zellen, wie oben beschrieben, hängt von verschiedenen Faktoren ab: Kanallänge (welche von einer Zelle zur anderen aufgrund der Fehlausrichtung der Herstellungsmasken oder anderer technischer Probleme variieren kann); die an die jeweilige Zellen angelegte Löschspannung (die Source-Bereiche der Flash-EEPROM-Zellen sind in einer einzelnen Diffusion gebildet, welche durch Kontakte und unter regelmäßigen Intervallen an eine Metall- Source-Leitung angeschlossen ist; aufgrund des Reihenwiderstandes der N&spplus;-Diffusion ist jedoch die Löschspannung der Zellen, die am weitesten von den Kontakten weg sind, verschieden von und niedriger als diejenige der näheren Zellen); die nach dem Programmieren erreichte Schwellspannung (ebenfalls variabel); und Phänomene schwachen Löschens.
• Ein weiterer typischer Nachteil von Flash-EEPROM-Speichern ist die Möglichkeit von Lesefehlern aufgrund der Gegenwart von überlöschten Zellen und die Abwesenheit von Auswahltransistoren für jede einzelne Zelle, wie bei EEPROM-Speichern.
• Eine Speicheranordnung des im Oberbegriff des Anspruchs 1 definierten Typs ist offenbart in der WO-A-8 906 429, wobei die Source-Bereiche der Steuertransistoren alle miteinander verbunden sind und die Anordnung auf übliche Art und Weise vorspannbar ist. Die Gegenwart von Source-Bereichen, welche die gesamte Breite der Speicherzeilen aufspannen, involviert Rauschen beim Speicherbetrieb; eine standardmäßige Vorspannung schließt die Möglichkeit von Lesefehlern nicht aus. Beispiele von Speicheranordnungen einschließlich Steuertransistoren, welche mit den Source-Leitungen der Speicherzellen verbunden sind, sind ebenfalls offenbart in der US-A-4,972,371 und der GB-A-2,099,650. In der US-A-5,016,215 sind eine EEPROM- Anordnung mit doppelt diffundierten Drain-Bereichen und spezifische Dotiermaterialien für die Speicherzellen offenbart.
• Eine Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung eines Flash-EEPROM-Speichers, der derart entworfen ist, daß er die zuvor erwähnten Nachteile überwindet.
• Gemäß der vorliegenden Erfindung sind eine Flash-EEPROM- Speicheranordnung sowie ein Verfahren zum Vorspannen solch einer Flash-EEPROM-Anordnung geschaffen, wie in Anspruch 1 bzw. 6 beansprucht.
• Eine bevorzugte, nicht beschränkende Ausführungsform der vorliegenden Erfindung wird beispielshalber unter Bezugnahme auf die begleitenden Zeichnungen beschrieben.
• In den Figuren zeigen:
• Fig. 1 ein elektrisches Diagramm eines Abschnitts einer bekannten Flash-EEPROM-Speicheranordnung;
• Fig. 2 das Layout der bekannten Speicheranordnung nach Fig. 1;
• Fig. 3 ein elektrisches Diagramm, wie in Fig. 1, eines Flash-EEPROM-Speichers in Übereinstimmung mit der vorliegenden Erfindung;
• Fig. 4 das Layout von der Flash-EEPROM-Speicheranordnung nach Fig. 3;
• Fig. 5 eine größer skalierte Ansicht eines Details in Fig. 2;
• Fig. 6 eine Darstellung einer Schwellspannungsverteilung, welche von der Fehlausrichtung der Herstellungsmasken herrührt;
• Fig. 7 die Dekodierarchitektur einer bekannten Anordnung;
• Fig. 8 einen Querschnitt einer Speicherzelle in Übereinstimmung mit der vorliegenden Erfindung;
• Fig. 9 die Dekodierarchitektur der Anordnung gemäß der vorliegenden Erfindung;
• Fig. 10 die Verbindung einer Anzahl von Zellen in der bekannten Anordnung von Fig. 1;
• Fig. 11 die gleiche Ansicht wie Fig. 10 bezüglich der Anordnung gemäß der vorliegenden Erfindung; und
• Fig. 12 die Strom-Spannungs-Charakteristika der Speicheranordnungszellen.
• Für ein besseres Verständnis der vorliegenden Erfindung wird zunächst auf Fig. 1 Bezug genommen, welche die Architektur eines Abschnitts einer bekannten Flash-EEPROM-Speicheranordnung (die insgesamt mit 1 bezeichnet ist) zeigt.
• Wie in Fig. 1 gezeigt, umfaßt die Anordnung 1 eine Anzahl von Zellen 2, welche in Zeilen und Spalten angeordnet sind und in Sektoren 3 geteilt sind, die jeweils eine vorbestimmte Anzahl von Spalten umfassen. Die Zellen in derselben Zeile in jedem Sektor 3 weisen Gate-Bereiche auf, die mit derselben Wortleitung WL0-WL4 verbunden sind; die Zellen in derselben Spalte weisen Drain-Bereiche, die mit derselben Bitleitung (BL0-BL4, BLn) verbunden sind; und alle Zellen in dem Sektor haben gegenseitig verbundene Source-Bereiche. Insbesondere sind die Source-Bereiche der Zellen 2 in jeder Zeile im Sektor gegenseitig durch eine Source-Leitung 4 verbunden (welche aus derselben Source-Diffusion besteht, wie klarer in Fig. 2 dargestellt), welche für jeweils zwei benachbarte Zeilen gemeinsam vorliegt. Für jeden einzelnen Sektor ist eine Metall-Leitung 5 vorgesehen, die parallel zu den Bitleitungen verläuft und dieselben Source-Leitungen 4 kontaktiert. Die Metall-Leitung 5 ist mit einem gemeinsamen Source-Knoten SN verbunden, der wiederum auf Masse gelegt ist oder mit der Versorgung über zwei alternativ gesteuerte Schalter 6 und 7 verbindbar ist, welche einen Teil der Schaltungsanordnung bilden (extern bezüglich der Speicheranordnung, obwohl auf demselben Chip ausgebildet).
• Ein beispielhaftes Layout der Anordnung nach Fig. 1 ist in Fig. 2 gezeigt, welches eine N-Diffusion 10 gebildet in einem P-Typ-Substrat 11 zeigt (und Drain- und Source-Bereiche 12 und 13 der Zellen 2 sowie Source-Leitungen 4 bildet); Polysilizium-Streifen 14 (welche Wortleitungen WL bilden); Metall- Leitungen 15 (welche Bitleitungen BL definieren; Drain- Kontakte 16 zwischen den Drain-Bereichen 12 und den Metall- Leitungen 15; eine Metall-Leitung 5 mit Source-Kontakten 18; sowie Feld-Oxidbereiche 19, welche die Zellen 2 umgeben und elektrisch separieren.
• Wie ersichtlich, ist zum Ermöglichen der Bildung der Source- Kontakte 18 der ansonsten gerade Verlauf der Polysiliziumstreifen 14 um die Kontakte 18 an der Metall-Leitung "umgeleitet", wobei die Konfiguration nicht nur die Struktur kompliziert, sondern auch Probleme hinsichtlich der Herstellung bereitet.
• Fig. 3 zeigt die Speicheranordnung 20 gemäß der vorliegenden Erfindung, welche wiederum eine Anzahl von Zellen 21 aufweist, die in Zeilen und Spalten angeordnet sind. Wie bei der bekannten Struktur sind die Gate-Bereiche der Zellen 21 in derselben Zeile mit derselben Wortleitung WL0-WL4 verbunden; sind die Drain-Bereiche der Zellen in derselben Spalte mit derselben Bitleitung BL0-BL4, ... BL16, BL17.., verbunden; und sind die Zellen wiederum in Sektoren 22 gruppiert, in diesem Fall jeweils vorzugsweise mit 16 Spalten.
• Anders als bei der Anordnung nach Fig. 1 jedoch haben die benachbarten Zellen 21 in jeder Zeile im Sektor 22 die Source- Bereiche mit demjenigen eines Steuer- oder "Durchlaß"- Transistors 23 verbunden. Die Durchlaß-Transistoren 23 in jedem Sektor 22 sind gegenseitig verbunden und haben insbesondere Drain-Bereiche, welche mit einer Steuerleitung BLP0, BLP1, verbunden sind, die parallel zu Bitleitungen BL verlaufen. Alle Gate-Berichte der Durchlaß-Transistoren 23 in jeder Zeile sind mit der jeweiligen Wortleitung WL0, WL1, ... verbunden (und somit miteinander und mit den Gate-Bereichen der Zellen 21 in derselben Zeile), und die Source-Bereiche der Durchlaß- Transistoren 23 und zugehörigen Zellen 21 sind über jeweilige Source-Leitungen 24 verbunden.
• Die Durchlaß-Transistoren 23 sind übliche N-Kanal-MOS- Transistoren, wobei die einzige Voraussetzung ist, daß die Schwell-Spannung zu allen Zeiten positiv sein sollte, und zwar sogar unter den schlimmsten Bedingungen aufgrund von Herstellungsproblemen (Prozeß Ecken resultierend von Masken Fehlausrichtung) und Temperaturvariationen.
• Fig. 4 zeigt das Layout eines Teils der Speicheranordnung 20, insbesondere ein Teil zweier benachbarter Sektoren 22. Wie in Fig. 2 bezüglich der bekannten Anordnung zeigt Fig. 4 eine N-Diffusion 27, die in einem P-Typ-Substrat 28 gebildet ist (und die Drain- und Source-Bereiche 29 und 30 der Zellen 21 sowie die Source-Leitung 24 bildet); Polysiliziumstreifen 31 (die Wortleitungen WL bilden); Metall-Leitungen 32 (die Bitleitungen BL definieren); und Drain-Kontakte 33 zwischen Drain-Bereichen 29 der Diffusion 27 und den Metall-Leitungen 32.
• Wie in Fig. 2 hat die Diffusion 27 eine gitterartige Anordnung mit sich schneidenden horizontalen und vertikalen Streifen 27a, 27b (mit der Ausnahme der Kanalbereiche). Anders als das bekannte Layout jedoch sind die horizontalen Streifen 27a der Diffusion 27, die die Source-Leitungen 24 bilden, nicht kontinuierlich, sondern unterbrochen am Ende eines jeweiligen Sektors und sind separiert durch eine Feldoxidschicht 34, welche ebenfalls die Drain-Bereiche 29 der Zellen 22 in benachbarten Spalten separiert. Die Durchlaß-Transistoren 23 sind zwischen einem Sektor und dem nächsten gebildet. Insbesondere sind die Drain und Source-Bereiche 35 und 36 der Durchlaß- Transistoren in einem vertikalen Streifen 27c gebildet (unterbrochen an den Kanalbereichen), der durch dieselbe Diffusion 27 gebildet ist. Eine Metall-Leitung 38, welche die Leitung BLP definiert, verläuft über den Streifen 27c parallel zu den Metall-Leitungen 32 und ist elektrisch mit den Drain-Bereichen 35 durch Drain-Kontakte 39 verbunden. Die Source-Bereiche 36 der Durchlaß-Transistoren 23 sind durch horizontale Streifen 27a mit den Source-Bereichen 30 der Zellen 21 in nur einem der zwei benachbarten Sektoren verbunden (in diesem Fall der nach rechts verlaufende). Dieselben Polysilizium-Leitungen 31, welche die Steuergate-Bereiche der Zellen 21 bilden, bilden ebenfalls die Gate-Bereiche der Durchlaß-Transistoren 23.
• Mittels der Durchlaß-Transistoren ist es möglich, die Source- und Drain-Bereiche hinsichtlich des Dotierprofils zu invertieren. Insbesondere wurde bereits, um die Zellen zu befähigen, der Spannung zu widerstehen, welche während des Löschens durch die hohe Spannung zwischen den Gate- und Source-Bereichen (12 V gegenwärtig) verursacht wird, ein Vorschlag gemacht, einen abgestuften Substrat-Source-Übergang mit einem zusätzlichen Implantations-Step zu schaffen, so daß der Source-Bereich aus zwei Teilen besteht: einem tieferen, leichter dotierten Teil, der das Substrat (Body) kontaktiert; und einem stärker dotier ten Teil, welcher der Oberfläche des Chips des Halbleitermaterials gegenüberliegt.
• Solch eine Lösung (nicht in dem Layout von Fig. 2 aus Gründen der Klarheit gezeigt) hat dennoch die Einflüsse der möglichen Fehlausrichtung der Masken verstärkt. Tatsächlich können im Fall einer Fehlausrichtung zwischen der Poly 2-Maske (zum Gestalten der zweiten Polysiliziumschicht zum Bilden der Steuer- Gate-Bereiche und Wortleitungen) und der Aktivbereich-Maske (zum Definieren der dicken Feldoxidschicht zum Separieren der Bereiche, in denen die Zellen zu bilden sind) die abgerundeten Ecken des Feldoxids unter das Gate der Zelle dringen, um so die tatsächliche Breite des Kanals zu erhöhen und den Zellkopplungsfaktor zu reduzieren. Ein Beispiel dafür ist in Fig. 5 gezeigt, worin der Fehler aus Gründen der Klarheit übertrieben dargestellt ist und die einen Teil des Layouts von Fig. 2 zeigt, und zwar mit der Ausnahme der Metall-Leitungen 15. In dem gezeigten Beispiel präsentiert die Zelle 2' das obige Problem, welches durch die starke Implantation zum Bilden der angereicherten Source-Bereiche verschlimmert wird (gepunktete Linie in Fig. 5). Das Problem (ebenfalls bekannt als "Trichter-Effekt") wird weiter verschlimmert, in dem Fall der Fehlausrichtung der Maske der starken Implantation (welche längliche Öffnungen aufweist, deren obere und untere Kanten grob zusammenfallen mit der zentralen Linie der Wortleitungen 14), wobei in diesem Fall die Implantation daran scheitern kann, die Source-Bereiche 13 vollständig zu bedecken.
• Dies resultiert deshalb in einer Variation in bestimmten Zellparametern einschließlich der Schwellspannung. In dem gezeigten Beispiel sind nur die Hälfte der Zellen beeinfluß (Zellen 2'), was in einer Differenz in der Schwellspannungsverteilung und in einer Doppelglocken-Kurve resultiert, wie in Fig. 6 gezeigt, die die Anzahl von Zellen N mit einer Schwellspannung VT zeigt. Fig. 6 zeigt drei Kurven: Die Kurve I bezüglich der ausgerichteten Zellen (oder besser diejenigen, bei denen die Fehlausrichtung keinen Einfluß auf die Schwellspannung hat); die Kurve 11 bezüglich der durch die Fehlausrichtung beeinflußten Zellen, und die Kurve III (Doppelmaximumkurve) bezüglich beider Typen von Zellen (ausgerichtet und fehlausgerichtet).
• Solch ein Verteilungsmuster ist insbesondere insofern nachteilhaft, als das zusätzlich zur Aufweitung des Schwellspannungsbereichs ebenfalls ein Anstieg in der Anzahl von überlöschten (verarmten) Zellen mit einer negativen Schwellspannung resultiert, d. h. diese können eingeschaltet werden, obwohl sie nicht zum Lesen selektiert sind.
• Um das obige Problem zu erläutern, zeigt Fig. 7 vier Zellen 2, bezeichnet mit A-D, welche einen Teil von zwei Zeilen und zwei aufeinanderfolgenden Spalten bilden und mit Wortleitungen WL2, WL3 und Bitleitungen BL2, BL3 verbunden sind. An einem Ende der Bitleitungen BL ist ein Spaltendekodierer CD vorgesehen, und zwar einschließlich Auswahltransistoren T2, T3, nämlich einen für jede Spalte, welche durch jeweilige Spaltenauswahlsignale YN2, YN3 steuerbar sind. Die Auswahltransistoren T2, T3 sind in bekannter Art und Weise an einen Transistor TM angeschlossen, der mit dem Signal YM versorgt wird; ein Strom/-Spannungswandler 40 zum Verhindern einer unerwünschten Erhöhung in der Drain-Spannung; einer Last 41 und einem Leseverstärker 42, von dem ein Eingang mit einem Anschluß der Last 41 verbunden ist und der andere Eingang mit der Referenzspannung VR versorgt wird.
• Es wird angenommen, daß die Zelle A zu lesen ist und daß alle Zellen in idealem Zustand vorliegen (keine verarmten Zellen). Mittels eines Zeilendekodierers RD, wird die Wortleitung WL2 in bekannter Art und Weise auf die Versorgungsspannung VCC gebracht (üblicherweise 5 V); die übrigen Wortleitungen (WL3) werden auf Masse gelegt; die Source-Bereiche aller Zellen werden auf Masse gelegt; die adressierte Bitleitung BL2 wird auf eine Spannung gebracht, die niedriger als die Versorgungsspannung ist (üblicherweise 1 V) durch T2 und TM; und die übrigen Bitleitungen (BL3) werden virtuell auf Masse gelegt. Falls in der obigen Situation die Zelle A gelöscht wird, beginnt sie zu leiten, und Strom fließt entlang der Leitung BL2 durch A auf Masse (gepunktete Linie II); und alle anderen Zellen, die mit derselben Spalte BL2 verbunden sind, bleiben inaktiv, da sie einen Source-Drain-Spannungsabfall Vgs von Null aufweisen. Falls umgekehrtermaßen die Zelle A beschrieben wird, schaltet sie nicht ein, und kein Strom wird zur Verfügung gestellt. Die Gegenwart oder Abwesenheit eines Stroms entlang der Leitung BL2 wird durch den Leseverstärker 42 erfaßt, welcher demgemäß ein logisches Signal erzeugt. Falls andererseits die Zelle B so verarmt ist, daß sie eine Schwellspannung von Null oder eine negative Schwellspannung aufweist, und sogar bei Vgs = 0 einschaltet, resultiert das in dem Durchlaß eines Stroms 12 entlang der Bitleitung BL2. Dieser Strom kann durch den Verstärker 42 fehlinterpretiert werden in dem Sinne als daß er sich auf eine jungfräuliche Zelle bezieht, was dann in einem Lesefehler resultiert.
• Das Problem fehlausgerichteter Zellen, welches in einem wahrscheinlichen Anstieg der Anzahl verarmter Zellen resultiert, wird hier gelöst durch Invertierung der angereicherten Bereiche, wie im Querschnitt einer Zelle 21 von Fig. 8 gezeigt, wobei dieselben Bezugszeichen wie in Fig. 4 versendet sind, allerdings mit der Ausnahme des Drain-Bereichs, welcher in Fig. 4 aus Klarheitsgründen vereinfacht ist. Fig. 8 zeigt ein P-Typ-Substrat 28 (gesetzt auf die Spannung Vb) mit einer N- Source-Diffusion 30 (gesetzt auf die Spannung Vs) und einem Drain-Bereich 29 (gesetzt auf die Spannung Vd). Wie ersichtlich, umfaßt der Drain-Bereich 29 einen ersten tieferen N-Typ- Bereich 44 sowie einen zweiten Bereich 45 gegenüberliegend der größeren Oberfläche 51 des Substrats mit N&spplus;-Leitung und deshalb stärker dotiert im Vergleich zum Bereich 43 mittels einer Phosporimplantation. Fig. 8 zeigt ebenfalls eine dünne Gate- Oxid-Schicht 46; einen erdfreien Gate-Bereich 47; eine dielektrische Zwischenpolyschicht 48; einen Steuer-Gate-Bereich 49 (bestehend aus einem Polysiliziumstreifen 31 und eingestellt auf die Spannung Vg); sowie eine Schutz-Oxid-Schicht 50.
• Dies resultiert daher in einem abgestuften Substrat-DrainÜbergang und einem scharfen Substrat-Source-Übergang (gebildet durch eine Arsen-Implantation), was in einer Inversion der Charakteristika der zwei Übergänge im Vergleich zur bekannten Lösung resultiert. Als solches tritt im Fall der Fehlausrichtung der Poly 2- und Aktivbereichmaske keine Durchdringung unter dem Gate-Bereich von hochdotierten Bereichen auf (in diesem Fall Bereiche 12 im Gegensatz zu Bereiche 13 in Fig. 5), was in dem Anstieg der kapazitiven Kopplung und einer großen Reduzierung der Streuung der charakteristischen Größen der Zelle resultiert (insbesondere der Schwellspannung). Die Schwellspannungsverteilung kann deshalb durch eine Einzelglockenkurve dargestellt werden, und zwar ähnlich zu I in Fig. 6, was eine Reduzierung der Anzahl von überlöschten oder verarmten (negatives VT) Zellen anzeigt.
• Die Durchlaß-Transistoren 23 verhindern ebenfalls irgendeinen direkten Beitrag, welcher durch irgendwelche verarmten Zellen an derselben Bitleitung während des Lesens geschaffen werden kann (wie bei dem bekannten Speicher, der mit Bezug auf Fig. 7 beschrieben wurde). Tatsächlich haben alle Zellen an derselben adressierten Bitleitung (mit der Ausnahme derjenigen, deren Source-Bereich mit der selektierten Zelle verbunden ist) schwebende Source-Bereiche dadurch, daß die jeweiligen Durchlaß-Transistoren ausgeschaltet sind (die jeweiligen Steuer- Gate-Bereiche sind auf Masse gelegt, und die Durchlaß- Transistoren haben eine streng positive Schwellspannung, wie beschrieben). Falls beispielsweise die mit der Bitleitung BL0 und der Wortleitung WL0 verbundene Zelle ausgewählt wird, haben alle Zellen, die mit derselben Bitleitung BLO verbunden sind (mit Ausnahme der ausgewählten Zelle und derjenigen, die mit der Wortleitung WL1 verbunden ist) schwebende Source- Bereiche im Gegensatz zu auf Masse gelegten Source-Bereichen, wie bei der bekannten Anordnung, so daß kein Strom von der ausgewählten Bitleitung BL0 auf Masse geleitet werden kann. Darüberhinaus ist die mit der ausgewählten Zelle verbundene Zelle, falls die leicht verarmt ist, normalerweise am Einschalten gehindert, da der Durchlaß-Transistor 23, der mit derselben Wortleitung WL0 verbunden ist, eingeschaltet ist und die Leitung 24, welche mit ihm verbunden ist, auf der Spannung von BLP0 hält. Demzufolge zeigt die mit der ausgewählten Zelle verbundene Zelle einen Source-Bereich auf dem Potential, das durch die Leitung BLP0 fixiert ist, einen auf Masse gelegten Steuer-Gate-Bereich und deshalb eine negative Spannung Vgs, so daß sie ernsthaft verarmt werden muß, um eingeschaltet zu werden.
• Die Gegenwart der Durchlaß-Transistoren 23 für jeweils eine vorgegebene Anzahl von Zellen 21 schafft ebenfalls eine Reduzierung der Source-Kapazität (die Kapazität am Source-Body- Übergang) und demzufolge eine Reduzierung des Verschiebestroms aufgrund der kapazitiven Ladung der Source-Leitung 24 während des Löschens, wobei der Strom ein Rauschen darstellt und deshalb so niedrig wie möglich gehalten werden muß. Wie bereits bemerkt, wird durch die Durchlaß-Transistoren 23 der Verschiebestrom reduziert im Vergleich zu den bekannten Anordnungen und vor allem ist er konstant und unabhängig von der Länge der Bitleitung, anders als bei bekannten Anordnungen, bei denen die Kapazität und demzufolge der Verschiebestrom linear entlang einer Erhöhung der Länge der Bitleitung ansteigen.
• Die hinsichtlich verbesserter elektrischer Funktionstüchtigkeit erreichten Vorteile der Speicheranordnung 20 werden weiterhin erhöht durch ein neues Verfahren zum Vorspannen der Anordnung, wodurch im Vergleich zu dem bekannten Vorspannverfahren die an die Source- und Drain-Bereich angelegten Potentiale invertiert werden, wie nachstehend detailliert beschrieben im Vergleich mit dem bekannten Verfahren und unter Bezugnahme auf die Lese-, Lösch- und Programmierschritte der Anordnung 20.
Anordnung 20: LESEN
• Gemäß der bekannten Technik (Fig. 7) wird eine Zelle durch Vorspannen des Steuer-Gate-Bereichs der Zelle auf die Versorgungsspannung Vcc (z. B. 5 V) über die Wortleitung WL, auf Masse legen des Source-Bereichs und Vorspannen des Drainbereichs auf eine niedrige Spannung, beispielsweise 1 V gelesen.
• Gemäß einer bevorzugten Ausführungsform des Leseverfahrens nach der vorliegenden Erfindung wird die Leitung BLP auf die Versorgungsspannung Vcc gebracht; wird die selektierte Bitleitung auf eine Spannung leicht unterhalb Vcc gebracht (beispielsweise Vcc -1 V); werden die nicht ausgewählten Bitleitungen auf Vcc gebracht; wird die selektierte Wortleitung auf eine Spannung oberhalb Vcc gebracht; und werden die nicht ausgewählten Wortleitungen auf Masse gelegt (V = 0 V).
• Eine geeignete Architektur zur Spaltendekodierung der Speicheranordnung gemäß der vorliegenden Erfindung und Verwendung des obigen Verfahrens ist beispielshalber in Fig. 9 gezeigt, welche wie Fig. 7 vier Zellen A', B', C' und D' der Anordnung 20 gezeigt, welche mit Bitleitungen BL2, BL3 und Wortleitungen WL2, WL3 verbunden sind; sowie zwei Durchlaß-Transistoren PTO2, PTO3, die mit Wortleitungen WL2 bzw. WL3 verbunden sind (neben der gleichen Steuerleitung BLPO). An einem Ende der Bitleitungen BL und der Steuerleitung BLP ist ein Spaltenauf- Dekodierer 55 vorgesehen mit einer Anzahl von (beispielsweise P-Kanal-) MOS-Lasttransistoren 56, welche entlang der Bitleitungen BL und der Steuerleitung BLP in Reihe verbunden sind und mit jeweiligen Steuersignalen YM, YN2, YN3 an den Gate- Anschlüssen versorgt werden. Bereitgestellt ist ebenfalls ein Spaltenab-Dekodierer 57 ähnlich dem Dekodierer CD in Fig. 7 und mit einer Anzahl von Dekodier-Transistoren T2', T3', ..., einen für jede Bitleitung BL und vom entgegengesetzten Typ für Lasttransistoren 56 (in dem gezeigten Beispiel N-Kana l. Ein Anschluß jedes Dekodiertransistors T2', T3', ... ist verbunden mit einem gemeinsamen Anschluß eines Transistors TM', der mit einem Steuersignal YM versorgt wird. Der andere Anschluß des Transistors TM' ist mit einer Strom/Spannungs-Wandlerstufe 58 ähnlich wie 40 verbunden und zwischengesetzt zwischen dem Dekodierer 57 und einem Eingang eines Leseverstärkers 59, dessen anderer Eingang mit der Referenzspannung VR versorgt wird und der auf die gleiche Art und Weise arbeitet wie der Verstärker 42 in Fig. 7.
• Der Spaltenab-Dekodierer 57 sorgt in bekannter Art und Weise für die Verbindung der adressierten Bitleitung mit dem Leseverstärker 59, und der Spaltenauf-Dekodierer 55 sorgt für das Vorspannen der nicht gewählten Bitleitungen auf die Versorgungsspannung ~ über die Lasttransistoren 56.
• Das Leseverfahren gemäß der vorliegenden Erfindung sorgt für die Reduzierung der Anzahl verarmter Zellen, welche irrtümlicherweise während des Lesens arbeiten können und so die Lesegenauigkeit behindern können.
• Die Gegenwart verarmter Zellen kann tatsächlich in der Bildung von parasitären Stromleitungswegen resultieren, und zwar sogar in dem Fall, daß die Source-Anschlüsse der nicht adressierten Zellen schweben.
• Es sei beispielsweise angenommen, daß man die Zelle A lesen will, die in Fig. 1 mit der Wortleitung WL2 und der Bitleitung BL2 verbunden ist; und daß die Zellen H, E und B mit derselben Bitleitung BL2 und mit jeweiligen Wortleitungen WL0, WL1, WL3 verbunden sind; und daß die Zellen G, F, C und D mit der Bitleitung BL3 und mit jeweiligen Wortleitungen WL0, WL1, WL2, WL3, wie unterschiedlich in Fig. 10 gezeigt, verbunden sind. Wie ersichtlich, kann zusätzlich zur Möglichkeit eines Fehlers aufgrund des Gleichstroms der Zelle B, die mit derselben Bitleitung BL2 verbunden ist, falls diese verarmt ist (wie oben erklärt), ein weiterer Beitrag ebenfalls entstehen durch irgendwelche parasitären Zellen entlang des parasitären Weges, der durch die Zellen C, G und H gebildet ist.
• Bei dem Leseverfahren gemäß der vorliegenden Erfindung jedoch wird kein Strom beigetragen durch irgendwelche verarmten Zellen entlang möglicher parasitärer Wege. Tatsächlich, wie in Fig. 11 gezeigt, die ähnlich Fig. 10 ist, sich jedoch auf die vorliegende Speicheranordnung bezieht, die wie oben beschrieben vorgespannt ist, haben die Zellen C' und D' (die mit derselben Source-Leitung 24 und derselben Bitleitung BL3, aber mit jeweiligen Wortleitungen WL2, WL3 verbunden sind) Drain- und Source-Bereiche auf demselben Potential Vcc und demzufolge Vds = 0 V, was verhindert, daß ein parasitärer Strompfad durch sie gebildet wird. Dasselbe gilt ebenfalls für alle weiteren Zellen in dem Sektor, die mit derselben oder mit einer zugehörigen Wortleitung verbunden sind (d. h. mit einer gemeinsamen Source-Leitung 24), um so eine Verbesserung im Vergleich mit zu der bekannten Technik zu schaffen.
• Weiterhin schafft das Leseverfahren gemäß der vorliegenden Erfindung eine Reduzierung der Versorgungsspannung für eine vorgegebene Fehlerwahrscheinlichkeitstoleranz. Tatsächlich haben gemäß dem vorliegenden Verfahren die mit der adressierten Bit leitung verbundenen Zellen einem schwebenden Anschluß (normalerweise als die Source betrieben) sowie einen Anschluß (normalerweise als der Drain betrieben), welcher auf Vcc - 1 vorgespannt ist. In diesem Fall kann der vorgespannte Anschluß als die Source arbeiten, und falls stark verarmt, kann die Zelle bei bestimmten Vgs-Spannungen eingeschaltet werden (wo der vorgespannte Anschluß die Source ist). Zum Evaluieren des Grades der Verarmung, der erforderlich ist, daß eine Zelle unter den obigen Vorspannungsbedingungen eingeschaltet wird, sollte man sich vergegenwärtigen, daß die Schwellspannung VT der Speicherzellen (wie bei MOS-Transistoren) unter anderem abhängig von der Potentialdifferenz Vsb zwischen dem Source-Bereich und dem Body-Bereich (Bodyeffekt), so daß:
• Vgs, on = VTO + DVT
• wobei VTO die Schwellspannung der Zellen ist, wenn der Source- Bereich auf demselben Potential wie das Substrat (Masse) ist, und von verschiedenen Faktoren abhängt, wie z. B. dem Herstellungsprozeß und der Temperatur; und DVT der Anstieg in der Schwellspannung ist aufgrund der Vorspannung des Source- Bereiches in Bezug auf das Substrat (Bulk), welcher annähernd gegeben ist durch:
• DVT = γ Vsb
• wobei γ eine konstante abhängig von dem Verfahren ist (und normalerweise ein Bereich zwischen 0,4 und 1, 2) liegt; und Vsb der Potentialabfall zwischen Source und Substrat ist.
• Als solches sorgt eine positive Vorspannung des Anschlusses, der möglicherweise als die Source arbeiten könnte und die Zellen einschalten könnte, für einen Anstieg der Schwellspannung der nicht ausgewählten Zellen, welche somit, sogar im Fall ei ner leichten Verarmung auf keine Art und Weise mit dem Lesen interferieren. Insbesondere ist die Vorspannungsbedingung der nicht gewählten Zellen äquivalent zu derjenigen, die durch einen Spannungsabfall zwischen dem Steuergate und der Source erzeugt wird:
• Vgs, eq = (Vcc - 1 V) - DVT,
• so daß sie nur eingeschaltet werden können (wenn sie nicht selektiert sind), wenn sie so verarmt sind, daß die Schwellspannung unterhalb Vgs, on.
• Für einen typischen Prozeß, der von dem Anmelder verwendet wird, wurde errechnet, das Vgs, eq = -2,3 V, wenn Vcc = 2,4 V und Vgs, eq = -4,2 V, wenn Vcc = 3,6 V. Sogar unter den Umständen der schlechtesten Versorgung mit der geringsten Spannung (Vcc = 2,4 V) muß deshalb für die verarmten nicht selektierten Zellen zum Einschalten die Schwellspannung geringer sein als -2,3 V, das bedeutet eine Verstärkung von über 2 V im Vergleich mit der bekannten Technik ist erzielt worden.
• Dies ermöglicht deshalb eine Reduzierung der Versorgungsspannung Vcc. Die Versorgungsspannung wird tatsächlich bestimmt durch die Lesespannung, welche gleich ausgewählt wird wie der Maximalwert (wie durch die Versorgung bestimmt), so daß sie so schnell wie möglich ist. Beim standardmäßigen Vorspannen werden, da die Schwelle der beschriebenen Zellen etwa 5 V, die Zellen gelöscht, bis sie eine Schwelle von etwa 3,2 V aufweisen, so daß unter Berücksichtigung der glockenförmigen Schwellspannungssteuerkurve die leicht gelöschten Zellen ebenfalls korrekt gelesen werden können, ohne übermäßig die Schwellspannung der verarmten Zellen zu reduzieren. In Verbindung mit dem obigen zeigt Fig. 12 eine Darstellung des Source-Drain-Stroms Ids als eine Funktion von Vgs einer beschriebenen Zelle (Kurve &alpha;) und einer gelöschten Zelle (Kurve &beta;), wobei VT gleich dem Mittelwert der Glockenkurve ist. In diesem Fall können alle adressierten Zellen mit VT < 5 V korrekt gelesen werden. Fig. 12 zeigt ebenfalls die Kurve 6 bezüglich einer verarmten Zelle mit einer negativen Schwellspannung, welche deshalb Strom leitet, sogar Vgs = 0 V, was somit möglicherweise in einem Lesefehler resultiert, wie oben erwähnt.
• Mit anderen Worten sorgt für eine vorgegebene Versorgungs- (und somit Lese-) Spannung und eine vorgegebene Wahrscheinlichkeit für verarmte Zellen (wie bestimmt durch die glockenförmige Verteilungskurve) das Vorspannen, wie oben beschrieben, für eine Erhöhung der Schwelle der nicht selektierten Zellen und ebenfalls für ein Verschieben der Kurve verarmter Zellen in entsprechender Art und Weise. Dies entspricht einer Verschiebung der Kurve &delta; nach rechts zu einem positiven VT-Wert anstelle eines negativen (Kurve &delta;'). Alternativermaßen ist es, da die beschriebene Architektur irgendwie für nur eine geringe Anzahl von verarmten Zellen sorgt, anstelle der Reduzierung der Anzahl verarmter Zellen durch Erhöhen der Schwellspannung, möglich die Versorgungs- (und Lese-)Spannung durch die Verstärkung hinsichtlich eines Anstiegs in der Schwellspannung der verarmten Zellen zu reduzieren. Das heißt, daß die Vorspannung, wie sie oben beschrieben wurde, für eine Verstärkung von 2 V sorgt, was die Schwellspannung betrifft, d. h. für eine Verschiebung der Kurve aller nicht adressierter Zellen einschließlich der verarmten um 2 V, können die Versorgungs- (und Lese-)Spannung um dieselben 2 V ohne Änderung in der Wahrscheinlichkeit für verarmte Zellen im Vergleich mit dem bekannten Leseverfahren reduziert werden (sämtliche weiteren Bedingungen bleiben dieselben). Das heißt, daß in die Verschiebung der Kurve &beta; nach links (Kurve &beta;') und die Möglichkeit des Lesens der selektierten Zellen beispielsweise bei 3,2 V = Vcc.
• Die Reduzierung der Spannung, wie oben beschrieben, ist insbesondere vorteilhaft angesichts der Stromtendenz hinsichtlich der Reduzierung der Versorgungsspannung der integrierten Schaltungen.
• Obwohl es nicht auf den ersten Blick klar erscheint, involviert das beschriebene Leseverfahren praktisch keine Belastungsprobleme am Drain-Anschluß der nicht adressierten Zellen (mit Vg = 0 V und Vd = Vcc). Tatsächlich ist die Belastung aufgrund des elektrischen Felds im Tunneloxidbereich maximal im Fall von beschriebenen Zellen mit negativen Ladungen, die in dem schwebenden Gate-Bereich gefangen sind. Entsprechend den Berechnungen des Anmelders liefern die momentanen Herstellungsprozesse ein Feld durch das Tunneloxid von E = 5 MV/cm und eine Tunnelstromdichte von J = 4,4 · 10&supmin;¹&sup9; A/cm², wobei die letztere berechnet wurde auf der Basis des Entladungsstroms eines Kondensators mittels der Fowler-Nordheim-Gleichung.
• Der resultierende Stromwert entspricht im schlimmsten Fall eines Tunnelbereichs von 1 um² einer Schwell-(Lösch-)Spannungsverschiebung von 1 V in ungefähr 70,000 Jahren und ist somit total vernachlässigbar.
Anordnung 20: LÖSCHEN
• In einer Flash-EEPROM-Anordnung werden alle Zellen in einem vorgegebenen Sektor der Anordnung simultan gelöscht. Gemäß dem bekannten Löschverfahren werden im zu löschenden Sektor alle Wortleitungen auf Masse gelegt (0 V), alle Source-Leitungen auf 12 V gebracht, und alle Bitleitungen bleiben schwebend, so daß die Zellen ein negatives Vgs von -12 V und einen schwebenden Drain-Anschluß aufweisen.
• Gemäß dem vorgeschlagenen Verfahren wird die Vorspannung invertiert, so daß alle Bitleitungen in den zu löschenden Sektor in bekannter Art und Weise auf eine relativ hohe positive Spannung (beispielsweise 12 V) gebracht werden, die sich vom Vpp-Anschluß ableitet; alle Wortleitungen auf Masse gehalten werden; und alle Source-Bereiche schwebend gehalten werden. Bei dem obigen Vorspannen wird ein starkes elektrisches Feld entwickelt zwischen den Bereichen des erdfreien Gates und des Drains, und eine negative Ladung wird aus dem erdfreien Gate zu den Drain-Bereichen hin durch Fowler-Nordheim-Tunneln extrahiert. Wegen des abgestuften Übergangs im Drain-Bereich kann dieser in sicherer Art und Weise der hohen angelegten Spannung widerstehen; und durch die Invertierung des abgestuften Übergangs (Phosphor dotiert), der in diesem Fall die Bitleitung in Form einer Metall-Leitung kontaktiert, ist der Trichtereffekt wesentlich reduziert.
• Ebenfalls haben bei der beschriebenen Lösung alle Zellen im Sektor exakt die gleiche Löschspannung, da der Reihenwiderstand der Metallbitleitung betont schwächer ist als derjenige der Source-Leitung (im aktiven Bereich). Aus diesem Grund ist somit ebenfalls die Schwellspannungsstreuung der gelöschten Zellen reduziert.
• Zum Verhindern einer unerwünschten Belastung für übrige Sektoren reicht es aus, daß die verschiedenen Sektoren nicht dieselben Metall-Bitleitungen teilen. Wie in Fig. 4 gezeigt, werden die Source-Leitungen, die im aktiven Bereich gebildet sind, nicht von weiteren Sektoren geteilt, was somit einen parasitären Weg durch eine verarmte Zelle von der Zuführung der Hochspannung zum Source-Bereich einer Zelle in einem anderen Sektor, welche nicht gelöscht werden soll, verhindern.
Anordnung 20: PROGRAMMIERUNG
• Wie bekannt ist, werden Zellen beschrieben (oder "programmiert") durch Injizieren "heißer Elektronen" in den schwebenden Gate-Bereich. Gegenwärtig wird dies bewerkstelligt durch Verbinden des Steuer-Gates mit einer Hochspannung (beispielsweise 12 V), auf Masse legen eines Anschlusses (Source) und Verbinden des anderen Anschlusses (Drain) mit einer Spannung unterhalb derjenigen des Gates (und normalerweise im Bereich zwischen 5 und 7 V). Die Elektronen werden somit beschleunigt durch das elektrische Feld in Längsrichtung zwischen Source und Drain und sogenannte "heiße Elektronen" (d. h. mit einer Energie oberhalb der mittleren Energie) werden nahe dem Hochspannungsanschluß beschleunigt. Einige der heißen Elektronen werden durch das dünne Tunneloxid injiziert und werden in den erdfreien Gate-Bereich gefangen, was somit in einem negativen Potential resultiert. Da die Injektionseffizienz (das heißt das Verhältnis zwischen dem Drain-Strom und dem Strom des erdfreien Gates) in dem Bereich von 10&supmin;&sup7; liegt, erfordert das obige Programmierverfahren deshalb große Strommengen (0,5 bis 1 uA pro Zelle) von dem Versorgungsanschluß Vpp = 12 V, welcher ebenfalls einen Spannungsregler zur Verfügung stellt, der in demselben Chip integriert ist und die Spannung (5 bis 7 V) erzeugt, welche an den Drain-Anschluß während der Programmierung angelegt wird.
• Gemäß einer Ausführungsform des vorgeschlagenen Verfahrens jedoch werden folgende Schritte durchgeführt:
• - die ausgewählte Wortleitung wird auf eine hohe Spannung (12 V) gebracht;
• - die ausgewählte Wortleitung wird auf eine hohe Spannung (12 V) gebracht;
• - die ausgewählte Bitleitung wird auf eine geringe Spannung (2 V) gebracht;
• - die anderen Wortleitungen werden auf Masse gehalten (0 V);
• - die anderen Bitleitungen werden schwebend gelassen;
• - die ausgewählte Steuerbitleitung wird auf einer ziemlich hohen Spannung gehalten (6-7 V).
• Bei dem vorliegenden Verfahren wird keine Belastung an dem Drain-Anschluß der nicht selektierten Zellen in der selektierten Bitleitung erzeugt, und zwar wegen der geringen angelegten Spannung (2 V).
• Das beschriebene Programmierverfahren sorgt für eine verbesserte Leseeffizienz durch Verbessern der Injektion heißer Elektronen aufgrund der Potentialdifferenz zwischen dem Substrat und dem Drain (das heißt zwischen dem Substrat und dem Niederspannungsanschluß), die -2 V im Gegensatz zu Null bei dem bekannten Verfahren ist.
• Weiterhin sorgt das vorgeschlagene Programmierverfahren ebenfalls für die Reduzierung der parasitären Wege durch Vorspannen des Drain-Bereichs (ausgewählte Bitleitung) auf 2 V und somit ermöglicht es, daß der sogenannte Körpereffekt effektiv ausgenutzt wird, wie beschrieben in Verbindung mit dem Leseschritt. Offensichtlich werden im Fall, daß die gelöschten (verarmten) Zellen alle eine Schwellspannung von -2 V aufweisen (eine vernünftige Annahme in den meisten Fällen), alle parasitären Wege vollständig abgeschnitten.
• Die vorgeschlagene Architektur schafft ebenfalls ein korrektes Selbst-Timing während des Programmierens.
• Unter Verwendung einer bekannten Architektur ist es angesichts der Tatsache, daß die Vorspannungen nicht instantan erreicht werden, sondern nach einem mehr oder weniger steilen Übergangszustand, dessen Dauer offenbar ebenfalls abhängt von dem endgültigen Spannungswert, notwendig während der Programmierung zu vermeiden, daß der Drain-Anschluß der Zelle für die Programmierung eine hohe Spannung (5-7 V) erreicht, bevor der Steuer-Gate-Bereich das Betriebspotential (12 V) erreicht. Falls nicht, wird eine Belastung am Drain-Anschluß erzeugt, und die Zelle beginnt eine Leitung eines Unterschwellstroms (der Source-Anschluß liegt auf Masse). Daraus resultierend können einige der Elektronen, die in dem schwebenden Gate gefangen sind, zum Kanalbereich hin injiziert werden, um somit die Zelle zu verarmen, so daß beim nächsten Programmierschritt die Zelle nicht vollständig programmiert wird, was somit in einem Programmierfehler resultiert (geringer als die erforderliche Schwellspannung).
• Um dies zu vermeiden, erfordert die Schaltungsanordnung bekannter Speicher eine Timing-Logik, welche dafür sorgt, daß zuerst die Steuergate-Spannung (12 V) angelegt wird, und nur wenn diese den Betriebswert erreicht, die Bitleitung auf die erforderliche Spannung (7 V) vorgespannt wird.
• Bei der beschriebenen Architektur jedoch können wegen der selbst-Timing-Charakteristik der ausgewählten Zelle die Vorspannung der Wortleitung und der Bitleitung simultan erzielt werden. Tatsächlich bleibt, sogar in dem Fall, daß die selektierte Bitleitung das Betriebspotential (2 V) erreicht, bevor die ausgewählte Wortleitung dem Betriebswirt (12 V) erreicht, die damit verbundene Zelle aus, da sie einen schwebenden Source-Bereich, der mit dem Source-Bereich des jeweiligen Durchlaß-Transistors verbunden ist, der ebenfalls ausgeschaltet ist. Die selektierte Zelle kann nur eingeschaltet werden, wenn die ausgewählte Wortleitung die Betriebsspannung erreicht, um somit den diesbezüglichen Durchlaß-Transistor einzuschalten und so die diesbezüglich Source-Leitung der jeweiligen Steuerbitleitung (BLP) zu verbinden.
• Den Fachleuten wird klar erscheinen, daß Änderungen an dem Speicher und dem Vorspannverfahren, welche hier beschrieben und illustriert wurden, durchgeführt werden können, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Insbesondere sollte betont werden, daß die Speicheranordnung gemäß der vorliegenden Erfindung vorteilhaftermaßen unter Benutzung des beschriebenen Terfahrens vorgespannt werden kann, sie aber ebenfalls unter Benutzung eines bekannten Verfahrens gelesen, programmiert und gelöscht werden kann.

Claims (8)

1. Nicht flüchtige Flash-EEPROM-Speicheranordnung (20) mit:

- einer Vielzahl von Gruppen (22) von Speicherzellen (21), welche in Zeilen und Spalten angeordnet sind und Drain-Bereiche (29) aufweisen, welche mit jeweiligen Bitleitungen (BL, 32) verbunden sind, Source-Bereiche (30), welche mit Source-Leitungen (24) verbunden sind, sowie Steuergate-Bereiche (49), welche mit jeweiligen Wortleitungen (WL, 31) verbunden sind; wobei die Wortleitungen (WL, 31) parallel zu und über die gesamte Breite der Zeilen der Anordnung laufen; und wobei die Source-Leitungen (24) parallel zu den Wortleitungen (WL, 31) laufen;

- einer Vielzahl von Gruppen von Steuertransistoren (23), wobei jede Gruppe der Steuertransistoren sich auf eine jeweilige Gruppe (22) von Speicherzellen (21) bezieht und zwischen zwei benachbarten Gruppen (22) von Speicherzellen (21) angeordnet ist; und

- einer Vielzahl von Steuerbitleitungen (BLP, 38), nämlich einer für jede Gruppe von Steuertransistoren (23);

wobei jeder Steuertransistor jeder Gruppe einen Drain-Bereich (35) aufweist, der mit der jeweiligen Bitleitung (BLP, 38) verbunden ist; einen Gate-Bereich, der mit einer jeweiligen Wortleitung (WL, 31) verbunden ist, sowie einen Source-Bereich (36), der mit einer Sourceleitung (24) verbunden ist;

dadurch gekennzeichnet, daß

die Stromwege von jeder Gruppe von Steuertransistoren (23) nur mit den Stromwegen der jeweiligen Gruppe (22) von Speicherzellen (22) verbunden sind und elektrisch isoliert (34) sind von den Stromwegen der benachbarten Gruppe von Speicherzellen;

und daß die Sourceleitungen (24) die Source-Bereiche der Zellen (21) in einer Gruppe (22) mit den Source-Bereichen (36) der jeweiligen Steuertransistoren (23) verbinden, über Bereiche vorbestimmter Breite verlaufen, welche geringer ist als die Breite der Zeilen der Anordnung und gleich ist wie die Breite jeder Gruppe (22) von Speicherzellen (21), und sie von den Sourceleitungen (24) der weiteren Gruppen von Speicherzellen getrennt sind.

2. Speicheranordnung nach Anspruch 1, wobei die Spalten der Speicheranordnung (20) durch erste Streifen aus Halbleitermaterial (27b) definiert sind, welche die Drain- und Source-Bereiche (29, 30) definieren und teilweise durch elektrisch isolierende Bereiche (34) getrennt sind; dadurch gekennzeichnet, daß die Source- und Drain-Bereiche (36, 35) der Steuertransistoren (23) in jeder Gruppe von Steuertransistoren in einem jeweiligen zweiten Streifen aus Halbleitermaterial (27c) gebildet sind, welche parallel zu den ersten Streifen aus Halbleitermaterial (27b) laufen; wobei jeder zweite Streifen aus Halbleitermaterial (27c) elektrisch (34) von den ersten Streifen aus Halbleitermaterial (27b), welche die Source- und Drain-Bereiche einer ersten Gruppe von benachbarten Zellen (21) definieren, isoliert ist und elektrisch verbunden ist mit den ersten Streifen aus Halbleitermaterial (27b), welche die Source- und Drain-Bereiche einer zweiten Gruppe benachbarter Zellen (21) über dritte Streifen aus Halbleitermaterial (27a) definieren, welche senkrecht zu den ersten und zweiten Streifen aus Halbleitermaterial (27b, 27c) laufen und die Sourceleitungen (24) der zweiten Gruppe von Zellen (21) definieren.

3. Speicheranordnung nach Anspruch 3, wobei die Leitungen aus Halbleitermaterial (31) über die Oberfläche (51) des Wafers aus Halbleitermaterial laufen und die Wortleitungen (WL) definieren; dadurch gekennzeichnet, daß die Leitungen aus Halbleitermaterial (31) in geraden Linien über die gesamte Breite der Speicheranordnung laufen und die Gate-Bereiche der Steuertransistoren (23) definieren; und daß die Steuerbitleitungen (BLP) aus Metallleitungen (38) bestehen, welche parallel zu den ersten und zweiten Streifen aus Halbleitermaterial (27b, 27b) laufen sowie über und isoliert von den zweiten Streifen aus Halbleitermaterial (27c) laufen.

4. Speicheranordnung nach einem der vorhergehenden Ansprüche, wobei die Speicherzellen (21) in einem Substrat aus Halbleitermaterial (28) zum Definieren einer Hauptoberfläche (21) gebildet sind; dadurch gekennzeichnet, daß jeder der Drain-Bereiche (29) der Speicherzellen einen ersten Abschnitt (45) aufweist, der zur Hauptoberfläche (51) gerichtet ist und einen ersten Dotierungsgrad aufweist; sowie einen zweiten Abschnitt (44), der einen zweiten Dotierungsgrad aufweist, welcher geringer als der erste Grad ist; wobei der zweite Abschnitt (44) den ersten Abschnitt (45) auf den Seiten umgibt, welche nicht zur Hauptoberfläche (51) gerichtet sind.

5. Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Drain-Bereiche (29) der Speicherzellen (21) mit Phosphor dotiert sind und daß die Source-Bereiche (30) der Speicherzellen mit Arsen dotiert sind.

6. Verfahren zum Vorspannen einer Flash-EEPROM-Speicheranordnung (20) nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die an die Source- und Drain-Bereiche angelegten Potenziale gegenseitig invertiert sind bezüglich Standardpotenzialen, um eine positive Spannung an den Source- Bereich (30) mit Bezug auf den Drain-Bereich (29) während des Zellleseschritts anzulegen; um eine positive Spannung an den Drain-Bereich (29) bezüglich des Substratsbereichs (28) beim Zelllöschschritt anzulegen; und um eine positive Spannung an den Source-Bereich (30) bezüglich des Drain-Bereichs (29) beim Zellprogrammierungsschritt anzulegen.

7. Verfahren nach Anspruch 6 bei einer Speicheranordnung (20) mit Paaren benachbarter Zeilen an Speicherzellen (21), welche gemeinsame Sourceleitungen teilen, dadurch gekennzeichnet, daß während des Leseschritts die Sourceleitungen (24), welche mit der ausgewählten Zelle (21) verbunden ist, auf die Versorgungsspannung (Vcc) gebracht wird; die ausgewählte Wortleitung (WL) auf eine Spannung höher als die Versorgungsspannung gebracht wird; die Sourceleitung (24), welche nicht mit der ausgewählten Zelle (21) verbunden sind, schwebend gelassen werden; die nicht ausgewählten Wortleitungen (WL) auf dasselbe Potenzial wie der Substratbereich (28) gebracht werden; und die nicht ausgewählten Bitleitungen (BL) auf die Versorgungsspannung (Vcc) gebracht werden.

8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß während des Programmierungsschrittes die ausgewählte Wortleitung (WL) auf eine hohe Spannung gebracht wird; die nicht ausgewählten Wortleitungen (WL) auf das Potenzial des Substratbereichs (28) gebracht werden; und die nicht ausgewählten Bitleitungen (BL) schwebend gelassen werden.