DE68925873T2

DE68925873T2 - Transistor mit schwebendem Gate

Info

Publication number: DE68925873T2
Application number: DE68925873T
Authority: DE
Inventors: Boaz Eitan; Reza Kazerounian
Original assignee: Waferscale Integration Inc
Current assignee: United Module Corp Los Altos Calif Us
Priority date: 1988-12-09
Filing date: 1989-12-08
Publication date: 1996-11-21
Anticipated expiration: 2009-12-09
Also published as: EP0373830B1; US5042009A; JPH02246165A; EP0373830A3; DE68925873D1; EP0373830A2; JP2963708B2

Description

Die Erfindung betrifft einen Transistor oder ein Speicherbauelement mit schwebendem Gate und insbesondere ein Verfahren und eine Anordnung zum Programmieren eines derartigen Bauelementes, ein Verfahren zum Herstellen eines derartigen Bauelementes und eine Speichermatrix mit schwebendem Gate.
Es ist eine Anzahl von Speicherbauelementen mit schwebendem Gate bekannt. Eine Art eines Speichers mit schwebendem Gate umfaßt eine Matrix aus Transistoren mit schwebendem Gate, die über einen Elektronentunnelmechanismus programmiert und gelöscht werden. Ein Beispiel eines derartigen Bauelementes wird von Johnson et al. in "A 16 Kb Electrically Erasable Nonvolatile Memory" veröffentlicht auf der IEEB International Solid State Circuits Converence 1980, Seite 152 - 153 beschrieben, welche Druckschrift durch Bezugnahme in die Beschreibung aufgenommen wird. Das Johnson Bauelement verwendet Programmierungs- und Löschspannungen von etwa 25 Volt. Obwohl die meisten digitalen elektronischen Systeme eine Energieversorgung von 5 Volt jedoch keine Energieversorgung von 25 V enthalten, können 25 V aus einer Energieversorgung von 5 V mit einer herkömmlichen Ladungspumpe im Chip integriert erzeugt werden, da die Stärke des Stromes, die zum Tunneln benötigt wird, in der Größenordnung von einem nA liegt. Leider neigen Speicherzellen, die durch Tunneln programmiert und gelöscht werden, zu einem großen Format und somit zu hohen Kosten.
Eine andere Art eines Speichers mit schwebendem Gate ist der EPROM, der durch Injizieren energiereicher Elektronen programmiert und durch Belichten mit UV-Licht gelöscht wird. EPROM- Zellen sind klein und mit geringeren Kosten als EEPROM-Zellen herzustellen, die im EPROM gespeicherten Daten können allerdings nicht wiederprogrammiert werden, es sei denn, daß der EPROM dem System entnommen und vor der Wiederprogrammierung UV-Licht ausgesetzt wird. Derartige Bauelemente werden weiterhin durch Injektion von energiereichen Elektronen programmiert, was eine Spannung von mehr als 5 V (beispielsweise etwa 12 V) und einen hohen Programmierungsstrom erforderlich macht. Derartige Programmierungsströme sind zu groß, um sie mit einer Ladungspumpe zu erzeugen. Wenn man somit einen EPROM im System programmieren will, dann muß man eine zusätzliche Energieversorgung einbauen, die unerwünschte Kosten verursachen würde.
Eine weitere Art eines Speichers mit schwebendem Gate ist der Flash-EPROM, der durch Injektion energiereicher Elektronen programmiert und durch Tunneln gelöscht wird. Ein derartiges Bauelement wird von Kynett et al. in "An In-System Reprogrammable 256K CMOS Flash Memory" veröffentlicht auf der LEBE International Solid State Circuits Conference 1988, Seite 132 bis 133 beschrieben, welche Druckschrift durch Bezug in die Beschreibung eingeschlossen wird. Flash-EPROM haben in vorteilhafter Weise kleine Speicherzellen und sind somit relativ kostengünstig. Da jedoch Flash-EPROM der Art, die von Kynett beschrieben wurde, durch Elektronentunneln entweder zwischen dem schwebenden Gate und dem Drain oder zwischen dem schwebenden Gate und der Source gelöscht werden, ziehen sie einen großen Strom während des elektrischen Löschens aufgrund der Tunnelung von Band zu Band quer über den Drain/Substrat- oder Source/Substratübergang. Flash- EPROM haben gleichfalls eine Anzahl von weiteren Nachteilen. Sie werden beispielsweise mit energiereichen Elektronen programmiert und benötigen somit eine Programmierungsspannung von mehr als 5 V (im typischen Fall 8 - 12 Volt) bei einem Programmierungsstrom pro Zelle von etwa 1 mA. Diese Kombination eines hohen Stromes und einer hohen Programmierungsspannung kann wirtschaftlich von einer im Chip integrierten Ladungspumpe nicht erzeugt werden. (Flash-EPROM können insbesondere bei hohen Betriebstemperaturen von beispielsweise 125º C leistungsfähig nicht dadurch programmiert werden, daß nur eine Energieversorgung von 5 V an den Drain gelegt wird. Da weiterhin die Ausgangsspannung einer Energieversorgung mit einer Nennspannung von 5 V um plus oder minus 10% variieren kann und bei nur 4,5 V liegen kann, kann eine wirksame Programmierung auch aus diesem Grund nicht dadurch erzielt werden, daß an den Drain eine Energieversorgung von 5 V gelegt wird.) Eine weitere Beschränkung des obigen Flash-EPROM ist die Notwendigkeit einer eng geregelten Löschspannung, um ein Überlöschen zu vermeiden, d.h. zu verhindern, daß die Löschschaltung bei einer großen positiven Ladung das schwebende Gate verläßt. (Da das schwebende Gate bei Kynett sich von der Source bis zum Drain erstreckt, würde ein positiv geladenes schwebendes Gate den Kynett Transistor unabhängig vom Zustand seines Steuergates verlassen).
Die GB 2094 086 und die Patent Abstracts of Japan, Band II, Nr. 89 und Nr. 236 und Band 10, Nr. 108 beschreiben alle Speicherbauelemente mit schwebendem Gate, die dadurch programmiert werden, daß eine elektrische Ladung an das schwebende Gate gelegt wird. Es wäre wünschenswert, ein Speicherbauelement mit schwebendem Gate zu schaffen, das die folgenden Eigenschaften kombiniert:
1. Kleine Zellengröße eines Flash-EPROM,
2. die Löschbarkeit eines EEPROM, d.h. ein Bauelement, das im System gelöscht werden kann, wobei die Löschspannung von einer Ladungspumpe aus einer einzigen Energieversorgung von 5 V erzeugt wird, und
3. eine Programmierbarkeit im System von einer einzigen Energieversorgung von 5 V.
Diese Ziele ließen sich erreichen, wenn ein Verfahren zum Programmieren eines Flash-EPROM gefunden würde, das nicht mehr als wenige µA des Drainstromes benötigt.
Gemäß eines Aspektes der vorliegenden Erfindung wird ein Verfahren zum Programmieren eines Transistors mit schwebendem Gate durch Injektion energiereicher Elektronen geliefert, welcher Transistor eine Source, einen Drain im Abstand von der Source, wobei Source und Drain von einem ersten Leitfähigkeitstyp sind und in einem Halbleiterbereich eines zweiten Leitfähigkeitstyps ausgebildet sind, einen Kanal, der zwischen der Source und dem Drain verläuft, ein schwebendes Gate, das sich über wenigstens einen Teil des Kanals erstreckt, und ein Steuergate umfaßt, das sich über wenigstens einen Teil des schwebenden Gates erstreckt, welches Verfahren die Schritte umfaßt: Anlegen von Programmierungsspannungen an den Drain und das Steuergate, um dadurch eine Programmierung durch Injektion energiereicher Elektronen des Transistors mit schwebendem Gate zu bewirken, während der energiereiche Elektronen vom Drain in das schwebende Gate injiziert werden, wobei die Programmierungsspannung durch eine Ladungspumpe an den Drain gelegt wird, welches dadurch gekennzeichnet ist, daß eine Spannung an das Steuergate gelegt wird, um sicherzustellen, daß der Programmierungsdrainstrom unter einem bestimmten Wert gehalten wird.
Gemäß eines zweiten Aspektes der vorliegenden Erfindung wird eine Anordnung geschaffen, die einen Transistor mit schwebendem Gate umfaßt, welcher Transistor eines Source, einen Drain mit Abstand von der Source, wobei Source und Drain von einem ersten Leitfähigkeitstyp sind und in einem Halbleiterbereich eines zweiten Leitfähigkeitstyps ausgebildet sind, einen Kanal, der zwischen der Source und dem Drain verläuft, ein schwebendes Gate, das sich über wenigstens einen Teil des Kanals erstreckt, ein Steuergate, das sich über das schwebende Gate erstreckt, Einrichtungen zum Anlegen von Programmierungsspannungen an den Drain und das Steuergate, um dadurch eine Programmierung durch Injektion energiereicher Elektronen des Transistors mit schwebendem Gate zu bewirken, während der energiereiche Elektronen vom Drain in das schwebende Gate injiziert werden, und Einrichtungen zum Anlegen einer Programmierungsspannung an den Drain umfaßt, die eine Ladungspumpe umfassen, dadurch gekennzeichnet, daß die Einrichtungen zum Anlegen einer Spannung an das Steuergate sicherstellen, daß der Programmierungsdrainstrom kleiner als ein vorbestimmter Wert ist.
Ein löschbares Speicherbauelement mit schwebendem Gate, das nach Maßgabe eines Ausführungsbeispiels der Erfindung aufgebaut ist, hat die gleiche Zellengröße eines Flash-EPROM, kann jedoch unter Verwendung einer einzigen Energieversorgung mit 5 V programmiert und gelöscht werden. Es ist wichtig, daß die Programmierungs- und Löschspannungen auf dem Chip von einer Energieversorgung von 5 V beispielsweise unter Verwendung einer Ladungspumpe erzeugt werden.
Ein Ausführungsbeispiel der Erfindung schließt Einrichtungen zum Begrenzen der Stärke des Stromes ein, der während der Programmierung durch den Drain fließen darf. Aus diesem Grunde kann die Programmierungsdrainspannung durch eine Ladungspumpe erzeugt werden und ist es nicht notwendig, eine zusätzliche Energieversorgung zum Programmieren des Speicherbauelementes vorzusehen.
Bei einem ersten Ausführungsbeispiel wird während der Programmierung die Steuergatespannung des Speicherbauelementes mit schwebendem Gate von einer ersten Spannung (beispielsweise Masse) auf eine Programmierungsspannung (beispielsweise zwischen 5 und 8 V) über ein Zeitintervall von beispielsweise 1 ms hochgezogen. Aus diesem Grunde steigt der Programmierungsdrainstrom langsam während des Zeitintervalls von 1 ms an, werden energiereiche Elektronen fortlaufend während des Zeitintervalls von 1 ms in das schwebende Gate injiziert, nimmt die Schwellenspannung des Transistors konstant zu und gibt es kein Zeitintervall, in dem der Drainstrom einen Wert überschreitet, der größer als der Wert ist, den die Ladungspumpe liefern kann.
Bei einem zweiten Ausführungsbeispiel der Erfindung wird während der Programmierung das Steuergate auf einen Wert gerade etwas größer als der Schwellenwert des Transistors angehoben, während eine Programmierungsdrainspannung an den Drainbereich gelegt wird. Das stellt sicher, daß der Drainstrom durch den Transistor eine Stärke hat, die von einer Ladungspumpe geliefert werden kann. Das Speicherbauelement hat im typischen Fall die Architektur eines geteilten Gates, was bedeutet, daß das schwebende Gate einen ersten Teil des Kanals aber nicht einen zweiten Teil überdeckt. Das Steuergate überdeckt den zweiten Teil des Kanals und einen Teil des schwebenden Gates. Das Steuergate steuert somit die Stärke des Stromes, der durch den Kanal fließen darf, selbst wenn das schwebende Gate positiv aufgeladen ist.
Bei diesem Ausführungsbeispiel enthält das Speicherbauelement ein Löschgate, das kapazitiv mit dem schwebenden Gate gekoppelt ist. Während der Programmierung wird die Löschgatespannung angehoben, beispielsweise auf etwa 10 V, um dadurch das elektrische Potential am schwebenden Gate zu erhöhen, damit die Effektivität der Programmierung des Speicherbauelementes erhöht wird. Es ist somit ersichtlich, daß das Steuergate dazu benutzt wird, die Stärke des Programmierungsstromes zu steuern, während das Löschgate die Effektivität der Programmierung erhöht.
Es wäre gleichfalls möglich, während der Programmierung die Source über ein Strombegrenzungselement an Masse zu legen. Das Strombegrenzungselement begrenzt den Sourcestrom auf einen Wert zwischen 1 und 5 µA. Ein Beispiel eines derartigen Elementes ist ein 1MΩ Widerstand. Das erhöht die Sourcespannung während der Programmierung, wodurch die Schwellenspannung des Transistors aufgrund einer Vorspannung in Sperrichtung erhöht wird, was somit die Stärke des Drainstromes herabsetzt, der während der Programmierung fließen darf. Aufgrund dieser Erhöhung der Schwellenspannung ist der Programmierungsstrom, der zwischen der Source und dem Drain fließen darf, auf einen Wert begrenzt, der durch die Ladungspumpe erzeugt werden kann. Zusätzlich zur Zwischenschaltung eines Strombegrenzungselementes zwischen Source und Masse wird bei diesem Ausführungsbeispiel die Transistorlöschgatespannung angehoben, und zwar beispielsweise auf etwa 10 V. Da das schwebende Gate kapazitiv mit dem Löschgate gekoppelt ist, hat das die Wirkung der Erhöhung der Spannung am schwebenden Gate und der Verstärkung der Effektivität der Programmierung. Bei anderen Ausführungsbeispielen kann jedoch das Löschgate während der Programmierung an Masse liegen.
Die Ladungspumpe könnte mit dem Transistordrainbereich gekoppelt sein, während das Steuergate periodisch gepulst wird. Wenn die Steuergatespannung niedrig ist, steigt die Drainspannung auf etwa 8 V an. Wenn das Steuergate gepulst wird, wird der Drain über den Transistor mit schwebendem Gate entladen und wenn die Steuergatespannung erneut niedrig ist, kann der Drain-Bereich auf 8 V aufgeladen werden. Wie es später im einzelnen beschrieben wird, ist es durch ein wiederholtes Pulsen des Steuergates möglich, den Transistor mit schwebendem Gate mit einer Ladungspumpe zu programmieren, obwohl die Ladungspumpe einen Strom von nicht mehr als wenigen µA liefern kann. Diese Programmierungstechnik kann verwandt werden, wenn die Löschgatespannung erhöht wird, um die Effektivität der Programmierung zu verstärken, oder in Verbindung mit einem an Masse liegenden Löschgate.
Bei einem Ausführungsbeispiel umfaßt das Speicherbauelement eine versetzte, praktisch geerdete Matrix aus Speicherzellen mit geteiltem Gate und schwebendem Gate. Die Matrix umfaßt einen Satz von langgestreckten Source/Drain-Bereichen und mehrere Reihen von schwebenden Gates, wobei jede Reihe der schwebenden Gates zwischen einem Paar von Source/Drain-Bereichen ausgebildet ist. Die schwebenden Gates sind so angeordnet, daß in einer gegebenen Reihe jedes zweite schwebende Gate neben einem ersten Source/Drain-Bereich innerhalb des Paares liegt und daß die restlichen, schwebenden Gates in der Reihe neben dem zweiten Source/Drain- Bereich im Paar liegen. Aus diesem Grunde kann die Matrix in einem kleineren Flächenbereich aufgebaut werden als es möglich wäre, wenn alle schwebenden Gates in einer gegebenen Reihe neben demselben Source/Drain-Bereich lägen.
Bei einem Ausführungsbeispiel umfaßt jede Zelle einen Kanalbereich zwischen einem Paar von zugehörigen Source/Drain- Bereichen. Der Kanalbereich weist einen erste Teil unter dem schwebenden Gate (und neben einem der Source/Drain-Bereiche in dem Paar), der hoch dotiert ist, und einen zweiten Teil neben dem anderen Source/Drain-Bereich auf, der leichter dotiert ist. Der erste Teil des Kanals erhöht die Effektivität der Programmierung der Zelle während die niedrige Dotierungsstoffkonzentration des zweiten Teils des Kanals dazu führt, daß der zweite Teil des Kanals eine niedrige Schwellenspannung zeigt. Wir haben ein neues derartiges Verfahren zum Dotieren des Kanals entdeckt, daß der erste und der zweite Teil des Kanals mit den Rändern des schwebenden Gate selbst ausgerichtet werden. Das erfolgt durch (1) starkes Dotieren des gesamten Kanalbereiches (2), Bilden des schwebenden Gates und (3) teilweises Gegendotieren des Teils des Kanals, der nicht unter dem schwebenden Gate liegt, indem das schwebende Gate als Maske benutzt wird. Dieses technische Verfahren verbessert die Ausbeute, da es unmöglich ist, den ersten und den zweiten Teil des Kanals bezüglich des Restes des Transistors fehlauszurichten.
Die vorliegende Erfindung wird im folgenden weiter anhand eines Beispiels unter Bezug auf die zugehorigen Zeichnungen beschrieben, in denen
Fig. 1 eine Schaltung zum Programmieren eines Flash-EPROM nach Maßgabe eines ersten Ausführungsbeispiels unserer Erfindung zeigt,
Fig. 1a eine Draufsicht auf den Flash-EPROM von Fig. 1 zeigt,
Fig. 2 den Drainstrom gegenüber der Drainspannungkennkurve des Transistors von Fig. 1 bei einer konstanten Steuergatespannung zeigt,
Fig. 3a bis 3c in Wellenformendiagrammen die Drainspannung, die Steuergatespannung und die Schwellenspannung während der Programmierung des Transistors von Fig. 1 zeigen,
Fig. 4 einen Transistor mit schwebendem Gate zeigt, der unter Verwendung eines Verfahrens nach Maßgabe eines zweiten Ausführungsbeispiels unserer Erfindung programmiert wird,
Fig. 4a schematisch eine Schaltung zeigt, die der in Fig. 4 dargestellten äquivalent ist,
Fig. 5 die Wirkung einer Sourcevorspannung auf den Drainstrom zeigt,
Fig. 6, die kein Ausführungsbeispiel unserer Erfindung ist, jedoch zu deren Verständnis nützlich ist, einen Transistor mit schwebendem Gate zeigt, bei dem die Source bezüglich des Substrates während der Programmierung durch ein Strombegrenzungsschaltungselement vorgespannt ist,
Fig. 6a eine Reihe von Transistoren zeigt, die nach Maßgabe des Aufbaus von Fig. 6 ausgebildet sind,
Fig. 7 eine Schaltung zeigt, die ein MOS-Transistoräquivalent eines Widerstandes liefert, der als Strombegrenzungsschaltungselement von Fig. 6 benutzt wird,
Fig. 8, die kein Ausführungsbeispiel unserer Erfindung ist, einen Transistor zeigt, dessen Drain direkt mit einer Ladungspumpe gekoppelt ist und dessen Steuergate mit einer Impulsquelle gekoppelt ist,
Fig. 9a und 9b die Wellenformen der Steuergatespannung und der Drainspannung zeigen, die am Transistor mit schwebendem Gate von Fig. 8 liegen,
Fig. 10a bis 10d einen Transistor mit schwebendem Gate während des Herstellungsvorganges zeigen,
Fig. 11 eine Draufsicht auf eine Flash-EPROM-Matrix zeigt, die nach Maßgabe eines Ausführungsbeispiels unserer Erfindung aufgebaut ist,
Fig. 12 einen Transistor mit schwebendem Gate zeigt, der mit einem Transistor mit einem einzigen Gate gekoppelt ist.
Fig. 1 zeigt im Querschnitt einen Flash-EPROM-Transistor 10, der mit einer Programmierschaltung verbunden ist. Gemäß Fig. 1 weist der Transistor 10 eine N+ Source 12, einen N+ Drain 14, ein Steuergate 16 und ein schwebendes Gate 18 auf. Der Transistor 10 ist mit einem P+ Bereich 20 ausgebildet, um die Effektivität der Programmierung des Transistors 10 zu erhöhen. Ein P- Bereich 21 ist in einem Teil 22 des Kanalbereiches ausgebildet, um die effektive Schwellenspannung des Teils 22 herabzusetzen. Der Transistor 10 weist außerdem ein Löschgate 24 auf, das über dem schwebenden Gate 18 verläuft, demgegenüber aber isoliert ist. Das Löschgate 24 liegt außerhalb des Querschnittes von Fig. 1, ist jedoch in einer Draufsicht in Fig. 1a dargestellt. Der Teil des schwebenden Gates 18, der unter dem Löschgate 24 verläuft, ist über einem Feldoxidbereich 26 ausgebildet.
Wenn man versucht, den Transistor 10 dadurch zu programmieren, daß die Steuerspannung und die Drainspannungen auf eine Programmierungsspannung (beispielsweise etwa 8-12 V) erhöht werden, dann würde der Drainstrom am Anfang auf einige 100 µA mit zunehmender Drainspannung ansteigen. Die Kennkurve des Einzelschrittdrainstromes gegenüber der Drainspannung des Transistors 10 ist in Fig. 2 dargestellt. Die Kurve 1 in Fig. 2 zeigt an, daß der Strom am Anfang zunimmt (Abschnitt 1a), danach jedoch abfällt, während das schwebende Gate 18 programmiert wird. Wenn die Drainspannung weiter ansteigt, nimmt der Strom erneut zu (Abschnitt 1b), und zwar aufgrund eines injektionsinduzierten Durchbruchs zwischen dem Drain 14 und dem P+ Bereich 20. Eine Ladungspumpe kann wirtschaftlich die einigen 100 µA nicht liefern, die benötigt werden, um hinter den Abschnitt 1a der Kurve 1 zu gelangen. Wir haben jedoch ein Verfahren zum Programmieren eines Transistors 10 entdeckt, ohne einen so hohen Drainstrom vorzusehen.
Gemäß eines Ausführungsbeispiels unserer Erfindung wird eine Steuergatespannung mit der in Fig. 3b dargestellten Wellenform durch eine Schaltung 27 an das Steuergate 16 gelegt, während eine Spannung mit der in Fig. 3a dargestellten Wellenform durch eine Schaltung 28 an den Drain 14 gelegt wird. Es ist ersichtlich, daß zum Zeitpunkt T1 oder danach, wenn eine Programmierungsdrainspannung von etwa 8 V am Drain 14 liegt, die Spannung am Steuergate 16 schräg von 0 Volt auf 8 Volt über ein Zeitintervall (im typischen Fall 0,1 bis 10 ms und vorzugweise 1 ms) ansteigt. Während des ersten Teils P1 dieses Zeitintervalls von 1 ms überschreitet die Steuergatespannung VCG niemals den Wert von einigen Volt und bestehen niemals Verhältnisse, die es erforderlich machen, einen Drainstrom von mehr als einem µA zu ziehen. Während des Teils P1 werden Elektronen jedoch langsam in das schwebende Gate 18 injiziert und beginnt die Schwellenspannung VT langsam anzusteigen (Fig. 3c).
Nach dem Teil P1 setzt die Steuergatespannung VCG ihren Anstieg auf 8 V fort. Der Transistor 10 zieht jedoch dennoch nicht mehr als ein µA, da auch die Schwellenspannung VT weiter ansteigt, und es werden niemals Verhältnisse geschaffen, die es erlauben würden, daß ein großer Drainstrom fließt. Mit der Zeit erreicht die Spannung VCG 8 V, erreicht die Schwellenspannung VT 8 V und ist der Transistor 10 programmiert, ohne daß jemals ein Drainstrom von mehr als einem µA erforderlich war.
Für die Fachleute ist es ersichtlich, wie Schaltungen 27 und 28 aufzubauen sind, die die Spannungswellenformen der Fig. 3a und 3b erzeugen können. Die Schaltungen 27 und 28 werden daher nicht weiter im einzelnen beschrieben; lediglich mit der Ausnahme, daß daraufhingewiesen wird, daß die am Steuergate 16 und am Drain 14 durch die Schaltungen 27, 28 liegende Spannung von einer Ladungspumpe abgeleitet wird. Obwohl an dem Transistor von Fig. 1 8 V lagen, ist dieser Wert lediglich ein Beispiel, es können am Transistor 10 auch andere Spannungen liegen.
Der Transistor 10 wird in herkömmlicher Weise beispielsweise dadurch gelesen, daß die Spannung am Steuergate 16 auf etwa 5 V erhöht wird, daß die Spannung am Drain 14 auf etwa 1,5 V angehoben wird, daß die Source 12 und das Löschgate 24 an Masse gelegt werden und daß erfaßt wird, ob ein Strom durch den Transistor 10 fließt. Der Transistor 10 wird dadurch gelöscht, daß das Steuergate 16, der Drain 14 und die Source 12 an Masse gelegt werden und daß die Löschgatespannung auf etwa 25 V erhöht wird, um dadurch Elektronen dazu zu bringen, vom schwebenden Gate 18 zum Löschgate 24 durchzutunneln. Das läßt das schwebende Gate 18 positiv geladen.
Obwohl das oben beschriebene Ausführungsbeispiel angemessen arbeitet und im Umfang der Erfindung liegt, hat es einige Nachteile. Beispielsweise können verschiedene Transistoren in der Matrix mit verschiedenen Geschwindigkeiten programmiert werden. Es sei beispielsweise angenommen, daß energiereiche Elektronen das schwebende Gate eines der Transistoren in der Matrix mit einer niedrigen Geschwindigkeit erreichen. Wenn die Steuergatespannung dieses Transistors zu schnell ansteigt, wird der Transistor beginnen, einen große Strom (beispielsweise über 100 µA) zu ziehen, bevor Ladung in sein schwebendes Gate injiziert wird. Die Drainspannung VD wird daher abzufallen beginnen und die Programmierung wird enden. Das Anstiegsverhältnis muß daher so gewählt werden, daß der Anstieg so langsam erfolgt, wie es die Programmierungsgeschwindigkeit des langsamsten Transistors in der Matrix zuläßt. (Wenn die Anstiegsgeschwindigkeit zu niedrig ist, wird die Programmierung zu lange dauern).
Fig. 4 zeigt ein weiteres Ausführungsbeispiel meiner Erfindung. In Fig. 4 liegt während der Programmierung eine Spannung von etwa 8 V am Drain 14 während eine Spannung VT + Δ am Steuergate 16 liegt, wobei VT die Schwellenspannung ist, die dann, wenn sie am Steuergate 16 liegt, es erlauben wird, daß bis zu einem µA durch den Teil 22 des Transistorkanals 30 fließt. Δ ist ein Spannungszuwachs, so daß dann, wenn VT + Δ am Steuergate 16 liegt, mehrere µA durch den Teil 22 fließen können (VT liegt im typischen Fall bei etwa 1,0 V, während Δ bei etwa 0,2 V liegt). Es ist somit ersichtlich, daß der Drainstrom unter einigen µA liegen wird, solange die Steuergatespannung unter VT + Δ liegt oder gleich VT + Δ ist, und daß der Transistor von Fig. 4 unter Verwendung einer herkömmlichen Ladungspumpe programmiert werden kann.
Obwohl das Ausführungsbeispiel von Fig. 4 angemessen arbeitet und im Bereich der vorliegenden Erfindung liegt, hat es dennoch einige Nachteile. Da die Dotierstoffkonzentrationen, die Oxidstärken und andere Parameter über den Oberflächenbereich variieren, können beispielsweise die Schwellenspannungen der verschiedenen Transistoren in der Matrix variieren und kann es schwierig sein, eine Steuergatespannung VT + Δ zu erzeugen, die eine Programmierung der verschiedenen Flash-EPROM-Transistoren in einer annehmbaren Geschwindigkeit erlaubt, ohne daß ein zu großer Drainstrom fließen und die Drainspannung abfallen kann.
Bei einem weiteren Ausführungbeispiel liegt statt der etwa 8 V am Drain 14 und VT + Δ am Steuergate 16 eine Spannung von etwa 6 V am Drain 14 und liegt eine Spannung zwischen etwa 2,5 und 3,5 V am Steuergate 16. Das läßt einen Programmierungsdrainstrom zwischen 50 µA und 100 µA zu. Es sei darauf hingewiesen, daß es zwar schwierig ist, wirtschaftlich 100 µA von einer Ladungspumpe zu erzeugen, die von einer Versorgung von 5 V ± 10% 8 V erzeugt, daß aber wirtschaftlich 100 µA von einer Ladungspumpe erzeugt werden können, die von einer Versorgung von 5 V ± 10% 6 V erzeugt.
Da dieses Ausführungsbeispiel 50 und 100 µA durch den Transistor fließen läßt, wird die Spannung am Punkt 32 bei diesem Ausführungsbeispiel niedriger als bei dem Ausführungsbeispiel sein, bei dem VT + Δ am Steuergate 16 liegt. Da es der Spannungsunterschied zwischen Drain 14 und dem Punkt 32 ist, der Elektronen mit ausreichender Energie liefert, damit sie das schwebende Gate 18 erreichen, ist bei diesem Ausführungsbeispiel die kleinere Drainspannung durch die niedrigere Spannung am Punkt 32 versetzt.
Es sei darauf hingewiesen, daß bei diesem Ausführungsbeispiel die Steuergatespannung nicht so eng reguliert werden muß, wie es bei dem Ausführungsbeispiel der Fall ist, bei dem VT + Δ am Steuergate 16 liegt. Bei diesem Ausführungsbeispiel ist auch die Löschgatespannung beispielsweise auf eine Spannung im wesentlichen unter 15 V und vorzugsweise bei etwa 10 V angehoben.
Fig. 6 zeigt einen Aufbau, bei dem der Programmierungsdrainstrom unter 1 µA automatisch gehalten wird, ohne daß die Erzeugung einer Steuergatespannung innerhalb sehr enger Grenzen notwendig ist. Gemäß Fig. 6 liegen 8 V am Drain 14, etwa 4 V am Steuergate 16 und ist ein Strombegrenzer zwischen Source 12 und Masse während der Programmierung geschaltet. (Während des Lesens und Löschens liegt die Source 12 direkt an Masse). Der Strombegrenzer 36 ist im typischen Fall ein 1 MΩ-Widerstand, der die Stärke des Stromes begrenzt, der durch den Transistor 10 fließen darf. Wenn ein Strom durch den Transistor 10 fließt, hat der Strombegrenzer 36 die Wirkung der Vorspannung der Source 12 relativ zum Substrat 38, um die oben erwähnte Vorspannung in Gegenrichtung durch den ohmschen Spannungsabfall über dem Widerstand zu erzeugen. Wenn die Spannung an der Source 12 etwa 1 V erreicht, bewirkt die Vorspannung in Gegenrichtung des ersten Transistors Q1 einen Abfall des Programmierungsstromes auf etwa 1 µA. Das führt dazu, daß die Spannung am Punkt 32 ansteigt, beispielsweise auf einen Wert zwischen 2 und 3 V, wodurch die Wirkung der Vorspannung in Gegenrichtung des Transistors Q2 zunimmt. Aus diesem Grunde begrenzt der Transistor Q2 den Drainstrom, der durch den Drain 14 fließt, wodurch sichergestellt wird, daß der Punkt 32 auf einer derartigen Spannung liegt, daß der Spannungsabfall zwischen Drain 14 und dem Punkt 32 ausreicht, um energiereiche Elektronen auf das schwebende Gate 18 zu beschleunigen. (Wegen der höheren Dotierstoffkonzentration des Kanalteils 34 ist der Drainstrom des Transistors Q2 für seine Sourcespannung empfindlicher als beim Transistor Q1. Der P+ Bereich 20 liegt über seinen elektrischen Anschluß am an Masse liegenden Substrat 38 an Masse).
Wenn Elektronen auf das schwebende Gate 18 beschleunigt werden, beginnt die Schwellenspannung des Transistors Q2 anzusteigen und beginnt die Spannung am Punkt 32 abzufallen, so daß die Spannung über der Source und dem Drain des Transistors Q2 zunimmt. Diese Zunahme in der Spannung erleichtert weiterhin das Injizieren energiereicher Elektronen zum schwebenden Gate 18.
Wie bei dem Ausführungsbeispiel, das unter Bezug auf Fig. 4 beschrieben wurde, wird die Löschgatespannung in typischer Weise während der Programmierung auf beispielweise etwa 10 V erhöht, um die Effektivität der Programmierung zu verstärken.
Nach dem elektrischen Löschen wird das schwebende Gate 18 im typische Fall positiv aufgeladen. Diese positive Ladung erhöht wirksam das elektrische Potential des schwebenden Gates, um die Effektivität der Programmierung weiter zu verstärken.
Wie es oben erwähnt wurde, liegen nur etwa 4 V am Steuergate 16 während der Programmierung. Der Grund dafür besteht darin, daß ein Transistor nach Maßgabe des Ausführungsbeispiels von Fig. 6 im typischen Fall ein Teil einer Reihe von Transistoren, wie beispielsweise der Reihe 40 von Fig. 6a ist. Diese Reihe umfaßt mehrere Source/Drain-Bereiche 43 bis 48, wobei der Übergang zwischen jedem Source/Drain-Bereich und dem P+ Bereich 20 einen Kondensator bildet. Wenn es erwünscht ist, einen Transistor 42 in der Reihe 40 zu programmieren, und das Steuergate 16 auf eine Spannung über 6 V angehoben wird, sowie die schwebenden Gates 18 in der Reihe 40 positiv aufgeladen werden, dann werden alle Source/Drain-Bereiche 43 bis 45 wirksam mit dem Source/Drain- Bereich 46 verbunden (Source/Drain 46 dient als Source des Transistors 42). Das wäre äquivalent zu einem Anschluß einer sehr großen parasitären Kapazität an den Source/Drain-Bereich 46 und würde eine unangemessen lange Zeitspanne in Anspruch nehmen, um die Spannung am Bereich 46 anzuheben und den Transistor 42 zu programmieren. Dadurch, daß nur die Steuergatespannung auf nur 4 V angehoben wird, wird ein Widerstand zwischen dem Source/Drain-Bereich 46 und den anderen Source/Drain-Bereichen auf der linken Seite des Transistors 42 erzeugt, um die Wirkung der oben erwähnten parasitären Kapazität herabzusetzen. (Bei dem Ausführungsbeispiel von Fig. 6a kann der P- Bereich 30a eine Epitaxialschicht auf einem P++ Substrat 30b sein).
Der Transistor 10 ist ein Flash-EPROM mit geteiltem Gate, was bedeutet, daß das schwebende Gate 18 den Teil 34 des Kanals 30, jedoch nicht den Teil 22 überdeckt. Wie es oben erwähnt wurde, ist das quivalent zu dem Paar von Transistoren Q1, Q2 in Fig. 4a. Ein Transistor 10 mit geteiltem Gate hat jedoch zwei Vorteile gegenüber einem Ausführungsbeispiel, bei dem die EPROM- Zelle tatsächlich in Form von zwei Transistoren aufgebaut ist (Fig. 12). Zunächst ist der Transistor von Fig. 6 (und Fig. 1 und 4) kleiner als die Transistoren Q1 und Q2 von Fig. 12. Zum zweiten nehmen in Fig. 6 die Elektronen Energie auf, während sie von der Source 12 zum Punkt 32 wandern und kann für wenigstens einige dieser Elektronen diese Energie zu der Energie zuaddiert werden, die von den Elektronen aufgenommen wird, während sie durch den Kanalteil 34 wandern, um die Effektivität der Programmierung zu erhöhen. Bei dem Ausführungsbeispiel von Fig. 12 geht jede Energie, die von den Elektronen aufgenommen wird, während sie sich durch den Kanal des Transistors Q1 bewegen, vollständig verloren, während die Elektronen sich durch den N+ Bereich 50 bewegen, und kann diese verloren gegangene Energie nicht dazu ausgenutzt werden, die Effektivität der Programmierung zu erhöhen.
Einer der Hauptvorteile des Transistors von Fig. 6 besteht in der Tatsache, daß der Transistor (1) ohne mehr als wenige µA Drainstrom zuziehen und (2) ohne das Erfordernis einer genauen Regulierung der Steuergate-, Löschgate- oder Drainspannungen programmiert wird. Wie es oben erwähnt wurde, muß bei dem Ausführungsbeispiel, bei dem eine schräg ansteigende Spannung am Steuergate liegt, und bei dem Ausführungsbeispiel, bei dem VT + Δ am Steuergate liegt, die Steuergatespannung genau gesteuert werden, um eine Programmierung zu ermöglichen, ohne zuviel Drainstrom zu ziehen. In Fig. 6 wird die Programmierung erzielt, ohne die Steuergatespannung zu genau regulieren zu müssen.
Statt der Verwendung eines Widerstandes als Strombegrenzer 36 liefert eine Schaltung 51, die einen ersten MOSFET Q3 und einen zweiten MOSFET Q4 umfaßt, die in Stromspiegelschaltung angeordnet sind, ein MOS-Äquivalent eines Widerstandes (Fig. 7). Ein Widerstand R liegt zwischen VCC und dem Drain des Transistors Q3. Der effektive Widerstand REQ zwischen der Source und dem Drain des Transistors Q4 ist gleich:
REQ = R&sub1; x (W3/L3)/(W4/L4)
wobei W3, L3, W4 und L4 die Kanalbreite des Transistors Q3, die Kanallänge des Transistors Q3, die Kanalbreite des Transistors Q4 und die Kanallänge des Transistors Q4 jeweils bezeichnen und R&sub1; der Widerstandswert des Widerstands R ist. W3, L3, W4 und L4 sind so gewählt, daß der Transistor Q4 ein gewünschtes Maß an Widerstand zeigt. Dieser effektive Widerstand REQ liegt im typischen Fall im Bereich von 100kΩ bis 2MΩ und vorzugsweise bei etwa 1 MΩ, um einen Drainstrom von weniger als etwa 10 µA durch den Transistor 10 mit schwebendem Gate fließen zu lassen.
Bei einem weiteren Bauelement liegt der Drain 14 an einer Ladungspumpe 52, während das Steuergate 16 mit einer Impulsquelle 54 verbunden ist (Fig. 8). Die Impulsquelle 54 liefert eine Kette von Impulsen mit einer Amplitude von etwa 5 V (VCC), einer Anschaltzeit von 0,1 Mikrosekunden und einer Ausschaltzeit von 0,9 Mikrosekunden. (Die von der Impulsquelle 54 gelieferte Wellenform ist in Fig. 9a dargestellt). Es ist wichtig, daß dann, wenn das Steuergate 16 an Masse liegt, der Transistor 10 gesperrt ist und der Drain 14 auf etwa 8 V auflädt. Wenn das Steuergate 16 gepulst wird, wird der Drain 14 über den Transistor 10 entladen und wenn das Steuergate 16 wieder an Masse liegt, lädt sich der Drain 14 wieder auf 8 V zurück. Fig. 9b zeigt die Drainspannungswellenform, die daraus resultiert, daß die Ladungspumpe 52 mit dem Drain 14 verbunden ist und das Steuergate 16 gepulst wird. Das wiederholte Anlegen der Wellenform von Fig. 9a und 9b an das Steuergate 16 und an den Drain 14 über ein Zeitintervall von 1 ms reicht aus, um den Transistor 10 zu programmieren, da wenigstens während der Zeitintervalle P2 die Spannungsbedingungen ausreichend sind, energiereiche Elektronen zum schwebenden Gate 18 zu beschleunigen. (Wenn das Steuergate 16 nicht gepulst würde, würde der Drain 14 auf einer niedrigen Spannung bleiben, da die mit dem Drain 14 gekoppelte Ladungspumpe keinen großen Ausgangsstrom liefern kann, und würden die für das Injizieren energiereicher Elektronen erforderlichen Bedingungen nicht bestehen.)
Im folgenden wird ein neues technisches Verfahren zum Bilden eines Flash-EPROM-Transistors 101 (Fig. 10d) zur Verwendung in Verbindung mit dem oben beschriebenen Programmierungsverfahren erläutert.
Zunächst wird ein P- Siliciumsubstrat 100 mit P Störstoffen implantiert, um eine P+ Schicht 102 mit einer Stärke von annähernd 0,8 µm und einer Dotierstoffkonzentration zwischen 10¹&sup7; und 10¹&sup8; cm&supmin;³ zu bilden (Fig. 10a). Eine Isolierschicht 104 (im typischen Fall thermisch aufgewachsenes SiO&sub2;) wird auf dem Plättchen ausgebildet und ein stark dotiertes, schwebendes Polysiliciumgate 105 wird in herkömmlicher Weise auf der Isolierschicht 104 gebildet. (Während der Bildung des schwebenden Gates 105 werden weitere schwebende Gates, wie beispielsweise die Gates 105' und 105'' anderswo auf der Oberfläche ausgebildet. Die Beschreibung bezieht sich nur auf die Strukturen im Transistor 101, es versteht sich, daß ähnliche Strukturen, die den Rest einer Flash-EPROM-Matrix bilden, anderswo auf dem Plättchen ausgebildet werden). Eine Photolackschicht 106 wird dann auf dem Plättchen ausgebildet und bemustert.
Gemäß Fig. 10b wird das Plättchen dann einem N Ionenimplantationsschritt ausgesetzt, um eine N+ Source 108 und ein Drain 110 zu bilden. Ein Rand 108a der Source 108 und ein Rand 110a des Drain 110 sind durch den Photolack 106 festgelegt, während der andere Rand 108b der Source 108 und der Rand 110b des Drain 110 durch die Ränder 105a' und 105a der schwebenden Gates 105' und 105 jeweils festgelegt sind. Das geschieht aus Gründen, die um US Patent 4 639 893 ausgegeben für Boaz Eitan beschrieben sind, das durch Bezug in die Beschreibung einbezogen wird.
Die Photolackschicht 106 wird entfernt und das Plättchen wird einem Diffusionsschritt unterworfen. Das Plättchen wird dann einem maskierten N Ionenimplantationsschritt unterworfen, um teilweise einen Teil 114 der P+ Schicht 102 gegenzudotieren, sodaß der Teil 114 zu einem P- Material wird (5. Fig. 10c). Es versteht sich, daß am Abschluß dieses Arbeitsschrittes der Transistorkanal einen ersten Bereich A1, der P- Material umfaßt, und einen zweiten Bereich A2 aufweist, der P+ Material umfaßt. Der P+ Bereich A2 dient dazu, die Effektivität der Transistorprogrammierung zu erhöhen, während der Bereich A1 aus P- Material besteht, so daß die effektive Schwellenspannung des Bereiches A1 bei etwa 1 Volt liegt. Es ist wichtig, daß die seitliche Erstreckung der Bereiche A1 und A2 mit den anderen Transistorstrukturen selbstausgerichtet ist. Es ist somit unmöglich, die seitliche Erstreckung der Bereiche A1, A2 fehlauszurichten und die Ausbeute beim Herstellungsprozeß zu beinträchtigen.
Das Plättchen wird dann einem Oxidätzungsschritt (beispielsweise unter Verwendung HF-Säure) unterworfen, um die freiliegenden Teile der Isolierschicht 104 zu entfernen. Eine zusätzliche Isolierschicht 116 wird dann auf dem Plättchen (beispielsweise durch thermische Oxidation) ausgebildet. Der Transistor 101 wird dadurch fertiggestellt, daß das Steuergate 120 auf dem Plättchen unter Verwendung herkömmlicher technischer Verfahren ausgebildet wird (s. Fig. 10d).
Wenn das schwebende Gate 105 elektrisch neutral ist, liegt die Schwellenspannung des Bereiches A2 bei annähernd 3 bis 5 V infolge der höheren Kanaldotierstoffkonzentration. Der Transitor 101 ist jedoch ein Flash-EPROM. Vor der Benutzung wir die Ladung vom schwebenden Gate 105 mit einem Löschgate vor der Benutzung entfernt (nicht in den Fig. 10a bis 10d dargestellt, jedoch im folgenden beschrieben). Das reduziert die Schwellenspannung des Bereiches A2 auf unter 0 V. (Obwohl das dazu führen kann, daß sich ein Inversionsbereich unter dem schwebenden Gate 105 unabhängig von der Spannung am Steuergate 120 bildet, wird das nicht zu einem Problem führen, da der Bereich A1 nur dann leiten wird, wenn eine hohe Spannung am Steuergate 120 liegt.) Unter diesen Umständen speichert der Transistor 101 einen Wert 0. Das schwebende Gate 105 kann dann programmiert werden, um die Schwellenspannung des Bereiches A2 anzuheben und dadurch einen Wert 1 im Transistor 101 zu speichern.
Während des Vorgangs der Bildung des Steuergates 120 wird auch ein Löschgate (nicht in den Fig. 10a bis 10d dargestellt) über dem schwebenden Gate 105 im typischen Fall außerhalb des Querschnittes der Fig. 10a bis 10d ausgebildet. Die sich ergebende Zelle kann eine Auslegung haben, wie sie in der US Patentanmeldung mit der Nr. 07 189 874 (US-A-4998220) dargestellt und beschrieben ist, die den Titel hat "EEPROM WITH IMPROVED ERASE STRUCTURE" und von Eitan et al. am 3. Mai 1988 eingereicht wurde. Sie wird durch Bezug in die Beschreibung aufgenommen. Fig. 11 zeigt einen Teil der Auslegung einer Matrix 200 aus Flash- EPROM-Zellen, die nach Maßgabe eines alternativen Ausführungsbeispiels der Erfindung ausgebildet sind. Es ist ersichtlich, daß die Matrix 200 eine Anordnung von schwebenden Gates 202a bis 202h, Source- und Drain-Bereichen 204a bis 204c, Steuergates 206a bis 206d, Tunnellöschgates 208, 208b und Feldoxidbereichen 209 enthält. Die Matrix 200 ist unter Verwendung einer versetzten, praktisch geerdeten Architektur aufgebaut. Wenn es erwünscht ist, die schwebenen Gates 202a oder 202b zu lesen oder zu programmieren, dann dient der Source/Drain-Bereich 204a als Drain während der Source/Drain-Bereich 204b als Source dient. Wenn es erwünscht ist, die schwebenden Gates 202c oder 202d zu lesen oder zu programmieren, dann dient der Source/Drain-Bereich 204b als Drain, während der Source/Drain-Bereich 204a als Source dient. Die Source/Drain-Bereiche 204b, 204c dienen in ähnlicher Weise als Source oder Drain, um die schwebenden Gates 202e bis 202h zu lesen oder zu programmieren. Das Steuergate 206a dient dazu, die schwebenden Gates innerhalb der Spalte zu lesen oder zu programmieren, die die schwebenden Gates 202a und 202e umfaßt. Die anderen Steuergates dienen dazu, die schwebenden Gates in den anderen zugehörige Spalten von schwebenden Gates zu lesen oder zu programmieren. Das Löschgate 208a dient dazu, die schwebenden Gates 202a, 202c, 202e und 2029 zu löschen, während das Löschgate 208b dazu dient, die schwebenden Gates 202b, 202d, 202f und 202h zu löschen.
In der Matrix von Fig. 11 sind die schwebenden Gates zueinander versetzt, d.h. ist das schwebende Gate 202a am Source/Drain-Bereich 204 ausgebildet, während das benachbarte schwebende Gate 202c am Source/Drain-Bereich 204b ausgebildet ist. Wenn die schwebenden Gates 202a und 202c beide am Source/Drain-Bereich 204a ausgebildet wären, müßte die Zellengröße zunehmen, damit beide schwebenden Gates 202a und 202c unter dem Löschgate 208a verlaufen können. Die Versetzung der schwebenden - Gates erlaubt es somit, die Flash-EPROM-Matrix auf einem kleinen Oberflächenbereich aufzubauen.
Ein Adressendecodierer, der sich zur Verwendung mit der Matrix von Fig. 11 eignet, ist in der US-Patentanmeldung 07 258926 (US-A-5016216) beschrieben, die am 17. Oktober 1988 von Syed Ali eingereicht wurde und durch Bezugnahme in die Beschreibung eingeschlossen wird. Siehe auch US-Patentanmeldung 07/258952 (US-A-5366643), die von Eitan et al. am 17 Oktober 1988 eingereicht wurde.
Während die Erfindung unter Bezug auf besondere Ausführungsbeispielse beschrieben wurde, werden die Fachleute erkennen, daß Änderungen in der Form und im einzelnen vorgenommen werden können, ohne den Bereich der Erfindung zu verlassen. Derartige Änderungen liegen daher innerhalb der vorliegenden Erfindung.

Claims

1. Verfahren zur Programmierung eines Floating-Gate- Transistors (10) durch Heißelektroneninjektion, wobei der Transistor eine Quelle (12) und eine von der Quelle beabstandete Senke (14) umfaßt, wobei die Quelle und die Senke von einem ersten Leitfähigkeitstyp und in einer Halbleiterzone (20) eines zweiten Leitfähigkeitstyps ausgebildet sind, wobei ein Kanal (30) zwischen der Quelle und der Senke verläuft, wobei ein floatendes Gate (18) über wenigstens einen Teil des Kanals verläuft, und wobei ein Steuergate (16) über wenigstens einen Teil des floatenden Gates verläuft, wobei das Verfahren die folgenden Schritte umfaßt:

Anlegen von Programmierungsspannungen an die Senke und das Steuergate, um so eine Heißelektronen- Injektionsprogrammierung des Floating-Gate-Transistors zu bewirken, während der heiße Elektronen von der Senke in das floatende Gate injiziert werden, wobei die Programmierungsspannung durch eine Ladungspumpe (52) an die Senke angelegt wird, gekennzeichnet durch das Anlegen einer Spannung an das Steuergate, um zu gewährleisten, daß der Programmierungssenkenstrom unter einem vorbestimmten Wert gehalten wird.

2. Verfahren nach Anspruch 1, umfassend den Schritt des Anlegens einer Spannung an das Steuergate (11), die von einem ersten Wert auf einen zweiten Wert ansteigt, so daß während der Zeit des Anstiegs der Spannung am Steuergate Elektronen in das floatende Gate (18) injiziert werden, so daß die Schwellenspannung des Transistors mit einer Rate steigt, die gewährleistet, daß der Transistor während der Programmierung keinen Senkenstrom über dem vorbestimmten Wert zieht.

3. Verfahren nach Anspruch 2, wobei die Steuergate- Spannung von dem ersten Wert zu dem zweiten Wert über eine Zeitspanne von 0,1 ins ansteigt.

4. Verfahren nach Anspruch 1, wobei die an das Steuergate angelegte Spannung während der Programmierung konstant gehalten wird.

5. Verfahren nach einem der Ansprüche 1 bis 4, wobei der vorbestimmte Wert kleiner als oder gleich ca. 150 µA ist.

6. Verfahren nach einem der Ansprüche 1 bis 4, wobei der vorbestimmte Wert kleiner als oder gleich etwa 10 µA ist.

7. Struktur, umfassend einen Floating-Gate-Transistor (10), wobei die Struktur folgendes umfaßt:

eine Quelle (12),

eine Senke (14), die von der Quelle beabstandet ist,

wobei die Quelle und die Senke von einem ersten Leitfähigkeitstyp und in einer Halbleiterzone (20) eines zweiten Leitfähigkeitstyps ausgebildet sind,

einen Kanal (30), der zwischen der Quelle und der Senke verläuft,

ein floatendes Gate (18), das über wenigstens einen Teil des Kanals verläuft,

ein Steuergate (16), das über das floatende Gate verläuft, und

ein Mittel zum Anlegen von Programmierungsspannungen an die Senke und das Steuergate, um dadurch eine Heißelektronen-Injektionsprogrammierung des Floating-Gate- Transistors zu bewirken, während der Heißelektronen von der Senke in das floatende Gate injiziert werden, wobei das Mittel zum Anlegen einer Programmierungsspannung an die Senke eine Ladungspumpe (52) aufweist, dadurch gekennzeichnet, daß

das Mittel zum Anlegen einer Spannung an das Steuergate gewährleistet, daß der Programmierungssenkenstrom geringer ist als ein vorbestimmter Wert.

8. Struktur nach Anspruch 7, umfassend ein Mittel zum Anlegen einer Spannung an das Steuergate (16), die von einem ersten Wert auf einen zweiten Wert ansteigt, so daß während der Zeit des Anstiegs der Spannung an dem Steuergate Elektronen in das floatende Gate (18) injiziert werden, so daß die Schwellenspannung des Transistors während der Programmierung keinen Senkenstrom über dem vorbestimmten Wert zieht.

9. Struktur nach Anspruch 8, wobei die an das Steuergate angelegte Spannung von dem ersten Wert auf den zweiten Wert über eine Zeitspanne von 0,1 ms ansteigt.

10. Struktur nach Anspruch 7, wobei das Mittel zum Anlegen von Programmierungsspannungen während der Programmierung eine konstante Spannung an das Steuergate anlegt.