DE69636178T2

DE69636178T2 - Verfahren zum Löschen einer Flash EEPROM Speicherzelle

Info

Publication number: DE69636178T2
Application number: DE69636178T
Authority: DE
Inventors: Jan Van Houdt; Luc Haspeslagh; Ludo Deferm; Guido Groeseneken; Herman Maes
Original assignee: Interuniversitair Microelektronica Centrum vzw IMEC
Current assignee: Interuniversitair Microelektronica Centrum vzw IMEC
Priority date: 1995-08-11
Filing date: 1996-08-07
Publication date: 2007-03-29
Anticipated expiration: 2016-08-08
Also published as: DE69619321T2; DE69619321D1; US5969991A; DE69636178D1; EP0762429A2; US6282124B1; US6044015A; EP0762429A3; EP0762429B1; ATE213562T1

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Löschen einer nichtflüchtigen Speicherzelle gemäß dem Oberbegriff von Anspruch 1.
Ein Verfahren zum Löschen einer nichtflüchtigen Speicherzelle ist zum Beispiel aus WO-A-9415363 bekannt.
Ein solches Verfahren ist auch bekannt und dargestellt in 1, das eine schematische Darstellung der vorher verwendeten Löschanordnung mit negativer Gate-Vorspannung zeigt, in der das Control-Gate CG geerdet ist und die negative Spannung nur an das Programm-Gate PG angelegt wird, um ein hohes Oxidfeld zwischen dem Floating-Gate FG und dem Drain-Übergang zu induzieren. In diesem Fall wird die Spannung über das Tunneloxid zwischen dem FG und dem Drain in etwa durch die folgende Gleichung angegeben: |Vfg – Vd| ≈ p(Vt – Vpg) + (1 – d)Vd (1)wobei V_pg, V_fg und V_d jeweils die Programmm-Gate-Spannung (PG-Spannung), die Floating-Gate-Spanung (FG-Spannung) und die Drain-Spannung während des Löschens sind, V_t die Schwellenspannung der Speicherzelle ist, vom Programm-Gate (PG) aus gemessen, und p und d jeweils die kapazitiven Kopplungsverhältnisse von Programm-Gate zu Floating-Gate (PG zu FG) und von Drain zu FG sind. Unter Berücksichtigung von typischen Werten für die Parameter, (p~ = 50%, d~ = 10%, V_d~ = 5V, V_t schwankt zwischen 2 V und –4 V), kann berechnet werden, dass zum Erhalten einer sinnvollen Löschzeit in der Größenordnung von Millisekunden typischerweise eine Spannung des Programm-Gates PG von –12 V für ein Tunneloxid des Stands der Technik von 8 nm erforderlich ist. Um diese hohe negative Spannung auf dem Chip zu erzeugen und sie während des Flash-Löschvorgangs auf das Programm-Gate PG zu schalten, muss eine sogar noch höhere Spannung in der Größenord nung von –16 V lokal in der Ladepumpe erzeugt werden. Andererseits wird ein sehr großes Interpoly-Oxidfeld in dieser Löschanordnung aufgebaut, was zu einem Ladungsverlust von dem Programm-Gate PG zu dem Floating-Gate FG, (was eine niedrigere Grenze für den gelöschten Schwellenwert zur Folge hat), und von dem Floating-Gate FG zu dem Control-Gate CG, (was einen parasitären Löschpfad zur Folge hat), führt, wobei beide Störeffekte durch die Pfeile in 1 angegeben sind.
Diese und andere Überlegungen haben eine sehr strikte Grenzenbedingung für die Verkleinerung von Flash-Speichervorrichtungen auf unter Halbmikrometer-Maße zur Folge, insbesondere für eingebettete Anwendungen.
Dieses Problem wird gelöst in dem Verfahren zum Löschen von wenigstens einer nichtflüchtigen Speicherzelle gemäß Anspruch 1.
Da eine negative Spannung von ungefähr –7 V sowohl an das Programm-Gate als auch das Control-Gate im Wesentlichen gleichzeitig angelegt wird, wird ein hohes elektrisches Feld über dem Tunneloxid der Speicherzelle geschaffen. Da das Kopplungsverhältnis des Control-Gates zum Floating-Gate (CG zu FG) jetzt den Aufbau eines ausreichenden Oxidfelds zum Tunneln von Elektronen zum Drain-Übergang hin "unterstützt", kann die erforderliche negative Spannung von dem vorherigen Wert von –12 V auf den aufgeweichteren Wert von –7 V reduziert werden, ohne Löschgeschwindigkeit zu opfern. Mit anderen Worten, es wird verursacht, dass ein Tunnel-Strom von Elektronen von dem Floating-Gate zu dem Drain-Bereich der Zelle fließt, während das Löschen der Zelle erfolgt.
Diese Niederspannungs-Löschanordnung gestattet es, die intern erzeugte negative Löschspannung zu reduzieren, wodurch Zuverlässigkeitsgrenzen erhöht werden, und die Entwicklungs-Eingangskosten für die Implementierung des HIMOS^®-Komzepts in einen bestehenden CMOS-Grundprozess weiter verringert werden.
Des Weiteren ist das elektrische Feld in dem Interpoly-Dielektrikum auf Grund der kleineren Löschspannung und auf Grund der Verteilung dieser Spannung über die gesamte Vorrichtungsstruktur in hohem Maße aufgeweicht in Bezug auf das Verfahren gemäß dem bisherigen Stand der Technik. Daher sind die notwendigen Zuverlässigkeitsgrenzen viel leichter herzustellen als in dem Fall des Verfahrens gemäß dem bisherigen Stand der Technik.
Die vorliegende Erfindung gestattet Niederspannungsbetrieb auf dem Chip und reduziert des Weiteren die zusätzlichen Kosten für die Integration des sich daraus ergebenden Flash-Arrays in einen CMOS-(Complementary Metal-Oxide-Semiconductor/komplementärer Metalloxid-Halbleiter) Prozessablauf. Die Letztere ist insbesondere wichtig für so genannte eingebettete Speicheranwendungen, bei denen die Flash-Prozessmodule in wirtschaftlicher Weise mit einem bereits bestehenden CMOS-Grundprozess abgestimmt werden müssen, um Chips herzustellen, die große Mengen von digitalen oder analogen Funktionen sowie Flash-Speicher enthalten, wie beispielsweise Chipkarten.
Die Erfindung stellt auch ein Verfahren zum Löschen eines Arrays oder eines Teils eines Arrays von nichtflüchtigen Speicherzellen bereit. Eine negative Spannung in der Größenordnung von –7 V wird gleichzeitig an eine oder mehrere Programmleitungen und an eine oder mehrere Wortleitungen angelegt. Dies koppelt eine negative Spannung mit den Floating-Gates der Zellen, die mit diesen Wortleitungen und Programmleitungen verbunden sind. Das Löschverfahren verwendet einen Tunnelstrom von Elektronen von den Floating-Gates der Zellen zu dem Substrat der Zellen, und zwar ohne Bedarf an hohen negativen Spannungen.
Des Weiteren verursacht eine Spannung, die wenigstens so hoch ist wie die Versorgungsspannung, die an das Substrat und/oder die Drain-Bereiche der Zellen angelegt ist, dass ein Tunnelstrom von Elektronen von den Floating-Gates der Zellen zu dem Substrat und/oder den Drain-Bereichen der Zellen fließt, um das gleichzeitige Löschen der Speicherzellen zu erzielen. Natürlich kann die negative Spannung, die an die Programmleitungen/Wortleitungen angelegt wird, auf dem Chip erzeugt werden und wird vorzugsweise dort erzeugt.
Die beschriebenen Aufgaben sowie andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden in der folgenden ausführlichen Beschreibung unter Bezugnahme auf die Zeichnungen im Anhang offenkundig.
1 zeigt die vorher verwendete Löschanordnung mit geerdetem Control-Gate.
2 zeigt die Löschkennlinien, die mit der Anordnung von 1 verknüpft sind.
3 zeigt die verbesserte Niederspannungs-Löschanordnung der Erfindung mit einer negativen Vorspannung, die gleichzeitig an beide Gates angelegt wird (Control-Gate und Programm-Gate).
4 zeigt die Löschkennlinien, die mit der Anordnung von 3 verknüpft sind.
5 zeigt die Löschzeit als eine Funktion der negativen Gate-Spannung, wie aus 4 für eine Nieder-(Lösch-)Schwellenspannung von –4 V entnommen.
6 zeigt den entsprechenden Schaltkreis für die Niederspannungs-Löschanordnung.
7 zeigt die Lösch-Übergangskennlinien gemäß der Niederspannungs-Löschanordnung für verschiedene Kopplungsverhältnisse p von Programm-Gate zu Floating Gate.
8 zeigt zwei alternative Ausführungsformen der Niederspannungs-Löschanordnung mit einer Beispiel-Spannung von 5 V, die an das Substrat bzw. die p-Wanne des Speicherfelds angelegt ist.
9 zeigt eine optimierte HIMOS-Zellenauslegung, wie sie in einem kontaktlosen Array mit virtueller Masse (VGA – Virtual Ground Array) mit gemeinsamen Programm-Gates verwendet wird. Die Floating-Gates sind in der ersten Polysiliziumschicht ausgebildet, während das Control-Gate und das Programm-Gate in der zweiten Polysiliziumschicht ausgebildet sind. Jedes Programm-Gate dient als ein Kopplungskondensator für zwei verschiedene Zellen. Eine Duplizierung der dargestellten Auslegung in der horizontalen Richtung bildet eine Programmleitung, welche alle Programm-Gates von zwei benachbarten Reihen von Zellen verbindet.
10 zeigt einen optimierten HIMOS-Zellenaufbau, wie er in einem kontaktlosen VGA mit gemeinsamen Programm-Gates und gemeinsamen Control-Gates verwendet wird. In diesem Fall werden auch die Control-Gates von benachbarten Zellen gemeinsam genutzt. Eine Duplizierung des dargestellten Aufbaus in der horizontalen Richtung bildet eine Wortleitung, welche alle Control-Gates von zwei benachbarten Reihen von Zellen verbindet.
11 zeigt einen optimierten HIMOS-Zellenaufbau, wie er in einem kontaktlosen Array mit gemeinsamer Source verwendet wird. In diesem Fall weist jede Spalte von Zellen eine separate Bitleitung auf.
12 zeigt ein grundlegendes Array mit virtueller Masse mit einer gemeinsamen Programmleitung.
13 zeigt ein Array mit virtueller Masse mit gemeinsamen Programm-Gates. Die Diffusionsleitungen sind unter dem Feldoxid verlegt, um Zellenfläche zu sparen, (die Feldoxidfläche ist komplementär zu der aktiven Fläche, die in der Figur gezeigt ist).
14 zeigt ein Array mit virtueller Masse mit abwechselnder Source/Drain-Konfiguration.
15 zeigt einen Array-Aufbau in dem Fall von abwechselnder Source/Drain-Konfiguration.
16 zeigt ein Array mit virtueller Masse mit gemeinsamen Programmleitungen und gemeinsamen Wortleitungen.
17 zeigt ein kontaktloses NICHT-ODER-Array mit typischen Spannungen, die während des Programmierens anzulegen sind. Die Zelle, die programmiert wird, und die zwei benachbarten Spalten werden gezeigt. Dedizierte Source- und Bitleitungen werden zwischen benachbarten Spalten gemeinsam genutzt.
18 zeigt ein kontaktloses Array mit gemeinsamer Source, in dem die Bitleitungen der jeweiligen Spalten in dem Array vollkommen isoliert sind. In diesem Fall weist jede Spalte ihre eigene separate Bitleitung auf, während die Source-Leitungen gemeinsam genutzt und mit Masse (gemeinsame Source) verbunden werden können.
Beispielhafte Vorrichtungen sind in einer nichtflüchtigen 0,7-μm-Technologie hergestellt worden, die in einer CMOS-Technologie eingebettet ist. Diese Vorrichtungen weisen ein dünnes Oxid (7–9 nm) unter dem Floating-Gate auf. Das Interpoly-Dielektrikum ist ein Polyoxid mit einer Dicke von 25–30 nm, und das Oxid zwischen dem Control-Gate und dem Kanalbereich beträgt 15 nm. Die Länge des Floating-Gate beträgt 0,7 µm, die Länge des Control-Gate beträgt 1,0 µm, und die gesamte Zellengröße beträgt 13–15 µm².
Das Verfahren, wie in der vorliegenden Anmeldung offenbart, kann auch auf eine nichtflüchtige 1,25-µm-Technologie angewendet werden, die in einer CMOS-Technologie eingebettet ist, oder auf eine nichtflüchtige 0,5-µm-Technologie, die in einer CMOS-Technologie eingebettet ist, oder auf eine nichtflüchtige 0,35-µm-Technologie oder von noch kleinerer Länge, die in einer CMOS-Technologie eingebettet ist.
Der Begriff "Versorgungsspannung" eines Chips mit nichtflüchtigem Speicher wird als die externe Spannung definiert, mit der dem Chip oder dem elektronischen System, in welches der Chip integriert ist, Energie zugeführt wird. Vorzugsweise ist die Versorgungsspannung eines Chips mit nichtflüchtigen Speicherzellen die Versorgungsspannung der CMOS-Technologie, in welche die nichtflüchtige Speichertechnologie integriert ist. Die Versorgungsspannung einer CMOS-Technologie ist die maximal zulässige Spannung an Gate und Drain für die mindestzulässige Gate-Länge in dieser Technologie. Für die nichtflüchtige 0,7-µm-Speichertechnologie, wie in EP-A-0501941 offenbart, beträgt die Versorgungsspannung der nichtflüchtigen Speichertechnologie 5 Volt. Eine andere externe Spannung als die Versorgungsspannung wird als eine externe Spannung definiert.
Eine Spannung, die auf dem Chip erzeugt wird, bedeutet, dass sie von Ladepumpen erzeugt wird; die auf dem Chip integriert sind, und sie ist negativ oder höher als die Versorgungsspannung. Eine solche auf dem Chip erzeugte Spannung ist nicht in der Lage, eine hohe Energie zu liefern.
Die vorliegende Erfindung betrifft eine neuartige Löschanordnung, die es gestattet, die negative Gate-Vorspannung zum Flash-Löschen beträchtlich zu reduzieren. Insbesondere für eingebettete Speicheranwendungen, bei denen die Minimierung der Auswirkung der Speichertechnologie auf die umgebenden CMOS-Schaltungen ein primäres Thema ist, ist die Reduzierung der negativen Löschspannung von großer Bedeutung. Des Weiteren vereinfacht eine Spannungsreduzierung auch die Auslegung der Schaltungstechnik zum Erzeugen und Schalten von hoher Spannung und erhöht die Zuverlässigkeitsgrenzen für den gesamten Prozess.
1 zeigt eine schematische Darstellung der vorher verwendeten Löschanordnung mit negativer Gate-Vorspannung zeigt, in der das CG geerdet ist und die negative Spannung nur an das PG angelegt wird, um ein hohes Oxidfeld zwischen dem FG und dem Drain-Übergang zu induzieren. In diesem Fall wird die Spannung über das Tunneloxid zwischen dem FG und dem Drain in etwa durch die folgende Gleichung angegeben: |Vfg – Vd| ≈ p(Vt – Vpg) + (1 – d)Vd (1)wobei V_pg, V_fg und V_d jeweils die Programmm-Gate-Spannung (PG-Spannung), die Floating-Gate-Spanung (FG-Spannung) und die Drain-Spannung während des Löschens sind, V_t die Schwellenspannung der Speicherzelle ist, vom Programm-Gate (PG) aus gemessen, und p und d jeweils die kapazitiven Kopplungsverhältnisse von Programm-Gate zu Floating-Gate (PG zu FG) und von Drain zu FG sind. Unter Berücksichtigung von typischen Werten für die Parameter, (p~ = 50%, d~ = 10%, V_d~ = 5V, V_t schwankt zwischen 2 V und –4 V), kann berechnet werden, dass zum Erhalten einer sinnvollen Löschzeit in der Größenordnung von Millisekunden typischerweise eine Spannung des Programm-Gates PG von –12 V für ein Tunneloxid des Stands der Technik von 8 nm erforderlich ist. Um diese hohe negative Spannung auf dem Chip zu erzeugen und sie während des Flash-Löschvorgangs auf das Programm-Gate PG zu schalten, muss eine sogar noch höhere Spannung in der Größenordnung von –16 V lokal in der Ladepumpe erzeugt werden. Andererseits wird ein sehr großes Interpoly-Oxidfeld in dieser Löschanordnung aufgebaut, was zu einem Ladungsverlust von dem Programm-Gate PG zu dem Floating-Gate FG, (was eine niedrigere Grenze für den gelöschten Schwellenwert zur Folge hat), und von dem Floating-Gate FG zu dem Control-Gate CG, (was einen parasitären Löschpfad zur Folge hat), führt, wobei beide Störeffekte durch die Pfeile in 1 angegeben werden.
Diese und andere Überlegungen haben eine sehr strikte Grenzenbedingung für die Verkleinerung von Flash-Speichervorrichtungen auf unter Halbmikrometer-Maße zur Folge, insbesondere für eingebettete Anwendungen.
Daher wird eine neue Löschanordnung vorgeschlagen, bei der das CG und PG der betrachteten Wortleitung über einen zusätzlichen Schalter des Stands der Technik in dem Reihen-Decodierer verbunden werden können, der nur im Löschmodus betrieben wird. Dann wird eine negative Spannung von ungefähr –7 V gleichzeitig an beide Gates angelegt, um ein hohes elektrisches Feld über dem Tunneloxid der Speicherzelle zu erstellen. Dies wird schematisch in 3 dargestellt. Da das Kopplungsverhältnis von CG zu FG jetzt den Aufbau eines ausreichenden Oxidfelds zum Tunneln von Elektronen zu dem Drain-Übergang unterstützt, kann die erforderliche negative Spannung von dem vorherigen Wert von –12 V auf den aufgeweichteren Wert von –7 V reduziert werden, ohne Löschgeschwindigkeit zu opfern. Tatsächlich wird in diesem Fall die Spannung über das Tunneloxid angegeben durch: |Vfg – Vd| ≈ p(Vt – Vg) + (1 – d)Vd – cVg (2)wobei c das Kopplungsverhältnis von CG zu FG ist (typischerweise 20%), und V_g die (gemeinsame) Gate-Spannung darstellt, die an beide Gates angelegt wird. Im Vergleich mit Gleichung (1) ist klar, dass der zusätzliche Ausdruck cV_g das Oxidfeld unabhängig von dem Wert des Schwellenwerts der Zelle erhöht. Die entsprechenden Löschkennlinien sind in 4 dargestellt. Des Weiteren ist das elektrische Feld in dem Interpoly-Dielektrikum auf Grund der kleineren Löschspannung und auf Grund der Verteilung dieser Spannung über die gesamte Vorrichtungsstruktur in hohem Maße aufgeweicht in Bezug auf die vorherige Anordnung von 1. Daher sind die notwendigen Zuverlässigkeitsgrenzen viel leichter herzustellen als in dem Fall von 1.
5 zeigt die aus 4 entnommene Löschzeit als eine Funktion der (negativen) Löschspannung. Es wird aufgezeigt, dass eine Zelle, wie beispielsweise in 3 dargestellt, auf eine Schwellenspannung von –4 V in nur 10 ms gelöscht werden kann, wobei nur –7 V an dem Gate verwendet werden. Wenn die Löschgeschwindigkeit kein Problem ist, wie z.B. bei EPROM-Austausch-Anwendungen, kann sogar gestattet werden, dass die Löschspannung weiter auf –5 V reduziert wird.
7 zeigt die Übergangs-Löschkennlinien für eine Gate-Spannung von –7 V und für eine Anzahl von Speicherzellen, die sich nur durch den Kopplungskondensator C_p zwischen dem PG und dem FG unterscheiden.
6 zeigt den entsprechenden Schaltkreis der Zelle, der durch zwei in Reihe geschaltete Transistorkanäle und drei Kopplungskondensatoren C_d, C_p und C_c zwischen dem FG und dem Drain, PG und CD dargestellt werden. Es wird aufgezeigt, dass für diesen bestimmten Fall die Löschgeschwindigkeit mit kleiner werdendem Kopplungskondensator und dadurch mit kleiner werdender Zellenfläche erhöht wird. Dies lässt sich aus Gleichung (2) erklären: zu Beginn des Löschvorgangs beträgt die Schwellenspannung der Zelle typischerweise 2 V, wodurch die Gleichung (2) reduziert wird auf |Vfg – Vd| ≈ 9p + (1 – d)Vd – 7c (3)für eine Löschspannung von –7 V. Da p einen größeren Koeffizienten als c besitzt, weisen die Zellen mit einem größeren Kopplungskondensator eine schnellere Löschgeschwindigkeit zu Beginn des Löschvorgangs auf (größere Anfangsflanke in 7). Am Ende des Löschvorgangs wird Gleichung (2) zu: |Vfg – Vd| ≈ 3p + (1 – d)Vd + 7c (4)
Zu diesem Zeitpunkt ist die Auswirkung des c-Ausdrucks bereits mehr als zwei Mal so groß wie diejenige des p-Ausdrucks, was die schnellere Löschgeschwindigkeit bei niedrigeren (negativeren) Schwellenspannungen erklärt (Endflanke in 7). Physikalisch bedeutet dies, dass die kleineren Zellen eine weniger positive FG-Ladung für die gleiche, extern gemessene Schwellenspannung erfordern, was einem höheren Oxidfeld und damit einer schnelleren Löschgeschwindigkeit entspricht.
Dies ist eine bemerkenswerte Eigenschaft, da die Zelle, je kleiner sie ist, um so schneller gelöscht wird, im Gegensatz zu allen anderen Löschanordnungen, die beim bisherigen Stand der Technik bekannt sind. Sie macht die Vorrichtungsauslegung viel einfacher, da das optimale Kopplungsverhältnis für die Programmierung nie durch Anforderungen an die Löschgeschwindigkeit gefährdet wird. Des Weiteren ist diese Löschanordnung klar von Interesse für verkleinerte Flash-Speicher.
Eine weitere Ausführungsform dieser neuen Löschanordnung wird in 8 gezeigt. In diesem Fall wird die positive Spannung nicht nur an den Drain, sondern auch an das Substrat (bzw. die p-Wanne) des Speicher-Arrays angelegt. In diesem Fall wird ein hohes Oxidfeld über dem gesamten FG-Kanalbereich erstellt, und der Tunnelstrom und sein daraus resultierender Oxidabbau werden gleichmäßiger über eine größere Oxidfläche verteilt. In dieser Löschanordnung, die immer noch nur eine Niederspannung in der Größenordnung von –7 V erfordert, wird nicht nur der Oxidabbau aufgeweicht in Bezug auf die Fälle von 1 und 3, sondern auch der Energieverbrauch während des Löschvorgang wird in hohem Maße reduziert. Im Stand der Technik ist bekannt, dass die in 1 und 3 dargestellten Anordnungen unter einem relativ hohen Band-zu-Band-Tunnel- (BBT) Strom von dem Drain zum Substrat bzw. der p-Wanne leiden. Dieser BBT-Strom beträgt typischerweise einige 100 nA pro Zelle, was einen Stromverbrauch in der Größenordnung von zig mA für ein 64-kbit-Array bzw. einen Sektor impliziert. Die alternative Anordnung von 8 vermeidet dieses Problem, indem Drain und Wanne kurzgeschlossen werden. Als Ergebnis dessen muss nur der sehr kleine Tunnelstrom (nA-Pegel oder darunter) zugeführt werden, was ebenfalls zu einer Niedrigleistungs-Löschanordnung führt.
Eine weitere Ausführungsform der neuen Löschanordnung wird erhalten, wenn die positive Spannung nur an das Substrat (bzw. die p-Wanne) und nicht an den Drain-Übergang der Zelle angelegt wird, der schwebend gelassen wird, wie in dem unteren Teil von 8 dargestellt.
Wie der Fachmann erkennen kann, lassen sich die vorgenannten Verfahren an den Speicherzellen-Array-Konfigurationen ausführen wie im Folgenden ausführlich dargelegt, oder an anderen Flash-Speicherzellen oder -Array-Konfigurationen.
Im Folgenden werden einige veranschaulichende Array-Ausführungsformen beschrieben, die einen ähnlichen Zellenaufbau und die gleichen grundlegenden Zellen-Betriebsmodi verwenden. Abhängig von der jeweiligen Array-Konfiguration werden jedoch verschiedene Merkmale hinsichtlich des Array-Betriebs erhalten. Daher wird der jeweilige grundlegende Zellenaufbau zuerst erläutert, und danach werden verschiedene Array-Konfigurationen und ihre typischen Merkmale dargestellt.
9 zeigt einen HIMOS-Zellenaufbau, wie er in einem kontaktlosen Array mit gemeinsamen Programm-Gates verwendet wird. Die Form der Wortleitung wurde so ausgelegt, dass der parasitäre Kopplungskoeffizient zwischen dem Control-Gate und dem Floating-Gate minimiert wird. Andererseits werden die Programm-Gates von zwei benachbarten Wortleitungen zu einer Programmleitung zusammengeführt, die ebenfalls horizontal über das Array verläuft.
Da die Source- und Drain-Übergänge der verschiedenen Zellen mit vertikalen Diffusionsleitungen verbunden sind, die unter den Polysilizium-Wortleitungen und -Programmleitungen verlaufen, sind diese Diffusionsleitungen mit einem Metallstreifen verbunden (beispielsweise alle 16 oder 32 Bits). Dies erklärt den Begriff "kontaktloses Array".
10 zeigt einen HIMOS-Zellenaufbau, wie er in einem kontaktlosen VGA mit gemeinsamen Programm-Gates und gemeinsamen Control-Gates verwendet wird. 11 zeigt einen HIMOS-Zellenaufbau, wie er in einem kontaktlosen Array mit gemeinsamer Source verwendet wird.
Löschen kann auf verschiedene Weisen erfolgen:

– Fowler-Nordheim-Tunneln von Elektronen von dem Floating-Gate zum Drain-Übergang wird aktiviert, indem eine hohe negative Spannung (–10 bis –12 V) an das Programm-Gate angelegt wird, während die Versorgungsspannung an den Drain angelegt wird. In diesem Löschmodus muss das Control-Gate geerdet gehalten werden, um das Tunnel-Feld an der Überlappung von Drain und Floating-Gate zu maximieren. Das an den Source-Übergang angelegte Potenzial ist während des Löschens bedeutungslos.
– Wenn die Wortleitung und die Programmleitung des betrachteten Sektors während des Löschvorgangs verbunden sind, kann eine niedrigere Spannung ausreichen (typischerweise –7 bis –8 V). Die parasitäre Kapazitanz von Control-Gate zu Floating Gate wird dann verwendet, um das elektrische Feld über das Tunnel-Oxid weiter zu erhöhen. In diesem Fall bleibt der Löschmechanismus im Wesentlichen der gleiche wie in dem vorherigen Fall, aber die notwendige negative Spannung wird zu Lasten von zusätzlichen Schaltungs-Schaltkreisen gesenkt.
– Eine weitere mögliche Löschanordnung wird durch den Kanal-Löschmechanismus bereitgestellt. In diesem Fall wird eine negative Spannung an die Programmleitung angelegt, letztendlich kombiniert mit der Versorgungsspannung, die an das Substrat (bzw. die p-Wanne) des Speicher-Arrays angelegt wird. In diesem Fall wird ein gleichmäßiger Löschstrom in dem Tunnel-Oxidbereich erhalten, was hinsichtlich Oxidbelastung und Schließen des Programmierfensters nach einem Schreib-/Lösch-Zyklus von Vorteil ist. Der Hauptvorteil dieser Anordnung ist das Fehlen von jeglichem Band-zu-Band-Tunnelstrom von dem Drain-Übergang zu dem p-Substrat bzw. der p-Wanne. Der Hauptnachteil ist die höhere negative Spannung, die erforderlich ist, wenn nur eine Programm-Gate-Spannung angelegt wird, und die höhere Verarbeitungskomplexität (Triple-Well-CMOS), wenn die Versorgungs spannung gleichzeitig an das Substrat oder die Wanne angelegt wird.
– Ein letzter möglicher Löschmechanismus ist die Polyoxid-Leitung vom Floating-Gate zum Control-Gate, die durch Anlegen einer hohen positiven Spannung an das Control-Gate hergestellt werden kann. Dies ist ohne Veränderung an der Zellenauslegung möglich, da der Kopplungskoeffizient zwischen dem Control-Gate und dem Floating-Gate bereit minimiert worden ist, wie vorher erwähnt. Die Hauptvorteile sind die Redundanz einer Negativladungs-Pumpe und der Negativspannungs-Schaltungs-Schaltkreise, der geringere Energieverbrauch, geringere kritische Störeffekte und die Redundanz eines Tunneloxidationsschritts. Die Hauptnachteile sind die zusätzliche Verarbeitungskomplexität in Bezug auf die Ausbildung einer strukturierten Polyoxid-Schicht und die geringere Anzahl von Schreib-/Lösch-Zyklen.

Im Allgemeinen beeinflussen die oben genannten Löschmechanismen den Zellenaufbau nicht, mit Ausnahme der Polyoxid-Alternative, bei der keine Tunneloxidmaske erforderlich ist.
Der Auslesevorgang erfordert eine kleine Spannung an dem Drain-Übergang (typischerweise 2 V) und eine kleine Spannung an dem Control-Gate (typischerweise 3 V), während das Programm-Gate geerdet gehalten wird. Abhängig von der jeweiligen Array-Struktur kann es jedoch erforderlich sein, während des Auslesevorgangs eine positive oder negative Spannung an das Programm-Gate anzulegen, wie im Folgenden erläutert. Die betrachteten Betriebsmodi werden in Tabelle 1 zusammengefasst.
Ein typisches Beispiel für ein kontaktloses Array ist das Array mit virtueller Masse. Die praktische Anwendung des Konzepts der virtuellen Masse auf HIMOS-Zellen ist in 12 gezeigt. Auf Grund der gemeinsamen Nutzung der Programmleitung zwischen benachbarten Reihen werden die Zellen entlang der zwei horizontalen Symmetrieachsen gespiegelt, um das Array zu herzustellen. Entlang jeder Reihe sind die Zellen in der gleichen Richtung ausgerichtet, (Source links, Drain rechts), und daher ist jede Diffusionsleitung auf der rechten Seite mit dem Source-Übergang der Zelle und auf der linken Seite mit dem Drain-Übergang der Zelle der betrachteten Diffusionsleitung verbunden.
Diese Konfiguration hat mehrere Konsequenzen:

– Da jede Diffusionsleitung die Funktion einer Source-Leitung, (die mit den Source-Übergängen von Zellen verbunden ist), und diejenige einer Bitleitung übernimmt, (die mit den Drain-Übergängen von Zellen verbunden ist), lassen sich Source-Leitungen und Bitleitungen nicht voneinander unterscheiden, und keine dieser Leitungen kann physikalisch mit dem Substrat- (bzw. Masse-) Potenzial verbunden werden. Diese "virtuelle Masse-Eigenschaft" impliziert, dass alle Diffusionsleitungen mit dem Spalten-Decodierer verbunden werden müssen, was eine kleine, aber negative Auswirkung auf die Auslesegeschwindigkeit in einer Speicherschaltung hat;
– Auf Grund der gemeinsamen Nutzung der Diffusionsleitungen zwischen benachbarten Zellen wird ein sehr kompaktes Array erhalten, das eine Integration von relativ hoher Dichte gestattet. Die Zellenfläche für eine 0,7-µm-Technologie liegt in der Größenordnung von 13 bis 15 µm², was von der verfügbaren Inter-Polysilizium-Technologie abhängt;
– Unbeabsichtigtes Revers-Programmieren der Zelle, die der Zelle am nächsten liegt, die programmiert wird, muss ausreichend unterdrückt werden. Dies stellt in HIMOS-Arrays wegen der hoch asymmetrischen Transistor-Struktur kein Problem dar;
– Die Spalten-Decodierung verläuft nicht geradlinig, da benachbarte Zellen in der gleichen Reihe auf Grund der gemeinsamen Diffusionsleitungen nicht zur gleichen Zeit ausgelesen werden können. Dieses Problem wird in der peripheren Elektronik gelöst, die den Zugang zum Array steuert;
– Der kleinste Löschsektor, der in dem Fall von Fowler-Nordheim-Tunneln definiert werden kann, ist ein Paar von benachbarten Reihen, die sich die gleiche Programmleitung teilen. Alle Diffusionsleitungen in dem betrachteten Sektor sind während des Löschens mit der Versorgungsspannung verbunden;
– In dem Fall von Polyoxid-Löschen wird der kleinste Sektor als eine Wortleitung definiert, da die Löschspannung dann an das Control-Gate angelegt wird.

Wenn die Source- und Drain-Übergänge vor dem Wachsen des Feldoxids ausgebildet werden, wird die Beabstandung zwischen benachbarten Floating-Gates in einer Reihe auf die mindeste Polysilizium-Abstandsregel reduziert, wodurch ein sehr kompaktes Array ausgeführt wird. Diese Ausführungsform der Zelle wird auch in EP-A-0501941 beschrieben. 13 zeigt den sich daraus ergebenden Aufbau, wenn diese Zelle in einem kontaktlosen Array implementiert wird. Diese Zelle weist eine Fläche von 10 µm² in einer 0,7-µm-Technologie auf.
Eine zweite Ausführungsform eines HIMOS-Arrays mit virtueller Masse ist in 14 gezeigt. In diesem Fall sind alle Zellen auf einer bestimmten Reihe in der gleichen Richtung ausgerichtet, aber die horizontale Ausrichtung der Zellen wechselt zwischen benachbarten Reihen. Da die Source und Drain-Übergänge der Zellen zwischen den Reihen ihre Plätze wechseln, kann die L-Form des Floating-Gates durch rechteckige Floating-Gates ersetzt werden, um Fläche einzusparen (15). Die Floating-Gates werden in der ersten Polysilizium-Schicht ausgebildet, während das Control-Gate und das Programm-Gate in der zweiten Polysilizium-Schicht ausgebildet werden. Jedes Programm-Gate dient als ein Kopplungskondensator für zwei verschiedene Zellen. Das Duplizieren des dargestellten Aufbaus in der horizontalen Richtung bildet eine Programmleitung, die alle Programm-Gates von zwei benachbarten Reihen von Zellen verbindet. Die miteinander verbundenen Control-Gates bilden die Wortleitung des Arrays, die horizontal über die aktive Transistor-Fläche und über die Source- und Drain-Übergänge der Zellen verläuft, welche sich die gleiche Reihe teilen. Da die Source- und Drain-Übergänge der verschiedenen Zellen mit vertikalen Diffusionsleitungen verbunden sind, die unter den Polysilizium-Leitungen und Programmleitungen verlaufen, sind diese Diffusionsleitungen mit einem Metallstreifen verbunden, zum Beispiel alle 16 oder 32 Bits. Dies erklärt den Begriff "kontaktloses Array". Abhängig von der jeweiligen Array-Konfiguration können die Symmetrieachsen des Array in einer Reihe von Ausrichtungen positioniert werden. Dies ist vor allen in Anwendungen mit hoher Dichte interessant.
16 zeigt eine dritte Ausführungsform eines HIMOS-Arrays mit virtueller Masse. Die Wortleitungen zwischen benachbarten Reihen in dem Array werden gemeinsam genutzt, um die Zellenfläche weiter zu verringern. Dies ist auf Grund der Dreifach-Gate-Struktur des Transistors möglich; obwohl zwei Reihen von Zellen jetzt über die gleiche Wortleitung gewählt werden, wird die Programmier-Selektivität immer noch beibehalten, da die betrachteten Reihen die gleiche Programmleitung nicht gemeinsam verwenden. Um die Programmier-Selektivität auf einer Reihe von Zellen zu erhalten, muss die Versorgungsspannung an den Source-Übergang der Zelle angelegt werden, die ihren Drain-Übergang gemeinsam mit der Zelle verwendet, die programmiert wird, wie in der Figur gezeigt. Der sich daraus ergebende Gewinn hinsichtlich der Zellenfläche ist auf das Entfernen der Abstandsregel für die Polysilizium-Wortleitungen aus den Zellen-Abmessungen zurückzuführen, wie in 10 gezeigt. Während des Auslesevorgangs wird die Programmleitung jedoch geerdet, und daher geht die Auslese-Selektivität verloren, wenn die bekannte Auslese-Anordnung beibehalten wird. Dieses Problem kann gelöst werden, indem eine negative (Deselekt-) Spannung an die Programmleitung angelegt wird, die mit der Reihe gekoppelt ist, die unbeabsichtigt gewählt wird. Demzufolge ziehen die Zellen auf dieser deselektierten Reihe während des Auslesevorgangs keinen Strom ab. Diese Lösung erhält die Zellenleistung hinsichtlich Programmier-Geschwindigkeit, Auslese-Strom und Drain-Störfestigkeit aufrecht zu Lasten einer zusätzlichen Komplexität in den Reihen-Decodiererschaltkreisen. Wenn für den Löschvorgang bereits negative Spannungen verwendet werden, kann dieser Overhead jedoch stark reduziert werden.
Anderenfalls kann das Schwellenspannungs-Fenster auch zwischen zwei verschiedenen positiven Werten (z.B. +2 V und +6 V) definiert werden, und eine Auslesespannung von 4 V wird dann an die Programmleitung der ausgewählten Reihe angelegt. Diese herkömmlichere Auslese-Anordnung gestattet es, dass die verschiedenen Reihen getrennt angesteuert werden, ohne dass negative Deselekt-Spannungen erforderlich sind, allerdings zu Lasten einer niedrigeren Zellenleistung in Bezug auf Programmiergeschwindigkeit und Zyklusdauer.
Wenn jedoch eine negative Deselekt-Spannung angelegt wird, kann ein neuartiger Soft-Löscheffekt in dem Fall von 16 auftreten. Während die angegebene Zelle gelesen wird, wird eine negative Spannung von –5 V an die Programmleitung der Reihe angelegt, die ihre Wortleitung gemeinsam mit der Zelle verwendet, die gelesen wird. Wenn irgendeine Zelle auf dieser bestimmten Programmleitung ebenfalls der Drain-Auslesespannung von 2 V unterzogen würde, würde eine Soft-Löschsituation eintreten. Tatsächlich würde das Vorhandensein der Deselekt-Spannung zusammen mit der Drain-Auslesespannung das elektrische Feld in dem Tunneloxid noch weiter erhöhen, wodurch verursacht wird, dass eine kleine Menge der Ladung während jedes Auslese-Zyklus auf der oben genannten Zelle über das Tunneloxid übertragen wird. Um diesen Ladungsverlust zu minimieren, müssen die folgenden Bedingungen erfüllt werden:

a. Die Zellen auf einer bestimmten Wortleitung sollten abwechselnde Ausrichtungen aufweisen.
b. Die Zellen, die eine Wortleitung gemeinsam verwenden, sollten so angeordnet sein, dass jedes Paar dieser Zellen, die mit der glei chen Bitleitung verbunden sind, entlang dieser Wortleitung eine entgegengesetzte Ausrichtung aufweist.
c. Die Zellen, die eine gemeinsame Programmleitung verwenden, sollten so angeordnet sein, dass jedes Paar dieser Zellen, die mit der glichen Bitleitung verbunden sind, entlang dieser Programmleitung die gleiche Ausrichtung aufweist.

Für diese "störfeste" Array-Struktur ist die Deselekt-Spannung niemals gleichzeitig mit der Drain-Auslesespannung vorhanden. Unter diesen Umständen können mehr als zehn Jahre von Soft-Lösch-Lebensdauer ohne jedes Problem für Tunneloxide von nur 8 nm garantiert werden. Die sich daraus ergebende mindeste Zellenfläche beträgt 11 µm² in einer 0,7-µm-Technologie.
Der Vollständigkeit halber sollte erwähnt werden, dass der auf Wortleitungen ausgerichtete Sektor-Löschvorgang in dem Fall von Polyoxid-Leitung impliziert, dass der kleinste Sektor in diesem Fall durch ein Paar von Wortleitungen ausgebildet wird.
Eine weitere Ausführungsform eines kontaktlosen Arrays für die HIMOS-Zelle ist in Zelle 17 angegeben. In diesem Fall ist jede Diffusionsleitung entweder eine dedizierte Bitleitung oder eine dedizierte Source-Leitung. Diese Konfiguration ist der herkömmlichen NICHT-ODER-Konfiguration sehr ähnlich, aber die Diffusionsleitungen werden nicht von Zellen in einer Reihe gemeinsam verwendet, im Gegensatz zu der herkömmlichen NICHT-ODER-Anordnung, in der eine gemeinsame Verwendung zwischen Zellen in der gleichen Spalte aufgebaut wird.
Ein Problem bei diesem Array ist die Tatsache, dass zusätzliche Spannungen notwendig sind, um die Selektivität während der Programmierung zu erhalten. Tatsächlich wird die Zelle, welche die Bitleitung gemeinsam mit der Zelle verwendet, die auf der gleichen Reihe programmiert wird, ebenfalls programmiert, es sei denn, die Versorgungsspannung wird auch an ihren Source-Übergang angelegt (17). Wenn diese Korrektur aufgenommen wird, ist das Problem gelöst, da die nächste Zelle auf der gleichen Reihe in der umgekehrten Weise eine Vorspannung erfährt, wodurch der erhöhte ballistische Injektionsmechanismus unterdrückt wird. Eine Konsequenz dieser Konfiguration ist wiederum, dass benachbarte Zellen in der gleichen Reihe nicht gleichzeitig programmiert oder ausgelesen werden können. Die Byte-Struktur muss daher durch eine entsprechende Decodier-Anordnung angepasst werden.
18 zeigt ein kontaktloses Array mit gemeinsamer Source, wobei die Bitleitungen der jeweiligen Spalten in dem Array vollständig voneinander isoliert sind. Der Hauptvorteil dieser Konfiguration ist die Tatsache, dass die Source-Leitungen über einen Substrat- (oder Wannen-) Kontakt geerdet werden können, z.B. alle 16 oder 32 Bits. In diesem Fall bleibt das Source-Potenzial immer sehr nahe an dem Erdungspotenzial, wodurch auch in sehr großen Speicher-Arrays eine hohe Auslesegeschwindigkeit sichergestellt wird. Ein weiterer Vorteil ist die geradlinige Decodierer-Auslegung: Das Control-Gate bildet die Wortleitung, jede Spalte von Zellen ist mit einer getrennten Bitleitung verbunden, und Source-Decodierung wird redundant. Der Hauptnachteil ist die größere Zellenfläche (typischerweise 20–25 µm² in einer 0,7-µm-CMOS-Technologie), was auf die Isolation der Bitleitung zurückzuführen ist.
Bevorzugte Ausführungsformen der vorliegenden Erfindung sind hierin beschrieben worden. Es ist jedoch klar, dass Änderungen und Modifizierungen vorgenommen werden können, ohne von dem wahren Umfang und Gedanken der vorliegenden Erfindung abzuweichen. Der wahre Umfang und Gedanke der vorliegenden Erfindung werden durch die folgenden Ansprüche definiert, die im Hinblick auf die vorgenannte Spezifikation zu interpretieren sind.

Tabelle 1: Typische Betriebsspannungen für die HIMOS-Zelle im Schreib-Modus, in verschiedenen Lösch-Modi und im Auslese-Modus

Claims

Verfahren zum Löschen von wenigstens einer nichtflüchtigen Speicherzelle, wobei diese Zelle umfasst: – ein Halbleitersubstrat, das eine Sourcezone und eine Drainzone und einen dazwischenliegenden Kanal einschließt, – ein Floatinggate (FG) bzw. schwebendes Gate, das über einen Abschnitt der Drainzone mit einer dazwischenliegenden dielektrischen Schicht und über einen Abschnitt des Kanals, der hier Floatinggate-Kanal genannt wird, verläuft, – ein Controlgate (CG) bzw. Steuergate über einem anderen Abschnitt der Kanalzone, der hier Controlgate-Kanal genannt wird, und kapazitiv an das Floatinggate (GF) gekoppelt ist, – ein Programmgate (PG), das kapazitiv über eine weitere dielektrische Schicht an das Floatinggate gekoppelt ist, wobei das Verfahren folgende Schritte umfasst – Aufbringen einer ersten negativen Spannung auf dem Programmgate (PG) und im Wesentlichen gleichzeitig auf dem Steuergate, wobei eine negative Spannung an das Floatinggate (FG) der Speicherzelle gekoppelt wird, und – Aufbringen einer zweiten Spannung auf wenigstens einer Drainzone und dem Substrat der Zelle, dadurch gekennzeichnet, dass die erste negative Spannung im Bereich von –7 V liegt und die zweite Spannung eine positive Spannung ist.
Verfahren nach Anspruch 1, wobei die erste negative Spannung im Bereich von –5 V bis –8 V liegt.
Verfahren nach Anspruch 1, wobei die dielektrische Schicht eine dünne Oxydschicht ist.
Verfahren nach einem der vorstehenden Ansprüche, wobei die zweite Spannung gleich der Versorgungsspanunng oder höher ist.
Verfahren nach einem der vorstehenden Ansprüche, wobei die zweite Spannung sowohl auf dem Substrat als auch auf der Drainzone aufgebracht ist.
Verfahren nach einem der vorstehenden Ansprüche, wobei die erste Spannung eine auf dem Chip erzeugte Spannung ist.
Verfahren nach einem der vorstehenden Ansprüche, wobei die zweite Spannung eine auf dem Chip erzeugte Spannung ist, welche die Versorgungsspannung überschreitet.
Verfahren nach einem der vorstehenden Ansprüche, bei welchem ein Feld oder Teil eines Felds nichtflüchtiger Speicherzellen gelöscht wird, wobei das Feld oder der Teil eines Felds eine Reihenzahl der Zellen umfasst.
Verfahren nach Anspruch 8, bei welchem die Steuergates der Zellen auf derselben Reihe mit einer gemeinsamen Wortzeile verbunden sind und die Programmgates der Zellen mit einer gemeinsamen Programmzeile verbunden sind, wobei die zweite Spannung wenigstens auf einer Programmzeile und wenigstens auf einer Wortzeile aufgebracht wird.