FR3071355B1 - Cellule-memoire eeprom compacte - Google Patents

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Abstract

Le circuit intégré de mémoire EEPROM comporte des cellules-mémoires (CEL) arrangées dans un plan-mémoire (PM) et comportant un transistor d'accès (TA) en série avec un transistor d'état (TE), chaque transistor d'accès (TA) étant couplé sur sa région de source à la ligne de source (SL) correspondante, et chaque transistor d'état (TE) étant couplé sur sa région de drain (TEd) à la ligne de bit (BL) correspondante. La grille flottante de chaque transistor d'état (TE) reposant sur une couche diélectrique (OX) ayant une première partie d'une première épaisseur (el), et une deuxième partie (TN) d'une deuxième épaisseur (e2) inférieure à la première épaisseur (el), dans lequel la deuxième partie (TN) est située du côté de la source (TEs) du transistor d'état.

Description

Cellule-mémoire EEPROM compacte
Des modes de réalisation et de mise en œuvre concernent les mémoires non-volatiles du type électriquement effaçables et programmables (EEPROM) compactes.
Les technologies de mémoire non-volatiles se distinguent notamment en deux grandes catégories, les mémoires EEPROM et les mémoires Flash. Chaque catégorie présente ses avantages et ses inconvénients, par exemple, les mémoires Flash ont pour avantages d’avoir de très petites cellules-mémoires, une granularité par bloc, un temps d’accès rapide, mais ont pour inconvénients d’être moins endurantes que les EEPROM, d’avoir des circuits algorithmiques périphériques complexes, et de consommer une énergie significative en écriture. Les mémoires EEPROM, notamment les mémoires EEPROM accessibles par pages, présentent quant à elles notamment les avantages d’avoir une endurance élevée, une circuiterie périphérique plus simple, un temps d’accès rapide, une granularité par page, une plus faible consommation d’énergie en écriture, et ont pour principal inconvénient d’avoir des cellules-mémoires plus encombrantes.
Par conséquent, en raison des encombrements respectifs des circuits périphériques et des cellules-mémoires, les mémoires EEPROM sont plus compactes que les mémoires Flash en dessous d’un plafond de la densité de stockage. Or, ce plafond tend à être de plus en plus élevé, en raison des réductions de taille des composants électroniques dans les deux technologies.
Par exemple actuellement ce plafond correspond à une densité d’environ 8 à 16 Mb.
Il est donc souhaitable de réduire encore la taille des cellules-mémoires EEPROM afin de bénéficier de leurs avantages dans des mémoires de plus grande densité.
De façon habituelle les cellules-mémoires de mémoire EEPROM comportent un transistor d’accès et un transistor d’état connectés en série, le transistor d’accès permettant de coupler, par l’intermédiaire de ses bornes de conduction, le transistor d’état à une ligne de bits. Le transistor d’état permet de stocker de façon non-volatile dans sa grille flottante une charge représentative d’une donnée logique, la ligne de bit permettant d’accéder sélectivement à une cellule-mémoire en écriture ou en lecture.
Habituellement une écriture comprend un effacement suivi d’une programmation. Au cours de l’effacement, une haute tension positive d’effacement est appliquée sur la grille de commande du transistor d’état, injectant par effet Fowler-Nordheim une charge d’électrons dans la grille flottante, à partir de la ligne de source, par exemple mise la masse. Au cours de la programmation, une haute tension positive de programmation est appliquée sur le drain du transistor d’état, via la ligne de bit et à travers le transistor d’accès, extrayant par effet Fowler-Nordheim la charge d’électrons potentiellement stockée dans la grille flottante.
La haute tension de programmation est par exemple de l’ordre de 13 à 15 volts et le transistor d’accès doit être suffisamment robuste pour la transmettre, ce qui est une cause de l’encombrement plus important des cellules-mémoires EEPROM.
La figure 1 représente un exemple d’architecture de cellule-mémoire CEL de mémoire EEPROM issu la demande de brevet français n°1657225. Cette architecture comporte, à l’inverse des cellules-mémoire habituelles, un transistor d’accès TA connecté entre la source du transistor d’état TE et une ligne de source SL, le drain du transistor d’état TE étant connecté directement à une ligne de bit BL.
Le transistor d’accès TA comporte une région de source TAs et une région de drains TAd, et, dans cet exemple deux grilles Gl, G2 électriquement connectées afin d’avoir une fonction de transistor à simple grille.
Cette architecture « inversée » permet d’appliquer des tensions sur la ligne de bits plus faibles que les tensions appliquées à la ligne de bits d’une cellule-mémoire EEPROM d’architecture classique. Le relâchement des contraintes en tension, habituellement appliquées au transistor d’accès TA, permet ainsi de réaliser des transistors d’accès TA plus petits.
En effet, dans cet exemple les effacements et les programmations sont mis en œuvre par des tensions appliquées sur la grille de commande du transistor d’état TE et sur la ligne de bit BL directement connectée au drain dudit transistor d’état TE.
Les injections et extractions de charges sont font via une fenêtre d’injection située sensiblement au milieu de la grille flottante, à mi-chemin au-dessus de la région de canal entre la source TEs et le drain TEd du transistor d’état TE.
La fenêtre d’injection repose sur une couche d’oxyde tunnel OXTN plus fine qu’une couche d’oxyde de grille OXHV située de part et d’autre de ladite fenêtre d’injection. D’une part, les hautes tensions de programmation et d’effacement ne sont pas transmises via le transistor d’accès TA. D’autre part, les grilles Gl, G2 du transistor d’accès TA reposent sur une épaisseur d’oxyde de grille OXHV, ainsi que la grille flottante GF du transistor d’état TE du côté de la région de source TEs et du côté de la région de drain TEd. L’épaisseur des couches d’oxydes de grille OXHV permet d’éviter les fuites par porteurs chauds entre la grille flottante GF et le drain TEd du transistor d’état TE, et d’éviter des usures prématurées dues à des contraintes en tension entre le drain TAd et la grille Gl du transistor d’état TA.
Cependant, dans les procédés de fabrication la fenêtre d’injection s’obtient par gravure d’une première couche d’oxyde préalablement formée, puis par formation d’une deuxième couche d’oxyde OXTN dans la zone gravée et sur la première couche d’oxyde. La superposition de la première et de la deuxième couche d’oxyde forme la couche d’oxyde de grille OXHV, et la deuxième couche d’oxyde dans la zone gravée forme la fine couche d’oxyde tunnel OXTN.
Cette gravure est difficile à mettre en œuvre pour de petites dimensions de l’ouverture de la fenêtre d’injection.
En effet, il est préférable de réaliser cette gravure par voie humide, par exemple pour des raisons d’optimisation de procédé, mais ce type de gravure nécessite généralement une résine de masquage épaisse et incompatible avec des lithographies de petites dimensions.
Par exemple il est peu réaliste de graver des fenêtres d’injection inférieures à typiquement 0,34pm (dans la direction source-drain) avec une technique simple de gravure par voie humide.
Les techniques utilisant des masques durs, par exemple en nitrure de silicium, peuvent permettre de réduire les dimensions de gravure mais peuvent être complexe et coûteuses à mettre en œuvre.
Or il est souhaitable de diminuer l’ouverture de la fenêtre d’injection, par exemple entre 0,lpm et 0,2pm, en particulier avec une technique simple de gravure par voie humide. Cela permettrait d’une part de réduire la taille du transistor d’état (dans la direction source-drain), et d’autre part d’améliorer le facteur de couplage de la cellule-mémoire (pour limiter la hauteur des tensions d’effacement et de programmation à appliquer). A cet égard il est proposé selon un aspect, un dispositif de mémoire du type mémoire non-volatile électriquement effaçable et programmable, formé dans et sur un substrat semiconducteur, comprenant un plan-mémoire comportant au moins une cellule-mémoire comprenant un transistor d’état ayant une région de source, une région de drain, une grille de commande et une grille flottante, et un transistor d’accès ayant une région de source, une région de drain et une grille, la région de source du transistor d’accès étant couplée à une ligne de source, la région de drain du transistor d’accès et la région de source du transistor d’état étant communes, la région de drain du transistor d’état étant couplée à une ligne de bit, la grille flottante reposant sur une couche diélectrique ayant une première partie d’une première épaisseur et une deuxième partie d’une deuxième épaisseur inférieure à la première épaisseur, la deuxième partie étant située du côté de la région de source du transistor d’état.
Il est rappelé ici qu’une ligne de bit permet d’accéder sélectivement à une cellule-mémoire en écriture ou en lecture.
La deuxième partie de la couche diélectrique, plus fine, ainsi située du côté de la région de source du transistor d’état, peut avantageusement être située en regard d’au moins une partie de la région de source et d’une partie de la zone située entre la région de source et la région de drain du transistor d’état. La formation de la deuxième couche diélectrique comprenant habituellement une étape de gravure lithographique, cette configuration permet d’obtenir une fenêtre d’injection (c’est-à-dire l’intersection de la grille flottante et de la deuxième couche diélectrique) plus étroite que lorsque la gravure est réalisée sensiblement au milieu de la zone située entre la région de source et la région de drain, et pour une gravure de même nature.
Le transistor d’état peut ainsi être plus compact car l'espace entre sa source et son drain ne contient qu'une partie de l'ouverture de la gravure, au lieu de l'ouverture complète de la gravure.
Par exemple, la couche diélectrique comporte une troisième partie débordant de la grille flottante, située au-dessus de la région de source du transistor d’état et ayant une épaisseur égale à la deuxième épaisseur.
En outre, et comme défini ci-après, chaque transistor d’accès étant couplé sur sa région de source à la ligne de source correspondante et chaque transistor d’état étant couplé sur sa région de drain à la ligne de bit correspondante, les hautes tensions d’effacement et de programmation ne sont pas appliquées via le transistor d’accès. Cela permet avantageusement de réaliser des transistors d’accès plus compacts, tels que par exemple des transistors à grille verticale.
Selon un mode de réalisation, le circuit intégré comprend des moyens d’effacement configurés pour, lors d’un effacement, transmettre une tension d’effacement sur la grille de commande du transistor d’état, de façon à placer ledit transistor d’état dans un état passant.
Avantageusement, les moyens d’effacement sont configurés pour, lors d’un effacement, transmettre une tension nulle sur la grille du transistor d’accès, de façon à commander ledit transistor d’accès dans un état bloqué.
Le circuit intégré peut également comprendre des moyens de programmation configurés pour, lors d’une programmation, transmettre une tension de programmation sur la grille de commande du transistor d’état, et, simultanément, transmettre sur la ligne de bits couplée au drain du transistor d’état, soit une tension d’inhibition de programmation de façon à ne pas placer le transistor d’état dans un état bloqué, soit une tension de permission de programmation de façon à placer le transistor d’état dans un état bloqué.
Les tensions d’inhibition et permission de programmation appliquées sur la ligne de bits sont transmises à l’identique à la source du transistor d’état, car le transistor d’état est forcé à l’état passant du fait de la forte tension positive appliquée sur sa grille de commande. Cette tension (d’inhibition de programmation ou de permission de programmation) module ainsi directement le courant injecté.
Avantageusement, les moyens de programmation sont configurés pour, lors d’une programmation, transmettre une tension nulle sur la grille du transistor d’accès, de façon à commander ledit transistor d’accès dans un état bloqué.
Selon un mode de réalisation, dans lequel le plan-mémoire comporte une multitude de cellules-mémoires arrangées en rangées et en colonnes de mots-mémoire, chaque mot-mémoire comportant N cellules-mémoires sur une même rangée, au moins une ligne de source couplée aux cellules-mémoire, N lignes de bits par colonnes, chaque ligne de bits étant couplée à une cellule-mémoire de chaque mot-mémoire d’une même colonne, une ligne de grilles de commande par colonne couplée aux grilles de commande des transistors d’état des cellules-mémoire appartenant à cette colonne, et une ligne de mots par rangée couplée aux grilles des transistors d’accès des cellules-mémoires appartenant à une cette rangée.
Selon un mode de réalisation, les moyens d’effacement sont configurés pour, lors d’un effacement, transmettre ladite tension d’effacement sur la ligne de grilles de commande couplée aux grilles de commandes des transistors d’état des cellules-mémoire d’un groupe de cellules-mémoires.
Selon un mode de réalisation, les moyens d’effacement sont configurés pour, lors d’un effacement, transmettre ladite tension nulle sur la ligne de mots couplée aux grilles des transistors d’accès des cellules-mémoires dudit groupe de cellules-mémoires.
Selon un mode de réalisation, les moyens de programmation sont configurés pour, lors d’une programmation, transmettre ladite tension de programmation sur la ligne de grilles de commande couplée aux grilles de commande des transistors d’état des cellules-mémoires d’un groupe de cellules-mémoires, et, simultanément, transmettre ladite tension d’inhibition de programmation ou ladite tension de permission de programmation sur les lignes de bits respectivement couplées aux cellules-mémoire de ce groupe de cellules-mémoires.
Selon un mode de réalisation, les moyens de programmation sont configurés pour, lors d’une programmation, transmettre ladite tension nulle sur la ligne de mots couplée aux grilles des transistors d’accès des cellules-mémoires dudit groupe de cellules-mémoires.
Selon un mode de réalisation, chaque transistor d’accès comporte une première grille et une deuxième grille superposées, selon une structure homologue à la structure de la partie du transistor d’état qui est située en regard de la première couche diélectrique, la première grille et la deuxième grille étant par ailleurs électriquement connectées.
Par « structure homologue » on entend que les structures en question sont de même nature, comportant les mêmes matériaux, ayant par exemple les mêmes épaisseurs, telles les structures obtenues par un procédé commun à des positions différentes.
Selon un mode de réalisation, chaque transistor d’accès comporte une grille verticale comprenant une portion centrale électriquement conductrice enveloppée d’une enveloppe isolante dans une tranchée, les régions de source et de drain du transistor d’accès étant situées de part et d’autre de la grille verticale en surface du substrat. L’enveloppe isolante forme ainsi un diélectrique de grille (ou oxyde de grille) du transistor d’accès, séparant la grille et le canal.
Selon un mode de réalisation, chaque transistor d’accès comporte une grille verticale comprenant une portion centrale électriquement conductrice enveloppée d’une enveloppe isolante dans une tranchée, la région de drain du transistor d’accès étant située en surface du substrat et la région de source du transistor d’accès étant située dans une couche enterrée, en profondeur dans le substrat, la couche enterrée formant la ligne de source correspondante.
De même, l’enveloppe isolante forme un diélectrique de grille (ou oxyde de grille) du transistor d’accès, séparant la grille et le canal.
Avantageusement, la région de drain de chaque transistor d’accès est située de part et d’autre de la grille verticale en surface du substrat, et est reliée en série avec les régions de source de deux transistors d’état appartenant respectivement à deux cellules-mémoire situées de part et d’autre du transistor d’accès.
Chaque transistor d’état peut comporter en outre une région implantée capacitive située sous la deuxième partie de la couche diélectrique et sous une portion de la première partie de la couche diélectrique.
Il est également proposé un appareil électronique, tel qu’un téléphone portable, une prothèse auditive, un ordinateur ou l’électronique d’un véhicule ou d’un satellite, comportant un circuit intégré de mémoire selon l’une des revendications précédentes.
Les modes de réalisation ainsi définis permettent de réduire la taille des cellules-mémoires de mémoires EEPROM tout en répondant aux contraintes relatives aux tensions d’écritures élevées, telles que les fuites par diffusion de porteurs chauds, les claquages non-destructifs de jonctions PN ou les usures de diélectriques de grille. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1, précédemment décrite illustre un exemple de cellule-mémoire ; - les figures 2 à 7 illustrent des exemples de modes de réalisation de l’invention ; - les figures 8 et 9A à 9E illustrent des exemples de modes de mise en œuvre de l’invention.
La figure 2 représente un mot-mémoire WD appartenant à un plan-mémoire PM d’un exemple de mémoire EE du type mémoire non-volatile électriquement effaçable et programmable (EEPROM).
Un mot-mémoire comporte huit cellules-mémoire CEL comportant chacune un transistor à grille flottante, appelé transistor d’état TE, et un transistor d’accès TA.
Les cellules-mémoire sont arrangées en rangées RG et en colonnes COL de mots-mémoire WD dans le plan-mémoire PM.
Une rangée RG comporte une succession de mots-mémoire WD organisés dans le sens d’une première direction X, et une colonne COL comporte une succession de mots-mémoire organisés dans le sens d’une deuxième direction Y perpendiculaire à la première direction X.
Pour accéder aux cellules-mémoire CEL d’une colonne COL, le plan-mémoire PM est muni de N lignes de bits BLi par mot-mémoire (l<i<N, avec N=8 dans cet exemple) reliées à une cellule-mémoire par mot-mémoire d’une même colonne, et de lignes de grille de commande CGT couplées aux grilles de commande des transistors d’état TE des mots-mémoire d’une colonne par l’intermédiaire d’un commutateur de grille de commande CGS dédié à chaque mot-mémoire WD.
Le commutateur de grille de commande CGS comporte par exemple un circuit inverseur commandé par un signal de commande transmis sur une ligne de commande de commutateur de grilles de commande CGS.
La ligne de grille de commande CGT, transmettant un signal de grille de commande sur les grilles de commandes des transistors d’état, peut comporter par exemple un bus, notamment dans le cas de transmissions de tensions positives et négatives sur lesdites grilles de commande.
Pour accéder aux cellules-mémoire CEL d’une rangée RG, le plan-mémoire PM est muni de lignes de mots WL reliées aux grilles des transistors d’accès TA d’une même rangée, et de lignes de commande de commutateur de grille de commande CGL reliées aux commutateurs de grille de commande CGS dédiés aux mot-mémoires WD d’une rangée.
Une ligne de source SL est par ailleurs commune aux cellules-mémoires d’une même rangée, aux cellules-mémoires d’un groupe de rangées, ou à toutes les cellules-mémoires du plan-mémoire.
Le transistor d’état TE et le transistor d’accès TA de chaque cellule-mémoire CEL sont connectés en série, entre la source du transistor d’état et le drain du transistor d’accès.
Chaque ligne de bit BLi est couplée au drain du transistor d’état TE de la cellule-mémoire CEL respective, et les sources des transistors d’accès sont couplées à la ligne de source SL.
La figure 3 représente une vue en coupe d’un exemple de mode de réalisation d’une cellule-mémoire CEL.
La cellule-mémoire CEL comporte un transistor d’accès TA et un transistor d’état TE en série, formés dans et sur un substrat SUB semiconducteur d’un premier type de conductivité.
La cellule-mémoires CEL peut aussi être formée dans et sur un caisson semiconducteur par exemple du premier type de conductivité et électriquement isolé du substrat sous-jacent par une région d’isolation semiconductrice du deuxième type de conductivité comportant une couche enterrée et des puits d’isolations latérale.
Le transistor d’état TE comprend une région de source TEs et une région de drain TEd semiconductrices d’un deuxième type de conductivité opposé au premier type de conductivité, implantées en surface du substrat SUB. La zone en surface du substrat délimitée par la source TEs et le drain TEd du transistor d’état est dénommée région de canal du transistor d’état TE.
Le transistor d’accès TA est couplé sur sa région de source à une ligne de source SL, et le transistor d’état TE est couplé sur sa région de drain TEd à la ligne de bit BL correspondante. La source TEs du transistor d’état et le drain TAd du transistor d’accès sont formées par une région implantée commune aux deux transistors.
Le transistor d’état TE comporte une grille de commande CG surmontant une grille flottante FG, mutuellement électriquement isolées par une couche de diélectrique de grille de commande ONO. La couche ONO comporte par exemple usuellement une alternance de couches de nitrure de silicium et d’oxyde de silicium.
La grille flottante FG repose sur une couche diélectrique OX. La couche diélectrique OX comporte une première partie HV d’une première épaisseur el et une deuxième partie TN d’une deuxième épaisseur e2 inférieure à la première épaisseur el.
La deuxième partie TN de la couche diélectrique OX est située du côté de la source du transistor d’état TE.
En outre, la couche diélectrique OX comporte une troisième partie TNs ayant la même épaisseur que la deuxième épaisseur e2 de la deuxième partie TN.
La première épaisseur el correspond à une épaisseur de diélectrique de grille haute-tension, par exemple environ 20nm à 25nm, pouvant par exemple supporter sans fuite et sans usure prématurée des tensions d’environ 20V à 25V.
La partie de la région de canal située en regard de la première partie HV de la couche diélectrique OX est dénommée région de canal effectif. En effet, c’est cette portion de la région de canal qui définira, lors d’une commande de lecture, l’état passant ou bloqué du transistor d’état TE représentatif d’un état respectivement effacé ou programmé de la cellule-mémoire CEL.
La deuxième épaisseur e2 correspond à une épaisseur de diélectrique tunnel configurée pour permettre et supporter des injections de charges par effet Fowler-Nordheim à des tensions d’environ dix volts, par exemple entre 9V et 12V, soit une épaisseur e2 d’environ 8nm.
La deuxième partie TN et la troisième partie TNs de la couche diélectrique OX sont formées conjointement sur le substrat semiconducteur.
La deuxième partie TN de la couche diélectrique s’étend depuis une position située au-dessus de la jonction entre la source TEs et la région de canal du transistor d’état, jusqu’à une position située verticalement entre la région de source TEs et la région de drain TEd du transistor d’état, sensiblement située entre un quart et le milieu de la région de canal.
La troisième partie TNs de la couche diélectrique s’étend depuis la position située au-dessus de la jonction entre la source TEs et la région de canal du transistor d’état de la deuxième partie, jusqu’à une position située au-dessus de la région de source du transistor d’état TEs, entre le transistor TE d’état et le transistor d’accès TA.
Les positions des bords intérieurs des régions de source TEs et de drains TEd du transistor d’état sont délimitées latéralement par la grille flottante FG et la grille de commande CG. Usuellement, les flancs de la grille flottante FG et de la grille de commande CG sont couverts d’espaceurs diélectriques, non-représentés ici.
Une fenêtre d’injection INJ est délimitée par l’intersection de la grille flottante FG et la deuxième partie TN de la couche diélectrique OX, correspondant à partie de la couche diélectrique OX de la deuxième épaisseur e2 située en regard de la région de canal du transistor d’état TE.
Ainsi, la fenêtre d’injection INJ est située verticalement entre la région de source TEs et la région de drain TEd, à distance de la région de drain TEd d’une part et en bordure de la région de source TEs d’autre part.
Cette disposition de la fenêtre d’injection INJ permet de la réaliser selon une largeur LInj bien inférieure à une largeur de d’ouverture minimale OUV réalisable par un procédé de gravure simple, tel que par exemple une gravure par voie humide sur masque en résine.
En effet, l’ouverture minimale OUV, par exemple de 0,34pm, dans laquelle sont formées la deuxième partie TN et la troisième partie TNs de la couche de diélectrique OX, est partiellement disposée au-dessus du transistor d’accès TA, en dehors de la région de canal du transistor d’état TE.
Cela permet d’une part de réduire la largeur LInj de la fenêtre d’injection INJ, par exemple à 0,20pm, et ainsi améliorer le facteur de couplage de la cellule-mémoire et diminuer la longueur totale du transistor d’état TE, pour une longue de canal effectif inchangée.
La diminution de la taille de la fenêtre d’injection INJ permet d’une part de maximiser le facteur de couplage de la cellule-mémoire CEL, et d’autre part de diminuer la longueur (dans le sens source-drain) du transistor d’état TE en gardant une longueur de canal effectif constante.
En outre, la configuration introduite ci-avant notamment en relation avec la figure 2, dans laquelle le transistor d’accès TA est connecté à la ligne de source SL et le transistor d’état TE est directement connecté à la ligne de bit BL, permet, en contrepartie d’une élaboration de procédures d’activations électriques (c’est-à-dire des procédures d’effacement et de programmation) différentes des mises en œuvre habituelles, de relâcher les contraintes en tension subies par le transistor d’accès TA et de diminuer la taille du transistor d’accès TA.
Dans cet exemple, le transistor d’accès TA comporte une première grille G1 et une deuxième grille G2 superposées, selon une structure homologue à la structure de la partie du transistor d’état TE qui est située en regard de la première couche diélectrique HV, la première grille G1 et la deuxième grille G2 étant par ailleurs électriquement connectées.
Par « structure homologue » on entend ici et dans la suite que les structures en question sont de même nature, comportant les mêmes matériaux, ayant par exemple les mêmes épaisseurs, telles les structures obtenues par un procédé commun à des positions différentes.
Cette configuration présente l’avantage d’être optimale en matière de procédé de fabrication, en effet la couche de diélectrique de grille HV du transistor d’accès TA est formée au cours de la même étape que la première partie HV de la couche diélectrique OX du transistor d’état TE ; la première grille G1 du transistor d’accès TA est formée au cours de la même étape que la grille flottante FG du transistor d’état TE ; une couche de diélectrique de grille de commande ONO du transistor d’accès TA est formée au cours de la même étape que la couche de diélectrique de grille de commande ONO du transistor d’état TE ; la deuxième grille G2 du transistor d’accès TA est formée au cours de la même étape que la grille de commande CG du transistor d’état TE. En outre, les régions de source TAs et de drain TAd du transistor d’accès sont également formées au cours de la même étape que l’implantation des régions de source TEs et de drain TEd du transistor d’état TE. La région de drain TAd du transistor d’accès TA et la région de source TEs du transistor d’état TE sont substantiellement formées par une unique région implantée.
La première grille Gl et la deuxième grille G2 sont par ailleurs électriquement connectées, permettant au transistor d’accès TA d’avoir une fonction de transistor à simple grille classique.
La longueur du transistor d’état TE, dans le sens source TAs -drain TAd, est avantageusement plus petite que dans les conceptions habituelles, par exemple égale à sensiblement 0,30pm.
Des pistes électriquement conductrices (par exemple métalliques) s’étendant dans les niveaux d’interconnexions du circuit intégré, reliés par des vias verticaux électriquement conducteurs (par exemple métallique), forment dans cet exemple les lignes de source SL et les lignes de bit BL du plan mémoire PM.
Par exemple la longueur d’une cellule-mémoire selon cet exemple, de la ligne de source SL à la ligne de bit BL, peut être de sensiblement 1,3 lpm (dans un contexte de procédé de fabrication simple et relativement peu précis, par rapport à des procédés optimisés en matière de précision mais également complexes et coûteux).
En résumé, cette configuration de cellule-mémoire, comportant un transistor d’accès couplé sur sa région de source à la ligne de source correspondante, et un transistor d’état couplé sur sa région de drain à la ligne de bit correspondante, comme il sera décrit ci-après notamment en relation avec la figure 8, demande une procédure d’activation électrique mettant en œuvre une injection de charges par effet Fowler-Nordheim dans la grille flottante depuis la région de canal du transistor d’état, sans passer de haute tension d’effacement ou de programmation à travers le transistors d’accès, contrairement aux procédures habituelles dans lesquelles les charges sont injectées depuis une borne de conduction munie d’une région implantée capacitive s’étendant sous la fenêtre d’injection, et transmises via le transistor d’accès. Cela permet de réduire la taille du transistor d’accès, et de se dispenser de la région implantée capacitive (« capa implant » selon la dénomination anglosaxonne usuelle).
En outre, cette conception de fenêtre d’injection (définie par l’intersection de la grille flottante et de la deuxième partie de la couche diélectrique) située du côté de la région de source du transistor d’état, permise par cette configuration de cellule-mémoire, permet de réduire la taille du transistor d’état, en assurant une bonne fiabilité et sans complexifier les procédés de fabrication.
La figure 4 représente une vue en coupe d’un autre exemple de mode de réalisation d’une cellule-mémoire CEL de mémoire EEPROM.
Le transistor d’état TE est quasiment identique au transistor d’état de la cellule-mémoire décrite ci-avant en relation avec la figure 3, les éléments communs supportent les mêmes références et ne sont pas à nouveau détaillés ici.
Ce mode de réalisation tire parti de la relâche des contraintes en tension subies par le transistor d’accès TA.
En effet, dans cet exemple, le transistor d’accès est du type transistor à grille verticale, moins robuste aux hautes tensions que les transistors « plans » du type du transistor d’accès TA décrit précédemment en relation avec la figure 3, mais plus compact.
Ainsi le transistor d’accès comporte une grille verticale GV comportant une portion centrale électriquement conductrice PC enveloppée d’une enveloppe isolante OXV, formées dans une tranchée. Les régions de source TAs et de drain TAd du transistor d’accès TA sont situées de part et d’autre de la grille verticale GV en surface du substrat SUB. L’enveloppe isolante, par exemple en oxyde de silicium, forme ainsi l’oxyde de grille du transistor d’accès TA, séparant la grille verticale du canal.
La deuxième partie TN et la troisième partie TNs de la couche diélectrique OX sont formées conjointement sur le substrat semiconducteur.
La deuxième partie TN de la couche diélectrique s’étend depuis une position située au-dessus de la jonction entre la source TEs et la région de canal du transistor d’état, jusqu’à une position située verticalement entre sensiblement un quart et le milieu de la région de canal.
La troisième partie TNs de la couche diélectrique s’étend, à partir de la deuxième partie, au-dessus du transistor d’accès TA à grille verticale. L’ouverture minimale OUV (par exemple de 0,34pm) dans laquelle sont formées la deuxième partie TN et la troisième partie TNs de la couche de diélectrique OX, est davantage disposée au-dessus du transistor d’accès TA, en dehors de la région de canal du transistor d’état TE.
Cette ouverture peut avantageusement recouvrir le transistor à grille verticale et être également utilisée pour y former une deuxième partie et une troisième partie d’une couche diélectrique d’un transistor d’état d’une cellule-mémoire voisine et partageant le même contact de ligne de source SL.
Cela permet d’une part de diminuer la largeur LInj de la fenêtre d’injection INJ, par exemple à 0,14pm, et ainsi améliorer le facteur de couplage de la cellule-mémoire et diminuer la longueur totale du transistor d’état TE, pour une longue de canal effectif inchangée.
Dans cet exemple la ligne de source SL et la ligne de bits BL sont également formées par des pistes et des vias électriquement conducteurs dans les niveaux d’interconnexions du circuit intégré.
Par exemple la longueur d’une cellule-mémoire selon cet exemple, de la ligne de source SL à la ligne de bit BL, peut être de sensiblement 0,98pm (également dans un contexte de procédé de fabrication simple et relativement peu précis, par rapport à des procédés optimisés en matière de précision mais également complexes et coûteux).
La figure 5 représente une vue en coupe d’un autre exemple de mode de réalisation d’une cellule-mémoire CEL de mémoire EEPROM.
Le transistor d’état TE est identique au transistor d’état de la cellule-mémoire décrite en relation avec la figure 4, les éléments communs supportent les mêmes références et ne sont pas à nouveau détaillés ici.
Le transistor d’accès TA de cet exemple est également un transistor à grille verticale GV, comportant une portion centrale électriquement conductrice PC enveloppée d’une enveloppe isolante OXV, formées dans une tranchée.
Le transistor d’accès TA à grille verticale GV de cet exemple comporte une région de source TAs située dans une couche enterrée NISO, en profondeur dans le substrat SUB, la couche enterrée NISO formant la ligne de source SL correspondante. La région de drain TAd du transistor d’accès TA est quant à elle située en surface du substrat SUB.
En outre, le transistor d’accès TA comporte une deuxième région de drain TAd2, les deux régions de drain TAd, TAd2 étant situées de part et d’autre de la grille verticale GV en surface du substrat SUB, chacune desdites régions de drain étant reliée en série avec deux transistors d’état TE, TE2 appartenant chacun à une cellule-mémoire CEL, CEL2 respective. L’ouverture OUV, par exemple ici de 0,63pm, dans laquelle sont formées les deuxièmes parties TN, TN2 et les troisièmes parties TNs des couches de diélectrique OX, 0X2 de chacun des deux transistors d’état TE, TE2, est disposée au-dessus du transistor d’accès TA et de part et d’autre de celui-ci.
Cela permet d’une part de réaliser une largeur LInj optimale de la fenêtre d’injection INJ, par exemple à 0,14pm, et ainsi diminuer la longueur totale de la paires de transistors d’état TE, TE2, pour des longueurs de canal effectif inchangées.
Par exemple la longueur d’une cellule-mémoire CEL, CEL2 selon cet exemple, de la grille enterrée à la ligne de bit BL, peut être de sensiblement 0,76pm (également dans un contexte de procédé de fabrication simple et relativement peu précis, par rapport à des procédés optimisés en matière de précision mais également complexes et coûteux).
La figure 6 représente une vue en coupe d’un autre exemple de mode de réalisation d’une cellule-mémoire CEL de mémoire EEPROM.
Cet exemple correspond à la cellule-mémoire CEL décrite précédemment en relation avec la figure 3, dans lequel le transistor d’état TE comporte en outre une région implantée capacitive CAP (ou « capa implant » selon la dénomination usuelle) située en surface du substrat SUB au voisinage de la région de source TEs du transistor d’état TE, et s’étendant au-delà de la fenêtre d’injection et à distance de la région de drain TEd du transistor d’état TE.
La région implantée capacitive CAP est optionnelle et peut permettre de gagner en fiabilité et en durée de vie en évitant des potentiels problèmes relatifs à des diffusions de porteurs chauds sous la fenêtre d’injection INJ.
Cette région implantée capacitive CAP est applicable notamment aux différents exemples de modes de réalisation décrits précédemment en relation avec les figures 3 à 5.
La figure 7 représente un appareil électronique, tel qu’une prothèse auditive ou une carte à puce, comportant une mémoire non-volatile EE du type mémoire électriquement effaçable et programmable.
La mémoire EE comporte un plan-mémoire PM, comportant au moins une cellule-mémoire CEL comprenant un transistor d’état TE ayant une région de source TEs, une région de drain TEd, une grille de commande CG et une grille flottante FG, et un transistor d’accès TA ayant une région de source TAs, une région de drain TAd et une grille G1-G2, GV, la région de source TAs du transistor d’accès étant couplée à une ligne de source SL, la région de drain TAd du transistor d’accès et la région de source TEs du transistor d’état étant communes, la région de drain TEd du transistor d’état étant couplée à une ligne de bit BL. La grille flottante FG du transistor d’état repose sur une couche diélectrique OX ayant une première partie HV d’une première épaisseur el, et une deuxième partie TN d’une deuxième épaisseur e2 inférieure à la première épaisseur el, la deuxième partie TN étant située du côté de la région de source TEs du transistor d’état TE.
La mémoire EE comporte en outre un décodeur de colonnes DECX et un décodeur de lignes DECY, ainsi que des moyens de commande CMD.
Les moyens de commande CMD comportent des moyens d’effacement EF et de programmation PR.
Les moyens d’effacement EF sont destinés à mettre en œuvre les effacements de cellule-mémoire, en transmettant des signaux de tensions notamment sur les lignes de grille de commande CG, les lignes de bits BL, les lignes de mots WL et les lignes de source SL, par l’intermédiaire d’un acheminement via les décodeurs de lignes DECY et de colonnes DECX.
Comme le montre la figure 8, les moyens d’effacement EF sont configurés pour, lors d’un effacement, transmettre une tension d’effacement négative sur une ligne de grilles de commande CGT couplée à la grille de commande CG du transistor d’état TE d’une cellule-mémoires CEL, de façon à placer ledit transistor d’état TE dans un état passant.
Les moyens d’effacement EF peuvent également transmettre une tension nulle sur une ligne de mots WL couplée à la grille du transistor d’accès TA de la cellule-mémoire CEL, de façon à commander ledit transistor d’accès TA dans un état bloqué.
La valeur de la tension d’effacement est dans cet exemple de -15V. Optionnellement, une tension de -2V est appliquée sur les autres lignes de grille de commande CGT, dans une optique d’optimisation des contrainte de claquage des transistors appartenant aux décodeurs de lignes DECY et de colonnes DECY. Relativement à l’effacement, en tant que tel, d’une cellule-mémoire, cette tension de -2V pourrait être nulle.
Les moyens de commande CMD sont par exemple configurés pour mettre en œuvre une écriture comprenant un effacement collectif d’un groupe de cellules-mémoire, suivi d’une programmation sélective de ce groupe de cellules-mémoire.
Le groupe de cellules-mémoire peut comporter par exemple au minimum un mot de cellules-mémoires, et au maximum une page entière.
Les moyens de programmation PR sont destinés à mettre en œuvre des programmations de cellules-mémoires, en transmettant des signaux de tensions notamment sur les lignes de grille de commande CG, les lignes de bits BL, les lignes de mots WL et les lignes de source SL, par l’intermédiaire d’un acheminement des décodeurs de lignes DECY et de colonnes DECX.
Comme le montre la figure 8, les moyens de programmation PRG sont configurés pour, lors d’une programmation, transmettre une tension de programmation positive sur une ligne de grilles de commande CGT couplée à la grille de commande GC du transistor d’état TE appartenant à une cellule-mémoire CEL, et, simultanément, transmettre sur la ligne de bits BL couplée à la région de drain TEd du transistor d’état, soit une tension d’inhibition de programmation de façon à ne pas placer le transistor d’état TE dans un état bloqué, soit une tension de permission de programmation de façon à placer le transistor d’état TE dans un état bloqué.
Le potentiel élevé de la grille de commande entraîne par couplage capacitif un potentiel élevé sur la grille flottante, de sorte que le transistor d'état est placé dans une condition passante.
La tension au niveau du drain TEd du transistor d’état est alors reportée à l'identique sur la source TEs du transistor d’état.
Une tension de permission de programmation de valeur nulle sur la ligne de bits entraîne une tension nulle sur la source TEs, la différence de potentiel à travers la fenêtre d’injection INJ est de l'ordre de 10V, la grille flottante se décharge alors par effet Fowler-Nordheim.
Une tension d’inhibition de programmation de valeur positive sur la ligne de bits entraîne une tension positive similaire sur la source TEs, la différence de potentiel à travers la fenêtre d’injection INJ est de l'ordre de 10V moins la tension d'inhibition, soit 10V - 5V = 5V, de valeur insuffisante pour générer un courant Fowler-Nordheim significatif, ce qui bloque (ou inhibe) la décharge de la grille flottante.
Cela correspond par exemple à une programmation sélective des cellules-mémoires appartenant audit groupe de cellules-mémoires.
Les moyens de programmation peuvent en outre transmettre une tension nulle sur une ligne de mots WL couplée à la grille du transistor d’accès TA, de façon à commander ledit transistor d’accès TA dans un état bloqué.
La valeur de la tension de programmation est dans cet exemple de +15V, et la valeur de la tension d’inhibition de programmation est de +5V et la valeur de la tension de permission de programmation est de OV. Optionnellement, une tension de +3V est appliquée sur les autre lignes de grille de commande CG, dans une optique d’optimisation des contrainte de claquage des transistors appartenant aux décodeurs de lignes DECY et de colonnes DECY et une tension de +1V est appliquée sur la ligne de source, dans une optique d’optimisation de prévention de fuite dans les transistors d’accès. Relativement à la programmation, en tant que telle, d’une cellule-mémoire, ces tensions de +3V et +1V pourraient être nulles.
Les figures 9A à 9E représentent des vues en coupe de résultats d’étapes d’un procédé de fabrication de cellules-mémoire d’une mémoire EEPROM, dans et sur un substrat semiconducteur SUB d’un premier type de conductivité.
La figure 9A représente le résultat d’une formation d’une première couche diélectrique 0X1. La première couche diélectrique 0X1 a une épaisseur égale à la différence el-e2 entre une première épaisseur el et une deuxième épaisseur e2, inférieure à la première épaisseur el.
Cette formation de la première couche diélectrique 0X1 peut comprendre par exemple un dépôt ou une croissance d’un matériau diélectrique tel que de l’oxyde de silicium sur la surface du substrat SUB.
La figure 9B représente le résultat d’une lithographie comprenant la pose d’un masque RES ayant une ouverture OUV et une gravure de la première couche diélectrique 0X1 située en regard de ladite ouverture OUV, jusqu’à la surface du substrat SUB.
Par exemple la pose du masque RES comprend un dépôt d’une couche de résine épaisse RES, dont l’ouverture OUV résulte d’une irradiation à exposition ciblée et d’une élimination des zones irradiées ou non-irradiées.
La gravure de la première couche diélectrique 0X1 est du type gravure en voie humide.
La figure 9C représente le résultat d’une formation d’une deuxième couche diélectrique 0X2 d’une deuxième épaisseur e2, inférieure à la première épaisseur el, dans la partie gravée de la première couche diélectrique 0X1 et au-dessus de la première couche diélectrique 0X1
Cette formation de la deuxième couche de diélectrique 0X2 peut comprendre par exemple un dépôt ou une croissance d’un matériau diélectrique tel que de l’oxyde de silicium.
En relation avec les modes de réalisation précédemment décrits, la superposition de la première couche diélectrique 0X1 et de la deuxième couche diélectrique 0X2 correspond à la première partie (HV) de la couche diélectrique (OX), et la deuxième couche diélectrique 0X2 située dans la partie gravée correspond à la deuxième partie (TN) et la troisième partie (TNs) de la couche diélectrique (OX).
La figure 9D représente le résultat d’une formation d’une grille flottante FG et d’une formation d’une grille de commande CG en regard de la grille flottante FG.
Lesdites grilles FG, CG sont par exemple réalisées en silicium polycristallin (ou « polysilicium ») dopé.
Par exemple la réalisation de la grille flottante FG et de la grille de commande CG comprend une formation d’une première couche de polysilicium (FG, Gl) et une gravure de cette couche de façon à séparer les grilles flottantes de deux cellules-mémoire voisines (la gravure étant située dans un plan parallèle au plan de coupe de la figure 9D, non-représenté).
Ensuite, ladite réalisation comprend une formation d’une couche de diélectrique de grille de commande ONO (comportant par exemple une alternance de couches d’oxyde et de nitrure de silicium) et une formation d’une deuxième couche de polysilicium (CG, G2).
Enfin, la réalisation comprend une gravure, jusqu’à la deuxième couche diélectrique 0X2, de la deuxième couche de polysilicium (CG, G2), de la couche de diélectrique de grille de commande ONO et de la première couche de polysilicium (FG, Gl), suivant des bandes s’étendant dans une direction perpendiculaire au plan de coupe de la figure 9D.
Cette dernière gravure forme des bandes dans la deuxième couche de polysilicium, l’une formant une grille de commande CG commune aux transistors d’états des cellules-mémoire d’un même mot-mémoire, l’autre formant une deuxième grille G2 commune aux transistors d’accès TA des cellules-mémoire de ce mot-mémoire.
La gravure des couches de polysilicium et mise en œuvre de façon à ce que ladite grille flottante FG repose sur une partie de la deuxième couche diélectrique 0X2 située à l’emplacement de l’ouverture OUV et sur l’empilement de la première et de la deuxième couche diélectriques 0X1, 0X2.
La gravure des couches de polysilicium est également mise en œuvre de façon à former une superposition d’une première grille Gl et d’une deuxième grille G2 d’un transistor d’accès TA. La superposition de la première grille Gl et de la deuxième grille G2 est située au-dessus d’un empilement de la première couche diélectrique 0X1 et de la deuxième couche diélectrique 0X2.
La figure 9E représente le résultat d’une étape d’implantation de dopants d’un deuxième type de conductivité opposé au premier type de conductivité, en surface du substrat SUB, formant notamment la région de source TEs et la région de drain TEd du transistor d’état TE, et la région de source TAs et la région de drain du transistor d’accès TA, commune à la région de source TEs du transistor d’état.
Lors de l’implantation, l’empilement de la grille flottante FG et de la grille de commande CG, et l’empilement de la première grille Gl et de la deuxième grille G2 servent de masques durs pour positionner lesdites régions de sources TEs, (TAs) et de drains TEd TAd.
Ce résultat correspond à l’exemple de mode de réalisation décrit précédemment en relation avec la figure 3, en particulier la formation du transistor d’état TE.
Ainsi, une première grille Gl du transistor d’accès TA a été formée simultanément à la formation de la grille flottante FG et une deuxième grille G2 du transistor d’accès TA a été formée simultanément à la formation de la grille de commande CG. Une couche ONO séparant la première grille Gl et la deuxième grille G2, et a été formée simultanément à la formation de la couche de diélectrique de grille de commande ONO du transistor d’état TE.
Par exemple une ouverture est formée dans la deuxième grille G2 et la couche de diélectrique de grille de commande ONO, mettant à nu une partie de la première grille Gl. Un contact est respectivement formé sur les parties découvertes de la première grille Gl et de la deuxième grille G2, afin de les relier électriquement par un métal dans un niveau de métallisation (par exemple au niveau de la ligne de mot WL).
En d’autres termes, un transistor d’accès de structure homologue à la structure de la partie du transistor d’état TE qui est située en regard de la première couche diélectrique 0X1 a été fabriqué selon des étapes intercalées avant ou après ou mises en œuvre pendant les étapes de fabrication du transistor d’état TE.
Par ailleurs, le procédé peut comprendre, une formation de lignes de bits BL électriquement conductrices dans des niveaux d’interconnexion du circuit intégré, reliées à la région de drain TEd des transistors d’état TE par des vias verticaux électriquement conducteurs, et une formation de lignes de source SL électriquement conductrices reliées à la région de source TAs des transistors d’accès TA.
La formation des lignes de source peut comporter une formation de pistes électriquement conductrices dans les niveaux d’interconnexion du circuit intégré et reliées par des vias verticaux électriquement conducteurs, ou une implantation en profondeur dans le substrat d’une couche enterrée semiconductrice du deuxième type de conductivité (dans le cas où le transistor d’accès est du type transistor à grille verticale, tel que décrit précédemment en relation avec la figure 5).
Par ailleurs l’invention n’est pas limitée à ces modes de réalisation mais en embrasse toutes les variantes, par exemple, les dimensions des modes de réalisation de cellules-mémoires ont été données à titre d’exemple, dans le cadre d’une technique de fabrication donnée, et peuvent bien entendu être inférieures relativement aux performances de la filière technologique en la matière.
En outre, le procédé de fabrication du dispositif de mémoire décrit ci-avant notamment en relation avec les 9A à 9E n’est en aucun cas limitatif de la structure dudit dispositif ; par exemple dans le cadre de technique de gravure de résolutions plus fines, la troisième partie de la couche diélectrique peut ne pas être formée, tout en bénéficiant des avantages de réduction de taille relatifs à ladite structure du dispositif et précédemment mentionnés notamment en relation avec la figure 3.

Claims (3)

  1. REVENDICATIONS
    1. Dispositif de mémoire (EE) du type mémoire non-volatile électriquement effaçable et programmable, formé dans et sur un substrat semiconducteur (SUB), comprenant un plan-mémoire (PM) comportant au moins une cellule-mémoire (CEL) comprenant un transistor d’état (TE) ayant une région de source (TEs), une région de drain (TEd), une grille de commande (CG) et une grille flottante (FG), et un transistor d’accès (TA) ayant une région de source (TAs), une région de drain (TAd) et une grille (G1-G2, GV), la région de source (TAs) du transistor d’accès étant couplée à une ligne de source (SL), la région de drain (TAd) du transistor d’accès et la région de source (TEs) du transistor d’état étant communes, la région de drain (TEd) du transistor d’état étant couplée à une ligne de bit (BL), la grille flottante (FG) reposant sur une couche diélectrique (OX) ayant une première partie (HV) d’une première épaisseur (el), et une deuxième partie (TN) d’une deuxième épaisseur (e2) inférieure à la première épaisseur (el), la deuxième partie (TN) étant située du côté de la région de source (TEs) du transistor d’état (TE). 2. Dispositif selon la revendication 1, dans lequel la couche diélectrique comporte une troisième partie (TNs) débordant de la grille flottante (FG), située au-dessus de la région de source (TEs) du transistor d’état et ayant une épaisseur égale à la deuxième épaisseur (e2). 3. Dispositif selon l’une des revendications 1 ou 2, comprenant des moyens d’effacement (EF) configurés pour, lors d’un effacement, transmettre une tension d’effacement sur la grille de commande (CG) du transistor d’état (TE), de façon à placer ledit transistor d’état (TE) dans un état passant. 4. Dispositif selon la revendication 3, dans lequel les moyens d’effacement (EF) sont configurés pour, lors d’un effacement, transmettre une tension nulle sur la grille du transistor d’accès (TA), de façon à commander ledit transistor d’accès (TA) dans un état bloqué. 5. Dispositif selon l’une des revendications précédentes, comprenant des moyens de programmation (PR) configurés pour, lors d’une programmation, transmettre une tension de programmation sur la grille de commande (CG) du transistor d’état (TE), et, simultanément, transmettre sur la ligne de bits (BL) couplée à la région de drain (TEd) du transistor d’état, soit une tension d’inhibition de programmation de façon à ne pas placer le transistor d’état (TE) dans un état bloqué, soit une tension de permission de programmation de façon à placer le transistor d’état (TE) dans un état bloqué. 6. Dispositif selon la revendication 5, dans lequel les moyens de programmation (PR) sont configurés pour, lors d’une programmation, transmettre une tension nulle sur la grille du transistor d’accès (TA), de façon à commander ledit transistor d’accès (TA) dans un état bloqué. 7. Dispositif selon l’une des revendications précédentes, dans lequel le plan-mémoire (PM) comporte une multitude de cellules-mémoires (CEL) arrangées en rangées (RG) et en colonnes (COL) de mots-mémoire (WD), chaque mot-mémoire comportant N cellules-mémoires (CEL) sur une même rangée, au moins une ligne de source (SL) couplée aux cellules-mémoire (CEL), N lignes de bits (BL) par colonnes, chaque ligne de bits (BL) étant couplée à une cellule-mémoire (CEL) de chaque mot-mémoire (WD) d’une colonne, une ligne de grilles de commande (CGT) par colonne couplée aux grilles de commande (CG) des transistors d’état (TE) des cellules-mémoires (CEL) appartenant à cette colonne, et une ligne de mots (WL) par rangée couplée aux grilles des transistors d’accès (TA) des cellules-mémoires (CEL) appartenant à cette rangée. 8. Dispositif selon l’une des revendications précédentes en combinaison avec les revendications 3 et 7, dans lequel les moyens d’effacement (EF) sont configurés pour, lors d’un effacement, transmettre ladite tension d’effacement sur la ligne de grilles de commande (CGT) couplée aux grilles de commande (CG) des transistors d’état (TE) des cellules-mémoire d’un groupe de cellules-mémoires.
  2. 9. Dispositif selon l’une des revendications précédentes en combinaison avec les revendications 4 et 8, dans lequel les moyens d’effacement (EF) sont configurés pour, lors d’un effacement, transmettre ladite tension nulle sur la ligne de mots (WL) couplée aux grilles des transistors d’accès (TA) des cellules-mémoires dudit groupe de cellules-mémoires. 10. Dispositif selon l’une des revendications précédentes en combinaison avec les revendications 5 et 7, dans lequel les moyens de programmation (PR) sont configurés pour, lors d’une programmation, transmettre ladite tension de programmation sur la ligne de grilles de commande (CGT) couplée aux grilles de commande (CG) des transistors d’état (TE) des cellules-mémoires d’un groupe de cellules-mémoires, et, simultanément, transmettre ladite tension d’inhibition de programmation ou ladite tension de permission de programmation sur les lignes de bits (BL) respectivement couplées aux cellules-mémoire de ce groupe de cellules-mémoires. 11. Dispositif selon l’une des revendications précédentes en combinaison avec les revendications 6 et 10, dans lequel les moyens de programmation (PR) sont configurés pour, lors d’une programmation, transmettre ladite tension nulle sur la ligne de mots (WL) couplée aux grilles des transistors d’accès (TA) des cellules-mémoires dudit groupe de cellules-mémoires. 12. Dispositif selon l’une des revendications précédentes, dans lequel chaque transistor d’accès (TA) comporte une première grille (Gl) et une deuxième grille (G2) superposées, selon une structure homologue à la structure de la partie du transistor d’état (TE) qui est située en regard de la première couche diélectrique (HV), la première grille (Gl) et la deuxième grille (G2) étant par ailleurs électriquement connectées. 13. Dispositif selon l’une des revendications 1 à 11, dans lequel chaque transistor d’accès (TA) comporte une grille verticale (GV) comprenant une portion centrale électriquement conductrice (PC) enveloppée d’une enveloppe isolante (OXV) dans une tranchée, les régions de source (TAs) et de drain (TAd) du transistor d’accès étant situées de part et d’autre de la grille verticale (GV) en surface du substrat (SUB).
  3. 14. Dispositif selon l’une des revendications 1 à 11, dans lequel chaque transistor d’accès (TA) comporte une grille verticale (GV) comprenant une portion centrale électriquement conductrice (PC) enveloppée d’une enveloppe isolante (OXV) dans une tranchée, la région de drain (TAd) du transistor d’accès étant située en surface du substrat (SUB) et la région de source (TAs) du transistor d’accès étant située dans une couche enterrée (NISO), en profondeur dans le substrat (SUB), la couche enterrée (NISO) formant la ligne de source (SL) correspondante. 15. Dispositif selon les revendications 7 et 14, dans lequel la région de drain (TAs, TAs2) de chaque transistor d’accès (TA) est située de part et d’autre de la grille verticale (GV) en surface du substrat (SUB), et est reliée en série avec les régions de source de deux transistors d’état (TE, TE2) appartenant respectivement à deux cellules-mémoire (CEL, CEL2) situées de part et d’autre du transistor d’accès (TA). 16. Dispositif selon l’une des revendications précédentes, dans lequel chaque transistor d’état (TE) comporte une région implantée capacitive (CAP) située sous la deuxième partie (TN) de la couche diélectrique (OX) et sous une portion de la première partie (HV) de la couche diélectrique (OX). 17. Appareil électronique, tel qu’un téléphone portable ou une prothèse auditive (APP), comportant un dispositif de mémoire (EE) selon l’une des revendications précédentes.
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