JP4929300B2 - マルチドットフラッシュメモリ及びその製造方法 - Google Patents

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Description

本発明は、マルチドットフラッシュメモリ(MDF: Multi-dot flash memory)及びその製造方法に関する。
ファイルメモリ市場を席巻しているＮＡＮＤフラッシュメモリは、書き込み／消去を行うトンネル絶縁膜がセルのトランジスタ特性を決定するゲート絶縁膜を兼ねており、書き込み／消去を繰り返すことによる性能劣化が大きな問題となっている。このようなトンネル絶縁膜の信頼性の問題については、例えば、非特許文献１に開示される。
また、ＮＡＮＤフラッシュメモリは、ランダム書き込みできないため、高速大容量のデータ記録には向いていない。そのため、動画をリアルタイムで記録するには、大容量のバッファメモリが必要である。
ＮＡＮＤフラッシュメモリのメモリセル構造としては、主に、電荷保持にフローティングゲートを利用するフローティングゲート型と、窒化膜等に多く含まれる局所トラップからなる電荷蓄積層を利用する局所トラップ型とが知られているが、どちらも30nm以降の世代での微細化に対応できるかどうか、次の点で疑問が残る。
まず、現在、商業的に広く用いられているフローティングゲート型では、微細化を妨げる重大な問題として、互いに隣接する２つのフローティングゲート間の干渉効果（セル間干渉）がある。
このセル間干渉については、例えば、非特許文献２に開示される。
この問題を解決する最も手っ取り早い方法は、チャネル及びフローティングゲート間を埋めるトンネル絶縁膜と、フローティングゲート及びコントロールゲート間を生める電極間絶縁膜（例えば、IPD(Inter-Polysilicon Dielectric)との両方を薄膜化し、横方向のシュリンクと同時に縦方向のシュリンクも実施することである。
これは、スケーリング則（例えば、非特許文献３を参照）に則ったやり方で、もっとも有効な方法ではあるが、トンネル絶縁膜を通じて書き込み／消去を行わなければならないため、書き込み時にはフローティングゲート側で電荷トラップが発生し、消去時には基板側で電荷トラップが発生する。
このため、メモリセルに関して、書き込み／消去回数の増加と共に、書き込み状態のときの閾値と消去状態のときの閾値との差（閾値ウィンドウ）が狭くなる。
このように、不揮発性メモリ特有のトンネル絶縁膜の信頼性の問題に対処するため、トンネル絶縁膜の薄膜化は難しい。従って、フローティングゲート型のＮＡＮＤフラッシュメモリの微細化は、横方向のシュリンクのみ行う歪んだスケーリングとなっている。これが、セル間干渉効果による問題を顕在化させている。
一方、局所トラップ型では、構造上、セル間干渉が少なく、その上、トンネル絶縁膜のリーク現象がトンネル絶縁膜中に発生したリークパスに関わる局所トラップに限定されるため、リーク耐性にも優れている（例えば、非特許文献４を参照）。
これらの点から、フローティングゲート型メモリセルの微細化が終焉を迎えた後の本命として、局所トラップ型メモリセルが期待されている。
局所トラップ型では、トンネル絶縁膜が薄いため、フローティングゲート型に比べてトンネル電子のエネルギーが低く、トンネル絶縁膜中での電荷トラップが発生し難いという利点もある。
しかし、局所トラップ型においても、書き込み／消去を繰り返せば、フローティングゲート型と同様に、トンネル絶縁膜中の電荷トラップが発生する。このトラップは、当然にトンネル絶縁膜の信頼性の問題を顕在化する。
また、局所トラップ型で微細化を進めると、電荷蓄積層の局所トラップ数が減少し、蓄積できる電荷量も減少するという本質的な欠点を有する。このため、微細化されたメモリセルでは、電荷蓄積層の局所トラップからほんの僅かの電荷が抜けても、それがメモリセルの閾値に与える影響は甚大となる。
例えば、電荷蓄積層のトラップ密度を1x1012cm-2とすると、平面サイズが20nmx20nmのコントロールゲートの場合の電荷蓄積層のトラップ数は僅か4個となる。そのうちたった１個のトラップがリークパスに連なってしまえば、全体の25％の電荷を失うことになる。
このような局所トラップ数のばらつきは、メモリセルの動作を不安定にする。
即ち、電荷蓄積層の局所トラップ数（保持電子数）が少なくなり、メモリセルの書き込み状態と消去状態との間の閾値スウィングが小さくなる状況のもと、さらに、このような局所トラップ数のばらつきを考慮すると、閾値ウィンドウが確保できなくなったり、極端に狭くなったりして、読み出しを行うことができなくなる。
このような状況のもと、量子ドットメモリという次世代メモリが提案されている。
これには、大きく分けて二つの種類がある。
一つは、単独の量子ドットの位置制御及び品質維持が困難なことを考慮し、バラツキのある多数の量子ドットを１つの集合体として利用する技術である。
例えば、書き込み特性を改善するためにトンネル絶縁膜中に複数の量子ドットを埋め込む。この技術については、例えば、非特許文献５に開示される。また、量子ドットそのものを局所トラップの代わりに用いることも可能である。
これらの技術は、従来のメモリセルの特性を部分的に改善できるが、１つのフローティングゲートに対応して複数の量子ドットを埋め込むため、フローティングゲート自体は量子ドット的性質が見られるほど微細化できないし、本質的な進歩も望めない。その上、量子ドット層を含むトンネル絶縁膜の信頼性は、量子ドットが存在するためにフローティングゲート型のトンネル絶縁膜の信頼性より悪くなるため、製造コストも増大する。
もう一つは、量子ドットをフローティングゲートとして使う技術である。
GaAs基板に正四面体の溝を掘り込んだ縦構造を基本とし、位置ばらつき無しに溝の谷部に10nmのフローティングゲートを自己整合的に形成する（例えば、非特許文献６を参照）。
例えば、電子１個の有無でデータを記憶するため、テラビット級のスケーリングに対応できる。しかし、実際には溝の開口部が数ミクロンのサイズになるため、セル占有面積はシリコン基板を用いたファイルメモリに比べて遥かに大きくなる。
つまり、セルの微細化の鍵は、この開口部の微細化にある。また、溝の開口部の微細化については、ソース／ドレインが縦に設置されていることから、GaAs基板の薄膜化の限界にも制限される。また、GaAs基板は、ビットコストを上昇させるので、そもそもファイルメモリには適していない。
ところで、量子ドット又はシリコンナノドットを利用したメモリ原理については、既に多くの提案がなされている（例えば、特許文献１〜７及び非特許文献７，８を参照）。
しかし、これらはあくまでメモリ原理について提案するものであり、これをＮＡＮＤフラッシュメモリのようなフラッシュメモリとして完成させるには、様々な問題を解決しなければならない。
そのような問題の一つにメモリセルアレイアーキティチャーがある。
メモリセルアレイアーキテクチャーを完成させて、はじめて、フローティングゲート内に蓄積される電荷（電子又は正孔）の量を１個又はそれ以上の単位で制御し、１つのメモリセルに２ビット以上のデータを記憶する次世代多値メモリ(next generation multi-level memory)、即ち、微細化及び信頼性の問題を解消したランダム書き込み可能なマルチドットフラッシュメモリを確立できることになるからである。
このように、シリコンテクノロジーを用い、ゲート絶縁膜とトンネル絶縁膜とを別々にすることで信頼性の問題を解消し、フローティングゲートが量子ドット的な振る舞いを見せるサイズでも動作し、さらにランダム書き込みが可能な新しいメモリセルアレイアーキティチャーの開発が望まれている。
特開２００３−２４３６１５ 特開２００４−２４１７８１ 特開２００５−１７５２２４ 特開２００５−２５２２６６ 特開２００６−１４０４８２ 特開２００６−２６９６６０ 特開２００６−３２９７０
舛岡不二雄監修、"フラッシュメモリ技術ハンドブック"、オンデマンド出版、1993年8月発刊 Andrea Ghetti, Luca Bortesi and Loris Vendrame, "3D Simulation study of gate coupling and gate cross-interference in advanced floating gate non-volatile memories", Solid-State Electronics, vol. 49, Issue 11, Nov. 2005, Pages 1805-1812. R. H. Dennard et al., "Design of ion-implanted MOSFET's with very small physical dimensions", IEEE J. of SSC, vol. 9, no. 5, pp. 256-268, 1974. SONY CX-PAL52号、宇宙を旅したデバイス 低コスト混載用不揮発性メモリデバイス技術"MONOS" R. Ohba, N. Sugiyama, J. Koga, and S. Fujita, "Silicon nitride memory with double tunnel junction", 2003 Symposium on VLSI Technology Dig. Tech. Paper. M. Shima, Y. Sakuma, T. Futatsugi, Y. Awano, and N. Yokoyama, "Tetrahedral shaped recess channel HEMT with a floating quantum dot gate," IEDM Tech. Dig., pp. 437 - 440, December 1998. k. Nishiguchi, H. Inokawa, Y. Ono, A. Fujiwara, and Y. Takahashi, "Multilevel memory using an electrically formed single-electron box", APPLIED PHYSICS LETTERS, VOLUME 85, NUMBER 7, pp. 1277 - 1279, 16 August, 2004. T. Goto et al., "Molecular-Mediated Single-Electron Devices Operating at Room Temperature", Japanese Journal of Applied Physics, Vol.45, No. 5A, 2006, pp. 4285 - 4289
本発明は、次世代ファイルメモリとしてのマルチドットフラッシュメモリの新しいメモリセルアーキテクチャーを提案する。
本発明の例に係わるマルチドットフラッシュメモリは、半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、前記複数のフローティングゲートの前記第二方向の一端側において各アクティブエリア内に設けられるドレイン領域と、前記複数のフローティングゲートの前記第二方向の他端側において各アクティブエリア内に又は前記複数のアクティブエリアに共通に設けられるソース領域と、前記ドレイン領域に接続されるセンスアンプとを備える。前記複数のフローティングゲートの各々は、前記第一方向の二つの側面の形状が異なり、かつ、前記第一方向に隣接する二つのフローティングゲートは、互いに対向する二つの側面の形状が対称的であり、前記複数のビット線の幅は、１つおきに周期的に変化する。
本発明の例に係るマルチドットフラッシュメモリの製造方法は、上述のマルチドットフラッシュメモリに適用され、前記複数のフローティングゲートが、導電層を形成する工程と、前記導電層に前記第一方向に延びる溝を形成する工程と、前記溝を絶縁層により満たす工程と、前記導電層及び前記絶縁層上にハードマスク層を形成する工程と、前記ハードマスク層上に、前記第二方向に延び、前記第一方向に隣接する複数のコア層を形成する工程と、前記複数のコア層の前記第一方向の側壁に複数の側壁層を形成する工程と、前記複数のコア層を除去する工程と、前記複数の側壁層をマスクに前記ハードマスク層をエッチングして複数のハードマスクパターンを形成する工程と、前記複数のハードマスクパターンをマスクに前記導電層をエッチングして前記複数のフローティングゲートを形成する工程とにより形成される。
本発明によれば、新しいメモリセルアーキテクチャーにより次世代ファイルメモリとしてのマルチドットフラッシュメモリを実現する。
マルチドットフラッシュメモリを示す図である。 書き込み／消去メカニズムを示す図である。 側壁スペーサ転写プロセスを示す図である。 側壁スペーサ転写プロセスを示す図である。 側壁スペーサ転写プロセスを示す図である。 側壁スペーサ転写プロセスを示す図である。 側壁スペーサ転写プロセスを示す図である。 側壁スペーサ転写プロセスを示す図である。 側壁スペーサ転写プロセスを示す図である。 側壁スペーサ転写プロセスを示す図である。 側壁スペーサ転写プロセスを示す図である。 偶奇ばらつきを示す図である。 メモリセルアレイアーキテクチャーを示す図である。 第一方向の断面を示す図である。 第一方向の断面を示す図である。 電荷受入専用線への電荷移動について示す図である。 ＦＮトンネリングによる書き込み原理を示す図である。 直接トンネリングによる書き込み原理を示す図である。 ＦＮトンネリングによる消去原理を示す図である。 直接トンネリングによる消去原理を示す図である。 メモリセルアレイアーキテクチャーの変形例を示す図である。 メモリセルアレイアーキテクチャーの変形例を示す図である。 メモリセルアレイアーキテクチャーを示す図である。 書き込み動作の第一例を示す図である。 書き込み動作の第二例を示す図である。 書き込み動作の第三例を示す図である。 書き込み動作の第四例を示す図である。 書き込み動作の第五例を示す図である。 書き込み動作の第六例を示す図である。 書き込み動作の第七例を示す図である。 書き込み動作の第八例を示す図である。 書き込み動作の第九例を示す図である。 消去動作の第一例を示す図である。 消去動作の第二例を示す図である。 消去動作の第三例を示す図である。 消去動作の第四例を示す図である。 消去動作の第五例を示す図である。 消去動作の第六例を示す図である。 消去動作の第七例を示す図である。 消去動作の第八例を示す図である。 消去動作の第九例を示す図である。 ゲート電位を与えるタイミングを示す図である。 フローティングゲート内の電荷量の増加を示す図である。 電荷保持特性を示す図である。 書き込み時の電荷トラップを示す図である。 消去時の電荷トラップを示す図である。 読み出し動作の例を示す図である。 メモリセルアレイの構成例を示す図である。 メモリセルアレイの構成例を示す図である。 読み出し時の様子を示す図である。 読み出し時の様子を示す図である。 読み出し時の様子を示す図である。 読み出し時の様子を示す図である。 本発明のセル構造を模式化した図である。 本発明のセル構造の等価回路を示す図である。 本発明のメモリセルアレイを示す回路図である。 初期設定のためのシステムを示す図である。 偶奇ばらつきと信号遅延時間との関係を示す図である。 テスト工程を示すフローチャートである。 通常動作時の動作を示すフローチャートである。 ゲート電位を与えるタイミングを示す図である。 ゲート電位を与えるタイミングを示す図である。 三次元化されたマルチドットフラッシュメモリを示す図である。 三次元化されたマルチドットフラッシュメモリを示す図である。 メモリセルアレイ及び周辺回路を示す図である。 メモリセルアレイの切り替え方法を示す図である。 メモリセルアレイの切り替え方法を示す図である。 メモリセルアレイの切り替え方法を示す図である。 メモリセルアレイの切り替え方法を示す図である。 二重ＳＯＩ基板の製造方法を示す図である。 本発明のデバイスの製造方法を示す図である。 本発明のデバイスの製造方法を示す図である。 本発明の製造方法によるデバイス構造を示す図である。 本発明の製造方法によるデバイス構造を示す図である。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． マルチドットフラッシュメモリ
まず、本発明の前提となるマルチドットフラッシュメモリについて説明する。
このマルチドットフラッシュメモリのメモリセルアレイアーキテクチャーについては、国際特許出願（ＰＣＴ／ＪＰ２００８／０５３６８８）に開示されている。
本明細書では、マルチドットフラッシュメモリを、フローティングゲート内に蓄積される電荷（電子又は正孔）の量を１個又はそれ以上の単位で制御し、１つのメモリセルに２ビット以上のデータを記憶する次世代多値メモリと定義する。
図１は、マルチドットフラッシュメモリのメモリセルアレイアーキテクチャーを示す鳥瞰図である。また、図２は、図１のメモリセルアレイの第一方向の断面図である。
アクティブエリア（例えば、半導体基板、半導体層など）ＡＡ，・・・は、第一方向にライン＆スペースで配置され、アクティブエリアＡＡ，・・・のラインは、第二方向に延びる。ビット線ＢＬ，・・・は、アクティブエリアＡＡ，・・・の間のスペース上に配置され、第二方向に延びる。アクティブエリアＡＡ，・・・間のスペースは、素子分離エリア（例えば、STI: shallow trench isolation）となる。
アクティブエリアＡＡ，・・・上であってビット線ＢＬ，・・・の間のスペースには、フローティングゲートＦＧ，・・・がアレイ状に配置される。フローティングゲートＦＧ，・・・は、左右２本のビット線ＢＬ（Ｌ），ＢＬ（Ｒ）によって挟み込まれる。
アクティブエリアＡＡ，・・・とフローティングゲートＦＧ，・・・との間のスペースには、ゲート絶縁膜が配置される。また、ビット線ＢＬ，・・・とフローティングゲートＦＧ，・・・との間のスペースには、トンネル絶縁膜が配置される。このように、ゲート絶縁膜とトンネル絶縁膜とを別々にすることで信頼性の問題を解消する。
フローティングゲートＦＧ，・・・上には、コントロールゲートＣＧ，・・・が配置される。フローティングゲートＦＧ，・・・とコントロールゲートＣＧ，・・・との間のスペースには、電極間絶縁膜（例えば、IPD）が配置される。コントロールゲートＣＧ，・・・上には、ワード線ＷＬ，・・・が配置される。ワード線ＷＬ，・・・は、第一方向に延び、第一方向に並んで配置されるコントロールゲートＣＧ，・・・に共通に接続される。
このような構造を有するマルチドットフラッシュメモリにおいては、図２に示すように、ワード線ＷＬに印加するゲート電位VGと、左側ビット線ＢＬ（Ｌ）に印加する電位V1と、右側ビット線ＢＬ（Ｒ）に印加する電位V2とを制御することにより、フローティングゲートＦＧに対する電荷の注入／放出を行うことができる。
このように、フローティングゲートＦＧの左右に存在する２つのトンネル絶縁膜のうちの１つを書き込み時の電荷注入に使用し、かつ、他の１つを消去時の電荷放出に使用する、という点が、マルチドットフラッシュメモリの特徴の一つである。
このようにすることで、トンネル絶縁膜に流れるトンネル電流（電子の流れ）の向きは常に一定になるため、トンネル絶縁膜の信頼性を向上させることができる。
また、トンネル絶縁膜とゲート絶縁膜とを別々にすることにより、書き込み／消去時に発生する電荷トラップの影響がゲート絶縁膜に及ぶことがなく、読み出し時の閾値電圧Vthのシフトを抑えることができる。
２． 本発明の原理
マルチドットフラッシュメモリは、その原理上、フローティングゲート内の電荷量を１個単位、又は、２個以上ながら少数の電荷単位で制御するため、フローティングゲートのサイズを十分に小さくすることが、量子ドット効果による多値化に有効である。
しかし、上述のようなメモリセルアーキテクチャーにおいて、フローティングゲートのサイズを十分に小さくすることは、フォトリソグラフィによる加工サイズの技術的限界や製造コストの面から、非常に難しい。
例えば、EUV(extreme ultraviolet)を用いる技術は、原理的には、線幅20 nmを実現できるが、実用化には至っていない。仮に、実用化されても、製造コストが非常に高くなることが予想される。また、当然に、EUVを用いる技術でも、加工サイズの技術的限界があることに間違いない。
このような状況の下、プロセス上の工夫により微細加工を実現する技術が提案されている。この技術は、側壁絶縁膜(side-wall insulating film)を利用して微細マスクパターンを形成する点に特徴を有し、側壁スペーサ転写プロセス(side-wall spacer lithography process)又は自己整合ダブルパターニングプロセス(self-aligned double patterning process)と称されている。
従って、マルチドットフラッシュメモリのフローティングゲートの加工にこのプロセスを用いることは非常に有効である。
そこで、本発明者らは、まず、側壁スペーサ転写プロセスを用いて、フローティングゲートの加工を行い、上述のメモリセルアレイアーキテクチャーを完成させた。
図３乃至１０は、側壁スペーサ転写プロセスによるフローティングゲートの加工を模式的に示す断面図である。
アクティブエリア（ＡＡ）１１は、半導体基板又は絶縁層上の半導体層である。
まず、図３に示すように、アクティブエリア１１上にゲート絶縁膜（例えば、シリコン酸化膜）１２を形成する。続けて、ゲート絶縁膜１２上に、例えば、導電性ポリシリコンから構成される導電層１３を形成する。
この後、フォトリソグラフィプロセスにより、第一方向に延びるライン＆スペースパターンのレジスト層１４Ａを形成し、レジスト層１４Ａをマスクにしたエッチングプロセスにより、導電層１３に第一方向に延びる複数の溝を形成する。これにより、フローティングゲート（ＦＧ）の第一方向に交差する第二方向の二つの側面が形成される。
この後、レジスト層１４Ａを除去する。
次に、図４に示すように、導電層１３に形成された複数の溝を、例えば、酸化シリコンから構成される絶縁層１５により満たす。
次に、図５に示すように、導電層１３上に、例えば、絶縁体から構成されるハードマスク層１６を形成し、続けて、ハードマスク層１６上に、例えば、絶縁体から構成されるコア層１７を形成する。
次に、図６に示すように、フォトリソグラフィプロセスにより、第二方向に延びるライン＆スペースパターンのレジスト層１４Ｂを形成し、レジスト層１４Ｂをマスクにしたエッチングプロセスにより、コア層１７に第二方向に延びる複数の溝を形成する。
この後、レジスト層１４Ｂを除去すると、図７に示す構造が得られる。
次に、図８に示すように、コア層１４の第一方向の二つの側面上に側壁絶縁膜１８を形成する。側壁絶縁膜１８は、コア層１４とは異なる絶縁体から構成される。この後、コア層１４を除去すると、図９に示す構造が得られる。
また、図９の側壁絶縁膜１８をマスクにして、ＲＩＥによりハードマスク層１６をエッチングすると、図１０に示すように、複数のハードマスクパターン（ハードマスク層）１６が形成される。
そして、図１１に示すように、複数のハードマスクパターン１６をマスクにして、ＲＩＥにより導電層１３をエッチングすると、導電層１３から構成されるフローティングゲート（ＦＧ）の第一方向の二つの側面が形成される。
以上のステップにより複数のフローティングゲート（ＦＧ）のアレイが完成する。
この後、複数のハードマスクパターンをマスクにして、ゲート絶縁膜１２及びアクティブエリア１１をエッチングし、さらに素子分離絶縁層を形成するプロセスが続くが、ここでは、その詳細については省略する。
このプロセスを検証したところ、新たに以下の問題が発生していることを見出した。
その問題とは、側壁絶縁膜を利用して形成された微細ライン＆スペースマスクパターンにより加工された複数のフローティングゲートの側面形状やフローティング間のビット線の幅などにばらつきが発生する、ということである。
これを詳細に検証してみると、微細ライン＆スペースマスクパターンの一端側から奇数番目のパターンにより加工されたフローティングゲートの側面形状と、その一端側から偶数番目のパターンにより加工されたフローティングゲートの側面形状とが、交互に異なっており、また、これに起因し、ビット線の幅が周期的に異なっていることが判明した。
そこで、このようなばらつきを「偶奇ばらつき」と称することにする。
この偶奇ばらつきは、１つのフローティングゲートについてみると、同一方向に存在する二つの側面の形状が異なる、ということになり、また、同一方向に隣接する二つのフローティングゲートについてみると、互いに対向する二つの側面の形状が対称的、即ち、概ね線対称又は概ね同じである、ということになる。
図１２は、偶奇ばらつきを模式的に示している。
この図は、図１１を拡大したものである。
エリアＡ内の隣接する二つのフローティングゲートＦＧは、同一のコア層の二つの側面上に形成された二つの側壁絶縁膜を利用して加工されたものであり、その形状が対称的である。即ち、コア層側（内側）の二つの側面が斜めになっている。
この側面の傾斜の度合いをテーパー角θで表すと、エリアＡ内の隣接する二つのフローティングゲートＦＧのコア層側の二つの側面のテーパー角θ（＝θmin）は、コア層側とは反対側（外側）の二つの側面のテーパー角θ（＝θmax）よりも小さい。
但し、テーパー角は、フローティングゲート（ＦＧ）の底面と側面とのなす角度として定義される。
同様に、エリアＢ内の隣接する二つのフローティングゲートＦＧは、同一のコア層の二つの側面上に形成された二つの側壁絶縁膜を利用して加工されたものであり、その形状が対称的である。
即ち、エリアＢ内の隣接する二つのフローティングゲートＦＧのコア層側の二つの側面のテーパー角θ（＝θmin）は、コア層側とは反対側（外側）の二つの側面のテーパー角θ（＝θmax）よりも小さい。
θmaxは、概ね９０°であり、θminは、９０°よりも小さい角度である。
この偶奇ばらつきの一因は、同一のコア層を元に形成される二つの側壁絶縁膜の形状の対称性にあると考えられる。
また、フローティングゲートＦＧの偶奇ばらつきに起因し、フローティングゲートＦＧの間隔Ｌmin/Ｌmaxも周期的に変化する。このフローティングゲートＦＧの間隔Ｌmin/Ｌmaxの周期的変化は、フローティングゲートＦＧの間に配置されるビット線の幅の周期的変化をもたらす。
このようなビット線の幅の変化を「偶奇差」と称することにする。
ここで、ビット線の幅とは、（ビット線の下面の幅＋ビット線の上面の幅）／２で定義されるものとする。
偶奇ばらつき及び偶奇差は、フローティングゲートの側面を利用して書き込み／消去を行うマルチドットフラッシュメモリにおいては、書き込み／消去特性を変化させるものであり、普通に考えれば、好ましくないものである。
しかし、偶奇ばらつき及び偶奇差を完全になくすことは難しい。
そこで、本発明者らは、この偶奇ばらつき及び偶奇差をなくすのではなく、これを積極的に利用することに開発方針を転換したところ、新たなメモリセルアレイアーキテクチャーを完成させることができた。
具体的には、偶奇ばらつき及び偶奇差の周期性を利用し、この周期性に対応させて、フローティングゲート内へ電荷を供給するビット線としての電荷供給専用線と、フローティングゲート内からの電荷を受け入れるビット線としての電荷受入専用線とを、周期的に配置する。
また、フローティングゲートを挟み込む二つのビット線のうち、どちらを電荷供給専用線とし、どちらを電荷受入線とするか、については、そのフローティングゲートの二つの側面の形状の相違を考慮する。
即ち、１つの方法は、フローティングゲートの二つの側面のうち、大きなテーパー角θmaxを持つ側面側に電荷供給専用線を配置し、小さなテーパー角θminを持つ側面側に電荷受入専用線を配置する。小さなテーパー角θminを持つ側面側に電荷受入専用線を配置するのは、フローティングゲートの底面と側面とのなす角度が鋭角となり、フローティングゲートから電荷受入専用線に電荷を移動し易くなるためである。
もう１つの方法は、例えば太くなったビット線側を電荷供給専用線に、細くなったビット線を電荷受入専用線に配置する。こうすることで、小さなテーパー角θminを持つ側面側に電荷受入専用線を配置するのは、フローティングゲートの底面と側面とのなす角度が鋭角となり、フローティングゲートから電荷受入専用線に電荷を移動し易くなるためである。
このようなメモリセルアレイアーキテクチャーを採用することで、側壁スペーサ転写プロセスの採用が可能になり、マルチドットフラッシュメモリが実現可能になる。
ところで、偶奇ばらつき及び偶奇差は、側壁スペーサ転写プロセスにおける側壁絶縁膜の形状の対称性に大きく依存していると考えられるが、それ以外にも、例えば、エッチングプロセスのウエハ面内ばらつきにも依存する。
即ち、偶奇ばらつき及び偶奇差がチップごとに変わることがある。
例えば、偶奇ばらつき及び偶奇差の周期性は変化しないが、あるチップでは、奇数番目のフローティングゲートが第一形状を有し、偶数番目のフローティングゲートが第二形状を有しているのに対し、他のチップでは、偶数番目のフローティングゲートが第一形状を有し、奇数番目のフローティングゲートが第二形状を有している、ということがあり得る。
そこで、このような場合を考慮し、チップ内に、第一及び第二書き込み／消去アルゴリズムのうちの一つを選択するためのフラグを設ける。
第一書き込み／消去アルゴリズムは、例えば、奇数番目のビット線を電荷供給専用線とし、偶数番目のビット線を電荷受入専用線とするアルゴリズムであり、第二書き込み／消去アルゴリズムは、例えば、奇数番目のビット線を電荷受入専用線とし、偶数番目のビット線を電荷供給専用線とするアルゴリズムである。
チップ製造後のテスト工程において、偶奇ばらつき及び偶奇差を検証し、フローティングゲートの第一方向の二つの側面のうちどちら側の面のテーパー角が小さいか、あるいはビット線幅が短いかを確認する。
この確認は、例えば、ビット線の信号遅延時間を測定することで行うことができる。
即ち、偶奇ばらつき及び偶奇差に起因し、奇数番目のビット線の断面形状（抵抗値）と偶数番目のビット線の断面形状（抵抗値）は、異なるものとなる。また、狭い幅を有するビット線の抵抗値は、広い幅を有するビット線の抵抗値よりも大きくなる。
また、この抵抗値の差は、ビット線の信号遅延時間を測定することにより求めることが可能である。
そこで、例えば、奇数番目のビット線の信号遅延時間の平均値が偶数番目のビット線の信号遅延時間の平均値よりも大きいときは、奇数番目のビット線を電荷受入専用線とし、逆に、偶数番目のビット線の信号遅延時間の平均値が奇数番目のビット線の信号遅延時間の平均値よりも大きいときは、偶数番目のビット線を電荷受入専用線とする。
そして、このテスト結果をフラグに記憶しておけば、通常動作時に、このフラグデータに基づいて、第一及び第二書き込み／消去アルゴリズムのうちの一つを選択することができる。
３． メモリセルアレイアーキテクチャー
本発明の例に係わるメモリセルアレイアーキテクチャーについて説明する。
図１３、メモリセルアレイアーキテクチャーを示す鳥瞰図である。また、図１４及び図１５は、図１３のメモリセルアレイの第一方向の断面図である。
アクティブエリア（例えば、半導体基板、半導体層など）ＡＡ，・・・は、第一方向にライン＆スペースで配置され、アクティブエリアＡＡ，・・・のラインは、第二方向に延びる。ビット線ＢＬｓ，ＢＬｒ，・・・は、アクティブエリアＡＡ，・・・の間のスペース上に配置され、第二方向に延びる。アクティブエリアＡＡ，・・・間のスペースは、素子分離エリア（例えば、STI: shallow trench isolation）となる。
アクティブエリアＡＡ，・・・上であってビット線ＢＬｓ，ＢＬｒ，・・・の間のスペースには、フローティングゲートＦＧ，・・・がアレイ状に配置される。フローティングゲートＦＧ，・・・は、２本のビット線ＢＬｓ，ＢＬｒによって挟み込まれる。
アクティブエリアＡＡ，・・・とフローティングゲートＦＧ，・・・との間のスペースには、ゲート絶縁膜が配置される。また、ビット線ＢＬｓ，ＢＬｒ，・・・とフローティングゲートＦＧ，・・・との間のスペースには、トンネル絶縁膜が配置される。このように、ゲート絶縁膜とトンネル絶縁膜とを別々にすることで信頼性の問題を解消する。
ここで、フローティングゲートＦＧ，・・・の各々は、第一方向の二つの側面の形状が異なり、かつ、第一方向に隣接する二つのフローティングゲートＦＧ，・・・は、互いに対向する二つの側面の形状が対称的である。
例えば、図１３乃至図１５において、左側から１番目のフローティングゲートＦＧの右側側面と、左側から２番目のフローティングゲートＦＧの左側側面とは、対称的であり、左側から２番目のフローティングゲートＦＧの右側側面と、左側から３番目のフローティングゲートＦＧの左側側面とは、対称的である。
また、左側から奇数番目のフローティングゲートＦＧ，・・・、例えば、左側から１番目と３番目のフローティングゲートＦＧは、同じ形状を有している。具体的には、左側側面が斜めであり、右側側面がほぼ垂直である。即ち、左側側面のテーパー角θminは、右側側面のテーパー角θmaxよりも小さい。
同様に、左側から偶数番目のフローティングゲートＦＧ，・・・、例えば、左側から２番目と４番目のフローティングゲートＦＧは、同じ形状を有している。具体的には、右側側面が斜めであり、左側側面がほぼ垂直である。即ち、右側側面のテーパー角θminは、左側側面のテーパー角θmaxよりも小さい。
このようなフローティングゲートＦＧ，・・・の偶奇ばらつきの周期性を利用し、フローティングゲートＦＧ，・・・内へ電荷を供給するビット線（電荷供給専用線）ＢＬｓと、フローティングゲートＦＧ，・・・内からの電荷を受け入れるビット線（電荷受入専用線）ＢＬｒとを、交互に配置する。
即ち、フローティングゲートＦＧ，・・・の二つの側面のうち、大きなテーパー角θmaxを持つ側面側にビット線（電荷供給専用線）ＢＬｓを配置し、小さなテーパー角minを持つ側面側にビット線（電荷受入専用線）ＢＬｒを配置する。
小さなテーパー角minを持つ側面側にビット線（電荷受入専用線）ＢＬｒを配置するのは、フローティングゲートＦＧ，・・・の底面と側面とのなす角度が鋭角となり、図１６に示すように、フローティングゲートＦＧ，・・・からビット線（電荷受入専用線）ＢＬｒに電荷を移動し易くなるためである。
ビット線（電荷受入専用線）ＢＬｒは、小さなテーパー角minを持つ二つの側面の間に配置されるため、ビット線（電荷受入専用線）ＢＬｒの第一方向の二つの側面は、オーバーハング形状となる。従って、ビット線（電荷受入専用線）ＢＬｒの上面の第一方向の幅は、その下面の第一方向の幅よりも大きくなる。
また、第一方向に並ぶフローティングゲートＦＧ，・・・の間隔が一定であるとすると、ビット線（電荷受入専用線）ＢＬｒの第一方向の断面積は、ビット線（電荷供給専用線）ＢＬｓの第一方向の断面積よりも小さくなる。即ち、ビット線（電荷受入専用線）ＢＬｒの抵抗値は、ビット線（電荷供給専用線）ＢＬｓの抵抗値よりも高い。
フローティングゲートＦＧ，・・・上には、コントロールゲートＣＧ，・・・が配置される。フローティングゲートＦＧ，・・・とコントロールゲートＣＧ，・・・との間のスペースには、電極間絶縁膜（例えば、IPD）が配置される。コントロールゲートＣＧ，・・・上には、ワード線ＷＬ，・・・が配置される。ワード線ＷＬ，・・・は、第一方向に延び、第一方向に並んで配置されるコントロールゲートＣＧ，・・・に共通に接続される。
このような構造を有するマルチドットフラッシュメモリにおいては、ワード線ＷＬに印加するゲート電位VGと、ビット線（電荷供給専用線）ＢＬｓに印加する電位V1と、ビット線（電荷受入専用線）ＢＬｒに印加する電位V2とを制御することにより、フローティングゲートＦＧ，・・・に対する電荷の注入／放出を行うことができる。
例えば、電荷が電子である場合、
これら電位の大小関係は、V2 > V1、VG > 0Vとなる。V2は、例えば、正電位であり、V1は、例えば、負電位である。
具体的には、書き込み時には、図１４に示すように、VG = VDD/2、V1 = -VDD、V2 = VDDに設定する。但し、VDDは、電源電位とする。ここで、書き込みとは、フローティングゲートＦＧ内に電子を注入する動作のことをいうものとする。以下、同じ。
この場合、電子は、ビット線（電荷供給専用線）ＢＬｓからフローティングゲートＦＧ，・・・に注入される。
図１７は、書き込みメカニズムを説明するバンド図である。
VG = 0V、V1 = -VDD、V2 = VDDのとき、ビット線（電荷供給専用線）ＢＬｓとフローティングゲートＦＧとの間のトンネル絶縁膜、及び、フローティングゲートＦＧとビット線（電荷受入専用線）ＢＬｒとの間のトンネル絶縁膜に、電界が印加される。
この電界は、ビット線（電荷供給専用線）ＢＬｓからフローティングゲートＦＧを介してビット線（電荷受入専用線）ＢＬｒに電子をホッピングさせようと働くが、その作用は小さく、短時間ではホッピングが発生しない。
そこで、VG = 0V→VDD/2、V1 = -VDD、V2 = VDDとすると、ビット線（電荷供給専用線）ＢＬｓとフローティングゲートＦＧとの間のトンネル絶縁膜に印加される電界が強くなり、ファウラーノルドハイムトンネリング（FNT: Fowler-Nordheim tunneling）によりフローティングゲートＦＧ内に電子が注入される。
同時に、フローティングゲートＦＧとビット線（電荷受入専用線）ＢＬｒとの間のトンネル絶縁膜に印加される電界が弱くなるため、又は、電位条件によってはそのトンネル絶縁膜に逆電界が印加されるため、そのトンネル絶縁膜に流れるトンネル電流は、なくなるか、又は、微小になる。
このようにして、フローティングゲートＦＧ内に電子が注入され、書き込みが実行される。
もちろん、左右２本のビット線ＢＬｓ，ＢＬｒとフローティングゲートＦＧとの間のトンネル絶縁膜の厚さ、及び、それに印加される電圧（具体的には、V1、V2、VGの値）の関係によっては、図１７に示す「ファウラーノルドハイムトンネリング」ではなく、図１８に示す「直接トンネリング(DT: Direct tunneling)」が生じることもある。
例えば、図１８に示すように、VG = 0V→VDD/4、V1 = -VDD、V2 = VDDとすることで、直接トンネリングを用いて、ビット線（電荷供給専用線）ＢＬｓからフローティングゲートＦＧ内に電子を注入することができる。
この場合、ファウラーノルドハイムトンネリングによる電子注入よりも書き込み速度が遅くなるが、トンネル絶縁膜を薄くすることによりファウラーノルドハイムトンネリングによる書き込み速度に近付けることができる。
直接トンネリングを用いると、電源電位VDDを下げることが可能になるので、設計仕様に応じて、ファウラーノルドハイムトンネリングと直接トンネリングとを使い分けることが好ましい。
続いて、消去のメカニズムを説明する。
消去時には、図１５に示すように、VG = -VDD、V1 = -VDD、V2 = VDDに設定する。但し、VDDは、電源電位とする。ここで、消去とは、フローティングゲートＦＧ内から電子を放出する動作のことをいうものとする。以下、同じ。
この場合、電子は、フローティングゲートＦＧ，・・・からビット線（電荷受入専用線）ＢＬｒに放出される。
図１９及び図２０は、消去メカニズムを説明するバンド図である。
図１９は、ファウラーノルドハイムトンネリングを活用した場合のバンド図であり、図２０は、直接トンネリングを活用した場合のバンド図である。
VG = 0V→-VDD、V1 = -VDD、V2 = VDDとすることで、図１９に示すように、フローティングゲートＦＧ内の電子は、ファウラーノルドハイムトンネリングによりビット線（電荷受入専用線）ＢＬｒに放出される。VG = 0Vのときは、この放出が起こらない。
また、VG = 0V→-VDD/2、V1 = -VDD、V2 = VDDとすることで、図２０に示すように、フローティングゲートＦＧ内の電子は、直接トンネリングによりビット線（電荷受入専用線）ＢＬｒに放出される。VG = 0Vのときは、この放出が起こらない。
消去の場合においても、直接トンネリングによる電子放出の速度（消去速度）は、ファウラーノルドハイムトンネリングによるそれよりも遅くなるが、トンネル絶縁膜を薄くすることにより、ファウラーノルドハイムトンネリングによる電子放出の速度に近付けることは可能である。
また、直接トンネリングを用いると、電源電位VDDを下げることが可能になるので、設計仕様に応じて、ファウラーノルドハイムトンネリングと直接トンネリングとを使い分けることが好ましい。
以上のように、フローティングゲートＦＧの左右に存在する２つのトンネル絶縁膜のうちの１つを書き込み（電荷注入）に使用し、他の１つを消去（電荷放出）に使用する。
このようにすることで、トンネル絶縁膜に流れるトンネル電流（電子の流れ）の向きは常に一定になるため、トンネル絶縁膜の信頼性を向上させることができる。
また、トンネル絶縁膜とゲート絶縁膜とを別々にすることにより、書き込み／消去時に発生する電荷トラップの影響がゲート絶縁膜に及ぶことがなく、読み出し時の閾値電圧Vthのシフトを抑えることができる。
図２１及び図２２は、マルチドットフラッシュメモリの第二方向の断面を示している。
この構造は、図１３に示す構造と比べると、ワード線ＷＬ，・・・の高さ方向の位置を１本おきに異ならせた点に特徴を有し、その他の点については、図１３に示す構造と同じである。
このような構造とすることで、フローティングゲートＦＧ，・・・のピッチを狭くしつつ、ワード線ＷＬ，・・・のピッチを広げることができる。即ち、フローティングゲートＦＧ，・・・のピッチを狭くしてメモリセルの微細化を図り、かつ、ワード線ＷＬ，・・・のピッチを広くしてその抵抗値を下げることが可能となる。
アクティブエリアＡＡは、半導体基板（例えば、シリコン基板）内にSTI(shallow trench isolation）を形成する場合には、STIが形成される素子分離エリア以外のエリアとなる。また、フローティングゲートＦＧ，・・・は、例えば、単結晶シリコンを熱酸化処理した材料、多結晶シリコンをラジカル酸化した材料などから構成される。
複数のメモリセルＭＣ，・・・は、第二方向に直列接続され、ＮＡＮＤフラッシュメモリと同様に、ＮＡＮＤ列を構成する。１つのメモリセルＭＣは１つのフローティングゲートＦＧを有する。ＮＡＮＤ列の一端にはソース拡散層(Source)１７Ａが形成され、その他端にはドレイン拡散層(Drain)１７Ｂが形成される。
ここで、図２１（ａ）及び図２２（ａ）は、半導体基板（例えば、シリコン基板）１１をアクティブエリアＡＡとする例であり、図２１（ｂ）及び図２２（ｂ）は、ＳＯＩ(silicon on insulator)基板１８Ａにおける絶縁層１８Ｂ上の半導体層１８ＣをアクティブエリアＡＡとする例である。
図２１（ｃ）及び図２２（ｃ）は、図２１（ａ）及び図２２（ａ）の構造の変形例であり、ＮＡＮＤ列（メモリセルＭＣ）とソース／ドレイン拡散層(Source/Drain)１７Ａ，１７Ｂとの間にセレクトゲートトランジスタＳＴを配置した例である。短絡線Ｓは、上側ゲートと下側ゲートとを短絡させる。
また、図２１（ｂ）及び図２２（ｂ）の場合、絶縁膜１８Ｂ上の半導体層１８Ｃを十分に薄くすると、セレクトゲートトランジスタを省略しても、読み出し／書き込みが可能になる。
複数のメモリセルＭＣ，・・・によりＮＡＮＤ列を構成する場合、複数のメモリセルＭＣ，・・・は、ノーマリオンであっても、ノーマリオフであっても、どちらでもよい。図２１（ｂ）及び図２２（ｂ）の場合、メモリセルＭＣをノーマリオンにし、ワード線ＷＬ，・・・の電位により半導体層１８Ｃ内の空乏層の伸びを制御して、オン／オフを制御できる。
尚、図２１及び図２２において、直列接続されるメモリセルＭＣ，・・・及びセレクトゲートトランジスタＳＴの間には拡散層が形成されていないが、当然に、そこに拡散層を形成しても構わない。
通常は、メモリセルＭＣ，・・が微細化されてくると、拡散層が存在しなくても、ワード線ＷＬの電位を制御することによりＮＡＮＤ列の電流経路のオン／オフを制御できる。
４． 動作
書き込み動作、消去動作及び読み出し動作について説明する。
図２３は、図１３の鳥瞰図を真上から見た図である。
ワード線ＷＬ，・・・，は左右方向（第一方向）に延び、ビット線ＢＬ，・・・は上下方向（第二方向）に延びる。アクティブエリアＡＡ，・・・は、ビット線ＢＬ，・・・と同様に、上下方向に延びる。
アクティブエリアＡＡ，・・・上にはフローティングゲートＦＧ，・・・が配置される。フローティングゲートＦＧ，・・・は、ビット線ＢＬ，・・・の間に配置される。
(1) 書き込み動作
まず、書き込み動作の例について説明する。
以下の説明で、ビット線ＢＬｓは、電荷供給専用線を意味し、ビット線ＢＬｒは、電荷受入専用線を意味する。
図２４は、書き込み動作の第一例を示している。
同図は、ロウアドレスＲｉ、カラムアドレスＣｊにある選択された一つのフローティングゲートＦＧ(Select)内に、その左側に存在するビット線ＢＬｓから電子を注入する例である。
この場合、選択されたフローティングゲートＦＧ(Select)の左側のビット線ＢＬｓを-VDDにし、それよりも更に左側に存在するビット線ＢＬｓ，ＢＬｒの全てを-VDDにする。また、選択されたフローティングゲートＦＧ(Select)の右側のビット線ＢＬｒを+VDDにし、それよりも更に右側に存在するビット線ＢＬｓ，ＢＬｒの全てを+VDDにする。
選択されたフローティングゲートＦＧ(Select)上に存在するワード線ＷＬ(Select)を+VDD/2にし、それ以外のワード線ＷＬを0Vにする。
この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)の左側のビット線ＢＬｓから選択されたフローティングゲートＦＧ(Select)内に注入される。
図２５は、書き込み動作の第二例を示している。
同図は、ロウアドレスＲｉ，Ｒｉ＋２、カラムアドレスＣｊにある選択された二つのフローティングゲートＦＧ(Select)内に、その左側に存在するビット線ＢＬｓから電子を注入する例である。
この場合、選択された二つのフローティングゲートＦＧ(Select)は、同一カラムＣｊに存在する。従って、選択されたフローティングゲートＦＧ(Select)の左側のビット線ＢＬｓを-VDDにし、それよりも更に左側に存在するビット線ＢＬｓ，ＢＬｒの全てを-VDDにする。また、選択されたフローティングゲートＦＧ(Select)の右側のビット線ＢＬｒを+VDDにし、それよりも更に右側に存在するビット線ＢＬｓ，ＢＬｒの全てを+VDDにする。
選択された二つのフローティングゲートＦＧ(Select)上に存在する二つのワード線ＷＬ(Select)を+VDD/2にし、それ以外のワード線ＷＬを0Vにする。
この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)の左側のビット線ＢＬｓから選択されたフローティングゲートＦＧ(Select)内に注入される。
図２６は、書き込み動作の第三例を示している。
同図は、カラムアドレスＣｊにある全てのフローティングゲートＦＧ(Select)内に、その左側に存在するビット線ＢＬｓから同時に電子を注入する例である。
この場合、カラムアドレスＣｊにあるフローティングゲートＦＧ(Select)の左側のビット線ＢＬｓを-VDDにし、それよりも更に左側に存在するビット線ＢＬｓ，ＢＬｒの全てを-VDDにする。また、カラムアドレスＣｊにあるフローティングゲートＦＧ(Select)の右側のビット線ＢＬｒを+VDDにし、それよりも更に右側に存在するビット線ＢＬｓ，ＢＬｒの全てを+VDDにする。
また、全てのワード線ＷＬ(Select)を+VDD/2にする。
この状態において、電子は、矢印で示すように、カラムアドレスＣｊにあるフローティングゲートＦＧ(Select)の左側のビット線ＢＬｓからカラムアドレスＣｊにあるフローティングゲートＦＧ(Select)内に注入される。
図２７は、書き込み動作の第四例を示している。
同図は、ロウアドレスＲｉ、カラムアドレスＣｊ−１，Ｃｊにある選択された二つのフローティングゲートＦＧ(Select)内に電子を注入する例である。
具体的には、選択された二つのフローティングゲートＦＧ(Select)の間に存在するビット線ＢＬｓからこれらフローティングゲートＦＧ(Select)内へ電子を注入する。
この場合、選択された二つのフローティングゲートＦＧ(Select)の間に存在するビット線ＢＬｓを-VDDにし、それ以外のビット線ＢＬｓ，ＢＬｒを+VDDにする。
選択された二つのフローティングゲートＦＧ(Select)上に存在するワード線ＷＬ(Select)を+VDD/2にし、それ以外のワード線ＷＬを0Vにする。
この状態において、電子は、矢印で示すように、選択された二つのフローティングゲートＦＧ(Select)の間にあるビット線ＢＬｓからこれら選択された二つのフローティングゲートＦＧ(Select)内に注入される。
図２８は、書き込み動作の第五例を示している。
同図は、ロウアドレスＲｉ，Ｒｉ＋２、カラムアドレスＣｊ−１，Ｃｊにある選択された四つのフローティングゲートＦＧ(Select)内に電子を注入する例である。
具体的には、選択された四つのフローティングゲートＦＧ(Select)の間に存在するビット線ＢＬｓからこれらフローティングゲートＦＧ(Select)内へ電子を注入する。
この場合、選択された四つのフローティングゲートＦＧ(Select)の間に存在するビット線ＢＬｓを-VDDにし、それ以外のビット線ＢＬｓ，ＢＬｒを+VDDにする。
選択された四つのフローティングゲートＦＧ(Select)上に存在する二つのワード線ＷＬ(Select)を+VDD/2にし、それ以外のワード線ＷＬを0Vにする。
この状態において、電子は、矢印で示すように、選択された四つのフローティングゲートＦＧ(Select)の間にあるビット線ＢＬｓからこれら選択された四つのフローティングゲートＦＧ(Select)内に注入される。
図２９は、書き込み動作の第六例を示している。
同図は、カラムアドレスＣｊ−１，Ｃｊにある全てのフローティングゲートＦＧ(Select)内に、カラムアドレスＣｊ−１，Ｃｊの間に存在するビット線ＢＬｓから同時に電子を注入する例である。
この場合、カラムアドレスＣｊ−１，Ｃｊの間に存在するビット線ＢＬｓを-VDDにし、それ以外のビット線ＢＬｓ，ＢＬｒを+VDDにする。
また、全てのワード線ＷＬ(Select)を+VDD/2にする。
この状態において、電子は、矢印で示すように、カラムアドレスＣｊ−１，Ｃｊの間に存在するビット線ＢＬｓからカラムアドレスＣｊ−１，ＣｊにあるフローティングゲートＦＧ(Select)内に注入される。
図３０は、書き込み動作の第七例を示している。
同図は、ロウアドレスＲｉ、カラムアドレスＣｊ−２，Ｃｊ−１，Ｃｊ，Ｃｊ＋１にある選択された四つのフローティングゲートＦＧ(Select)内に電子を注入する例である。
具体的には、カラムアドレスＣｊ−１，Ｃｊの間にあるビット線ＢＬｓからこれらカラムアドレスＣｊ−１，ＣｊのフローティングゲートＦＧ(Select)内へ電子を注入し、カラムアドレスＣｊ−２の左側にあるビット線ＢＬｓからそのカラムアドレスＣｊ−２のフローティングゲートＦＧ(Select)内へ電子を注入し、カラムアドレスＣｊ＋１の右側にあるビット線ＢＬｓからそのカラムアドレスＣｊ＋１のフローティングゲートＦＧ(Select)内へ電子を注入する。
この場合、カラムアドレスＣｊ−１，Ｃｊの間にあるビット線ＢＬｓ、カラムアドレスＣｊ−２の左側にあるビット線ＢＬｓ、及び、カラムアドレスＣｊ＋１の右側にあるビット線ＢＬｓを、-VDDにし、それ以外のビット線ＢＬｒを+VDDにする。
選択された四つのフローティングゲートＦＧ(Select)上に存在するワード線ＷＬ(Select)を+VDD/2にし、それ以外のワード線ＷＬを0Vにする。
この状態において、電子は、矢印で示すように、カラムアドレスＣｊ−１，Ｃｊの間にあるビット線ＢＬｓからこれらカラムアドレスＣｊ−１，ＣｊのフローティングゲートＦＧ(Select)内に注入される。
また、電子は、カラムアドレスＣｊ−２の左側にあるビット線ＢＬｓからそのカラムアドレスＣｊ−２のフローティングゲートＦＧ(Select)内に注入され、カラムアドレスＣｊ＋１の右側にあるビット線ＢＬｓからそのカラムアドレスＣｊ＋１のフローティングゲートＦＧ(Select)内に注入される。
図３１は、書き込み動作の第八例を示している。
同図は、ロウアドレスＲｉ，Ｒｉ＋２、カラムアドレスＣｊ−２，Ｃｊ−１，Ｃｊ，Ｃｊ＋１にある選択された八つのフローティングゲートＦＧ(Select)内に電子を注入する例である。
具体的には、カラムアドレスＣｊ−１，Ｃｊの間にあるビット線ＢＬｓからこれらカラムアドレスＣｊ−１，ＣｊのフローティングゲートＦＧ(Select)内へ電子を注入し、カラムアドレスＣｊ−２の左側にあるビット線ＢＬｓからそのカラムアドレスＣｊ−２のフローティングゲートＦＧ(Select)内へ電子を注入し、カラムアドレスＣｊ＋１の右側にあるビット線ＢＬｓからそのカラムアドレスＣｊ＋１のフローティングゲートＦＧ(Select)内へ電子を注入する。
この場合、カラムアドレスＣｊ−１，Ｃｊの間にあるビット線ＢＬｓ、カラムアドレスＣｊ−２の左側にあるビット線ＢＬｓ、及び、カラムアドレスＣｊ＋１の右側にあるビット線ＢＬｓを、-VDDにし、それ以外のビット線ＢＬｒを+VDDにする。
選択された八つのフローティングゲートＦＧ(Select)上に存在する二つのワード線ＷＬ(Select)を+VDD/2にし、それ以外のワード線ＷＬを0Vにする。
この状態において、電子は、矢印で示すように、カラムアドレスＣｊ−１，Ｃｊの間にあるビット線ＢＬｓからこれらカラムアドレスＣｊ−１，ＣｊのフローティングゲートＦＧ(Select)内に注入される。
また、電子は、カラムアドレスＣｊ−２の左側にあるビット線ＢＬｓからそのカラムアドレスＣｊ−２のフローティングゲートＦＧ(Select)内に注入され、カラムアドレスＣｊ＋１の右側にあるビット線ＢＬｓからそのカラムアドレスＣｊ＋１のフローティングゲートＦＧ(Select)内に注入される。
図３２は、書き込み動作の第九例を示している。
同図は、全てのフローティングゲートＦＧ(Select)内に、ビット線ＢＬｓから同時に電子を注入する例である。
この場合、全てのビット線（電荷供給専用線）ＢＬｓを-VDDにし、全てのビット線（電荷受取専用線）ＢＬｒを+VDDにする。
また、全てのワード線ＷＬ(Select)を+VDD/2にする。
この状態において、電子は、矢印で示すように、ビット線ＢＬｓから全てのフローティングゲートＦＧ(Select)内に注入される。
(2) 消去動作
次に、消去動作の例について説明する。
以下の説明で、ビット線ＢＬｓは、電荷供給専用線を意味し、ビット線ＢＬｒは、電荷受入専用線を意味する。
図３３は、消去動作の第一例を示している。
同図は、ロウアドレスＲｉ、カラムアドレスＣｊにある選択された一つのフローティングゲートＦＧ(Select)から、その右側に存在するビット線ＢＬｒに、電子を放出する例である。
この場合、選択されたフローティングゲートＦＧ(Select)の左側のビット線ＢＬｓを-VDDにし、それよりも更に左側に存在するビット線ＢＬｓ，ＢＬｒの全てを-VDDにする。また、選択されたフローティングゲートＦＧ(Select)の右側のビット線ＢＬｒを+VDDにし、それよりも更に右側に存在するビット線ＢＬｓ，ＢＬｒの全てを+VDDにする。
選択されたフローティングゲートＦＧ(Select)上に存在するワード線ＷＬ(Select)を-VDDにし、それ以外のワード線ＷＬを0Vにする。
この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)から、その右側に存在するビット線ＢＬｒに、放出される。
図３４は、消去動作の第二例を示している。
同図は、ロウアドレスＲｉ，Ｒｉ＋２、カラムアドレスＣｊにある選択された二つのフローティングゲートＦＧ(Select)から、その右側に存在するビット線ＢＬｒに、電子を放出する例である。
この場合、選択された二つのフローティングゲートＦＧ(Select)は、同一カラムＣｊに存在する。従って、選択されたフローティングゲートＦＧ(Select)の左側のビット線ＢＬｓを-VDDにし、それよりも更に左側に存在するビット線ＢＬｓ，ＢＬｒの全てを-VDDにする。また、選択されたフローティングゲートＦＧ(Select)の右側のビット線ＢＬｒを+VDDにし、それよりも更に右側に存在するビット線ＢＬｓ，ＢＬｒの全てを+VDDにする。
選択された二つのフローティングゲートＦＧ(Select)上に存在する二つのワード線ＷＬ(Select)を-VDDにし、それ以外のワード線ＷＬを0Vにする。
この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)から、その右側に存在するビット線ＢＬｒに、放出される。
図３５は、消去動作の第三例を示している。
同図は、カラムアドレスＣｊにある全てのフローティングゲートＦＧ(Select)から、その右側に存在するビット線ＢＬｒに、同時に電子を放出する例である。
この場合、カラムアドレスＣｊにあるフローティングゲートＦＧ(Select)の左側のビット線ＢＬｓを-VDDにし、それよりも更に左側に存在するビット線ＢＬｓ，ＢＬｒの全てを-VDDにする。また、カラムアドレスＣｊにあるフローティングゲートＦＧ(Select)の右側のビット線ＢＬｒを+VDDにし、それよりも更に右側に存在するビット線ＢＬｓ，ＢＬｒの全てを+VDDにする。
また、全てのワード線ＷＬ(Select)を-VDDにする。
この状態において、電子は、矢印で示すように、カラムアドレスＣｊにあるフローティングゲートＦＧ(Select)から、その右側に存在するビット線ＢＬｒに、放出される。
図３６は、消去動作の第四例を示している。
同図は、ロウアドレスＲｉ、カラムアドレスＣｊ−１，Ｃｊにある選択された二つのフローティングゲートＦＧ(Select)から電子を放出する例である。
この場合、選択された二つのフローティングゲートＦＧ(Select)の間に存在するビット線ＢＬｓを-VDDにし、それ以外のビット線ＢＬｓ，ＢＬｒを+VDDにする。
選択された二つのフローティングゲートＦＧ(Select)上に存在するワード線ＷＬ(Select)を-VDDにし、それ以外のワード線ＷＬを0Vにする。
この状態において、電子は、矢印で示すように、選択された二つのフローティングゲートＦＧ(Select)から、これら選択された二つのフローティングゲートＦＧ(Select)の右側／左側に存在するビット線ＢＬｒに、放出される。
図３７は、消去動作の第五例を示している。
同図は、ロウアドレスＲｉ，Ｒｉ＋２、カラムアドレスＣｊ−１，Ｃｊにある選択された四つのフローティングゲートＦＧ(Select)から電子を放出する例である。
この場合、選択された四つのフローティングゲートＦＧ(Select)の間に存在するビット線ＢＬｓを-VDDにし、それ以外のビット線ＢＬｓ，ＢＬｒを+VDDにする。
選択された四つのフローティングゲートＦＧ(Select)上に存在する二つのワード線ＷＬ(Select)を-VDDにし、それ以外のワード線ＷＬを0Vにする。
この状態において、電子は、矢印で示すように、選択された四つのフローティングゲートＦＧ(Select)から、これら選択された四つのフローティングゲートＦＧ(Select)の右側／左側に存在するビット線ＢＬｒに、放出される。
図３８は、消去動作の第六例を示している。
同図は、カラムアドレスＣｊ−１，Ｃｊにある全てのフローティングゲートＦＧ(Select)から同時に電子を放出する例である。
この場合、カラムアドレスＣｊ−１，Ｃｊの間に存在するビット線ＢＬｓを-VDDにし、それ以外のビット線ＢＬｓ，ＢＬｒを+VDDにする。
また、全てのワード線ＷＬ(Select)を-VDDにする。
この状態において、電子は、矢印で示すように、カラムアドレスＣｊ−１，ＣｊにあるフローティングゲートＦＧ(Select)から、これらフローティングゲートＦＧ(Select)の右側／左側に存在するビット線ＢＬｒに、放出される。
図３９は、消去動作の第七例を示している。
同図は、ロウアドレスＲｉ、カラムアドレスＣｊ−２，Ｃｊ−１，Ｃｊ，Ｃｊ＋１にある選択された四つのフローティングゲートＦＧ(Select)から電子を放出する例である。
この場合、カラムアドレスＣｊ−１，Ｃｊの間にあるビット線ＢＬｓ、カラムアドレスＣｊ−２の左側にあるビット線ＢＬｓ、及び、カラムアドレスＣｊ＋１の右側にあるビット線ＢＬｓを、-VDDにし、それ以外のビット線ＢＬｒを+VDDにする。
選択された四つのフローティングゲートＦＧ(Select)上に存在するワード線ＷＬ(Select)を-VDDにし、それ以外のワード線ＷＬを0Vにする。
この状態において、電子は、矢印で示すように、カラムアドレスＣｊ−２，Ｃｊ−１，Ｃｊ，Ｃｊ＋１のフローティングゲートＦＧ(Select)から、その右側／左側に存在するビット線ＢＬｒに、放出される。
図４０は、消去動作の第八例を示している。
同図は、ロウアドレスＲｉ，Ｒｉ＋２、カラムアドレスＣｊ−２，Ｃｊ−１，Ｃｊ，Ｃｊ＋１にある選択された八つのフローティングゲートＦＧ(Select)から電子を放出する例である。
この場合、カラムアドレスＣｊ−１，Ｃｊの間にあるビット線ＢＬｓ、カラムアドレスＣｊ−２の左側にあるビット線ＢＬｓ、及び、カラムアドレスＣｊ＋１の右側にあるビット線ＢＬｓを、-VDDにし、それ以外のビット線ＢＬｒを+VDDにする。
選択された八つのフローティングゲートＦＧ(Select)上に存在する二つのワード線ＷＬ(Select)を-VDDにし、それ以外のワード線ＷＬを0Vにする。
この状態において、電子は、矢印で示すように、カラムアドレスＣｊ−２，Ｃｊ−１，Ｃｊ，Ｃｊ＋１のフローティングゲートＦＧ(Select)から、その右側／左側に存在するビット線ＢＬｒに、放出される。
図４１は、消去動作の第九例を示している。
同図は、全てのフローティングゲートＦＧ(Select)から、ビット線ＢＬｒに、同時に電子を放出する例である。
この場合、全てのビット線（電荷供給専用線）ＢＬｓを-VDDにし、全てのビット線（電荷受取専用線）ＢＬｒを+VDDにする。
また、全てのワード線ＷＬ(Select)を-VDDにする。
この状態において、電子は、矢印で示すように、全てのフローティングゲートＦＧ(Select)から、ビット線ＢＬｒに、放出される。
(3) 書き込み／消去時のバイアス条件
図４２は、書き込み／消去時のバイアス条件の例を示している。
同図において、VGは、ゲート電位であり、V2-V1は、ビット線（電荷受取専用線）ＢＬｒとビット線（電荷供給専用線）ＢＬｓとの間の電圧である。
その特徴は、ビット線ＢＬｓ，ＢＬｒに電位を与えた後に選択されたワード線ＷＬにゲート電位を与える点にある。
例えば、書き込みの場合には、V2-V1を0Vから3Vに上昇させ、この後、VGを0Vから5Vに上昇させる。この状態で書き込みを実行する。また、VGを5Vから0Vに低下させた後に、V2-V1を3Vから0Vに低下させる。
図４３は、図４２のバイアス条件下での書き込みシミュレーションを示している。
同図において、横軸は、時間を、縦軸は、フローティングゲートに蓄積される電子数(Stored Electrons)を示している。
ゲート電位VGが印加される前（0−2nsec）では、フローティングゲートへの電子の注入が行われない。ゲート電位VGが上昇する2nsec−3nsecの間において、VGの上昇に応じて電子が一個ずつフローティングゲート内に注入される。
このように、電子が一個ずつ注入される現象が見られるのは、このセル構造が単電子効果による書き込みを利用していることを表している。但し、このシミュレーションで用いたフローティングゲートのサイズは5nmx5nmx5nmである。
(4) データ保持特性
図４４は、電子保持特性（データ保持特性）を示している。
電子保持特性とは、フローティングゲート内に注入した電子をどれだけの期間保持していられるかを示す指標である。
このセル構造によれば、トンネル絶縁膜の厚さToxが3.5nmのとき、約100年間、フローティングゲート内に一定量の電荷を保持し続けることができる。但し、これは、トンネル絶縁膜に電荷トラップが発生していない場合の試算である。
そこで、本発明のセル構造による書き込み／消去方法において、トンネル絶縁膜内に電荷トラップが発生したときの電荷保持特性を説明する。
図４５は、書き込み時の電荷トラップの発生メカニズムを示している。図４６は、消去時の電荷トラップの発生メカニズムを示している。
一般的な不揮発性半導体メモリでは、書き込み時及び消去時に同じトンネル絶縁膜を使用する。このため、トンネル絶縁膜の両サイドにトラップ準位が発生してしまう。トンネル絶縁膜の両サイドにおいて、その全体の厚さの25％の範囲内にトラップ準位が発生すると仮定すると、実際にトンネル絶縁膜として機能する部分は、トンネル絶縁膜の全体の厚さの50％ということになる。
これに対し、本発明のマルチドットフラッシュメモリの特徴の一つは、既に述べたように、書き込み時に使用するトンネル絶縁膜と消去時に使用するトンネル絶縁膜が異なる点にある。
この場合、図４５に示すように、書き込み時に使用するトンネル絶縁膜では、その一サイドのみにトラップ準位が発生する。このため、トンネル絶縁膜の一サイドにおいて、その全体の厚さの25％の範囲内にトラップ準位が発生すると仮定すると、実際にトンネル絶縁膜として機能する部分は、トンネル絶縁膜の全体の厚さの75％ということになる。
同様に、図４６に示すように、消去時に使用するトンネル絶縁膜でも、その一サイドのみにトラップ準位が発生する。このため、トンネル絶縁膜の一サイドにおいて、その全体の厚さの25％の範囲内にトラップ準位が発生すると仮定すると、実際にトンネル絶縁膜として機能する部分は、トンネル絶縁膜の全体の厚さの75％ということになる。
即ち、本発明のセル構造によれば、一般的な不揮発性半導体メモリのセル構造よりも、実際にトンネル絶縁膜として機能する部分を多くすることができるため、トンネル絶縁膜の薄膜化に有利である。
また、ゲート絶縁膜とトンネル絶縁膜とが完全に分離されているので、書き込み／消去を繰り返しても閾値ウィンドウが狭まることはない。
尚、本願のメモリセルは、２つのトンネル絶縁膜を持っていることが特徴であり、信頼性の問題を考えるとき、各々について書き込み用と消去用とをそれぞれ定めて使用することが好ましい。
(5) 読み出し動作
続いて、読み出し動作の例について説明する。
図４７は、読み出し動作の例を示している。
中央に一列に並んだメモリセルのデータ、即ち、フローティングゲート（灰色に塗り潰した部分）内に蓄積された電荷量を読み出す場合、それらの上部に存在するワード線ＷＬ(Select)をVREADにし、それ以外のワード線ＷＬ，・・・をVPASSにする。また、フローティングゲートの左右に存在するビット線ＢＬ，・・・もVPASSにする。
VREADは、フローティングゲート内の電荷量に応じてメモリセルのオン／オフが決まる値とし、VPASSは、フローティングゲート内の電荷量によらずメモリセルが常にオンになる値とする。例えば、VREAD < VPASSである。
この状態で、ソース領域(Source)とドレイン領域(Drain)との間に流れるセル電流を検出することにより、中央に一列に並んだメモリセルのデータを読み出すことができる。
ここで、ソース領域及びドレイン領域に関しては、図４８に示すように、これらをメモリセルアレイの両端に配置すれば、例えば、ドレイン領域(Drain)とセンスアンプ(S/A)とを接続するための導電線ＣＬは、メモリセルアレイ上に配置する必要がない。
また、メモリセルアレイ内にセレクトゲートトランジスタが不要になるため、例えば、図２１（ａ），（ｂ）及び図２２（ａ），（ｂ）に示すようなセル構造によりメモリセルアレイを実現できる。
しかし、メモリセルアレイの大容量化を考えると、ソース領域とドレイン領域との間に非常に多くのメモリセルを接続する必要が生じる。この場合、読み出し時にソース領域とドレイン領域との間の抵抗が増大し、センス感度を低下させる原因となる。
そこで、図４９に示すように、メモリセルアレイをブロック化してもよい。この場合、ＮＡＮＤ型フラッシュメモリと同様に、メモリセルアレイ上に、複数のブロックＢＫ，・・・に共通に第二方向に延びる新たなビット線（導電線）ＮＢＬ，・・・を設ける。この新たなビット線ＮＢＬは、複数のブロックＢＫ，・・・内のドレイン領域(Drain)とセンスアンプ(S/A)とを接続する。
新たなビット線ＮＢＬは、フローティングゲートの左右に存在するビット線ＢＬとは異なる。
また、このようにメモリセルアレイをブロック化した場合、メモリセルアレイ内にセレクトゲートトランジスタが必要になるため、例えば、図２１（ｃ）及び図２２（ｃ）に示すようなセル構造によりメモリセルアレイを実現する。
図５０及び図５１は、それぞれ、図４７のメモリセルアレイから互いに異なる一つのＮＡＮＤ列を取り出したものである。
（ａ）は、ＮＡＮＤ列の平面図、（ｂ）は、ＮＡＮＤ列の第二方向の断面図である。
メモリセルＭＣ，・・・は、ソース領域(Source)とドレイン領域(Drain)との間に直列に接続される。本例では、半導体基板内にメモリセルＭＣ，・・・の拡散層を有しないが、必要に応じて、半導体基板内にメモリセルＭＣ，・・・の拡散層（点線）を形成してもよい。
ＮＡＮＤ列の中央のメモリセルＭＣ(Select)を選択する場合、選択されたメモリセルＭＣ(Select)上のワード線ＷＬ(Select)にVREADを与え、それ以外のワード線ＷＬにVPASSを与える。
図５０のＮＡＮＤ列の中央に存在するメモリセルＭＣ(Select)と図５１の中央に存在するメモリセルＭＣ(Select)とは、図４７から明らかなように、ワード線ＷＬ(Select)に共通に接続される。即ち、本発明のマルチドットフラッシュメモリでは、ＮＡＮＤフラッシュメモリと同様に、複数のメモリセル（例えば、１又は複数ページ）のデータを同時に読み出すことが可能である。
図５２は、読み出し動作の変形例である。
この変形例は、VPASS及びVREADの値に特徴を有し、VPASSを電源電位VDDとし、VREADを−VDD/2とする。その他については、図４７乃至図５１と同じである。
図５３は、ＮＡＮＤ列の変形例である。
この変形例は、ＮＡＮＤ列を構成するメモリセルの数に特徴を有している。ＮＡＮＤ列のセル数は、もちろん５個でなくてもよい。これは一例に過ぎない。その他については、図４７乃至図５１と同じである。
この例では、ワード線ＷＬ，・・・の幅を一定とした場合、ワード線ＷＬ，・・・のピッチを広げることにより、ワード線同士の干渉(Interference)を小さくし、読み出しディスターブを防止できる。
５． 初期設定
既に説明したように、マルチドットフラッシュメモリのフローティングゲートの偶奇ばらつきは、側壁スペーサ転写プロセスにおける側壁絶縁膜の形状の対称性、エッチングプロセスのウエハ面内ばらつきなどに依存する。
この偶奇ばらつきを予想することは可能であるが、製品の信頼性を向上させるためには、テスト工程で予め偶奇ばらつきをテストし、その結果に基づいて、複数のビット線のうち、いずれを電荷供給専用線とし、いずれを電荷受入専用線とするか、を決定するのが好ましい。
以下では、そのための構成及びテスト方法について説明する。
(1) 構成
まず、以下の説明を分かり易くするために、本発明のセル構造を模式化する。
図５４は、本発明のセル構造を模式化したものである。
同図（ａ）は、ワード線が延びる第一方向に沿う断面図、同図（ｂ）は、ビット線が延びる第二方向に沿う断面図である。この模式図から本発明のマルチドットフラッシュメモリのメモリセルの等価回路を作り出すと、図５５に示すようになる。
図５６は、図５５の等価回路を用いて本発明のマルチドットフラッシュメモリのメモリセルアレイの回路図を描いたものである。
本例では、メモリセルアレイ上に、（Ｎ＋１）本のワード線ＷＬ０，ＷＬ１，・・・ＷＬＮと、（Ｎ＋１）本のビット線ＢＬ０，ＢＬ１，・・・ＢＬＮとを配置する。Ｎ本のデータ線ＤＬ１，ＤＬ２，・・・ＤＬＮは、Ｎ個のＮＡＮＤ列の一端のドレイン領域とセンスアンプ(S/A)とを電気的に接続する。
既に述べたように、本発明のマルチドットフラッシュメモリでは、書き込み／消去は、ランダムアクセスで行う。また、読み出しは、１本のワード線ＷＬｉに接続される複数のメモリセルに対して同時に行うと共に、ＮＡＮＤ列内の複数のメモリセルについてみれば１つずつ順次アクセスしていく点が特徴である。
図５７は、初期設定のためのシステム構成を示している。
メモリセルアレイＭＡは、図５６に示す構成を有する。
（Ｎ＋１）本のワード線ＷＬ０，ＷＬ１，・・・ＷＬＮは、ワード線デコーダ２１に接続され、（Ｎ＋１）本のビット線ＢＬ０，ＢＬ１，・・・ＢＬＮは、ビット線デコーダ２２に接続される。Ｎ本のデータ線ＤＬ１，ＤＬ２，・・・ＤＬＮは、センスアンプS/Aに接続される。
フラグＦは、偶奇ばらつきのテスト結果であり、例えば、不揮発性メモリ（E-fuseなど）から構成される。通常動作時、フラグＦは、ラッチ回路Ｌにラッチされる。
制御回路Ｃは、ラッチ回路Ｌにラッチされたフラグデータに基づいて、偶数番目のビット線ＢＬ０，ＢＬ２，・・・及び奇数番目のビット線ＢＬ１，ＢＬ３，・・・のうちの一方を、電荷供給専用線とし、他方を、電荷受入専用線として、書き込み／消去動作を実行する。
例えば、制御回路Ｃは、第一及び第二書き込み／消去アルゴリズムを備え、フラグデータに基づいてこれらのうちの一つを選択する。そして、第一及び第二書き込み／消去アルゴリズムのうちの一つを用いて、電荷供給専用線からフローティングゲートへの電荷の移動及びフローティングゲートから電荷受入専用線への電荷の移動を制御する。
但し、第一書き込み／消去アルゴリズムは、例えば、奇数番目の複数のビット線を電荷供給専用線とし、偶数番目のビット線を電荷受入専用線とするアルゴリズムであり、第二書き込み／消去アルゴリズムは、例えば、奇数番目のビット線を電荷受入専用線とし、偶数番目のビット線を電荷供給専用線とするアルゴリズムである。
(2) テスト方法
まず、製品出荷前のテスト工程において、偶奇ばらつき及び偶奇差をテストする。
テスト方法は、テストブロック内の複数のビット線の信号遅延時間を測定することにより行う。ここで、テストブロックとは、メモリセルアレイの全部又は一部とする。また、テストは、チップごとに行う。
図５８は、偶奇ばらつき及び偶奇差をビット線の信号遅延時間により測定する理由について説明するための図である。
偶奇ばらつき（偶奇差）無しのとき、ビット線ＢＬ０，ＢＬ１，ＢＬ２の幅は、全てＨ、その高さは、全てＴであるとする。この場合、ビット線ＢＬ０，ＢＬ１，ＢＬ２の断面形状（抵抗値）は、同じであるから、その信号遅延時間ｔＢＬ０，ｔＢＬ１，ｔＢＬ２も、全て同じとなる。
偶奇ばらつき（偶奇差）有りのとき、ビット線ＢＬ０，ＢＬ１，ＢＬ２の幅は、周期的に変化する。即ち、ビット線ＢＬ０，ＢＬ２の幅（＝(Hub+Hdb)/2）は、ビット線ＢＬ１の幅（＝(Hua+Hda)/2）よりも大きくなる。
これは、ビット線ＢＬ０，ＢＬ２の断面積がビット線ＢＬ１の断面積よりも大きく、そのため、ビット線ＢＬ０，ＢＬ２の抵抗値がビット線ＢＬ１の抵抗値よりも小さいことを意味する。
即ち、(Hub+Hdb)/2 > (Hua+Hda)/2であるから、ビット線ＢＬ１の信号遅延時間ｔＢＬ１は、ビット線ＢＬ０，ＢＬ２の信号遅延時間ｔＢＬ０，ｔＢＬ２よりも大きくなる。
従って、偶奇ばらつきは、ビット線の信号遅延時間を測定することで検証する。
図５９は、偶奇ばらつきをテストするテスト工程を示すフローチャートである。
まず、テストブロック内の複数のビット線の信号遅延時間を測定する（ステップＳＴ１）。
次に、テストブロック内の偶数番目のビット線の信号遅延時間の平均値ｔＢＬ-evenを求める（ステップＳＴ２）。また、テストブロック内の奇数番目のビット線の信号遅延時間の平均値ｔＢＬ-oddを求める（ステップＳＴ３）。
ステップＳＴ２とステップＳＴ３の順序は、逆であってもよいし、これらステップは、同時に行ってもよい。
次に、偶数番目のビット線の信号遅延時間の平均値ｔＢＬ-evenと奇数番目のビット線の信号遅延時間の平均値ｔＢＬ-oddと比較する（ステップＳＴ４）。
偶数番目のビット線の信号遅延時間の平均値ｔＢＬ-evenが奇数番目のビット線の信号遅延時間の平均値ｔＢＬ-oddよりも大きいときは、偶数番目のビット線を電荷受入専用線とする。この時、フラグの値は、例えば、“０”に設定する（ステップＳＴ５）。
奇数番目のビット線の信号遅延時間の平均値ｔＢＬ-oddが偶数番目のビット線の信号遅延時間の平均値ｔＢＬ-evenよりも大きいときは、奇数番目のビット線を電荷受入専用線とする。この時、フラグの値は、例えば、“１”に設定する（ステップＳＴ６）。
以上により、偶奇ばらつきをテストするテスト工程が終了する。
図６０は、偶奇ばらつきをトリミングするための通常動作時の動作を示している。
まず、電源投入によりチップに電源電位が供給されると、フラグデータがラッチ回路にラッチされる（ステップＳＴ１，ＳＴ２）。
フラグの値が“０”のときは、偶数番目のビット線を電荷受入専用線とし、奇数番目のビット線を電荷供給専用線とする書き込み／消去アルゴリズムを用いて、書き込み／消去動作を実行する（ステップＳＴ３，ＳＴ４）。
フラグの値が“１”のときは、奇数番目のビット線を電荷受入専用線とし、偶数番目のビット線を電荷供給専用線とする書き込み／消去アルゴリズムを用いて、書き込み／消去動作を実行する（ステップＳＴ３，ＳＴ５）。
このように、このテスト結果をフラグに記憶しておけば、通常動作時に、このフラグデータに基づいて、偶奇ばらつきを考慮した書き込み／消去アルゴリズムにより書き込み／消去動作を実行することができる。
(3) その他
テスト工程では、ビット線（電荷供給専用線）ＢＬｓとビット線（電荷受入専用線）ＢＬｒとを、信号遅延時間の相違により区分けする。
ここで注意しなければならないのは、ビット線ＢＬｓとビット線ＢＬｒとの信号遅延時間が異なる、ということである。
従って、通常動作時には、誤動作防止のため、ビット線ＢＬｒの大きな信号遅延時間に合わせて動作タイミングを設定することが必要である。
図６１は、書き込み／消去時のバイアス条件の例を示している。
同図において、VGは、ゲート電位であり、V1は、ビット線（電荷供給専用線）ＢＬｓの電位であり、V2は、ビット線（電荷受入専用線）ＢＬｒの電位である。
ビット線ＢＬｒの抵抗値は、ビット線ＢＬｓの抵抗値よりも大きい。また、ビット線ＢＬｒの信号遅延時間ｔＢＬｒは、ビット線ＢＬｓの信号遅延時間ｔＢＬｓよりも大きい。
従って、ゲート電位VGは、Ｓ点から時間ｔｇ１が経過した後、即ち、ビット線ＢＬｓの電位ｔＢＬｓがV1で安定し、かつ、ビット線ＢＬｒの電位ｔＢＬｒがV2で安定した後に、VGに立ち上げる。
また、ビット線ＢＬｒの信号遅延時間ｔＢＬｒは、大きいため、書き込み／消去時に、ビット線ＢＬｒの電位を変化させない、というタイミングも好ましい。
図６２は、書き込み／消去時のバイアス条件の例を示している。
同図において、VGは、ゲート電位であり、V1は、ビット線（電荷供給専用線）ＢＬｓの電位であり、V2は、ビット線（電荷受入専用線）ＢＬｒの電位である。
この例では、書き込み／消去時に、ビット線ＢＬｒの電位を変化させずに書き込み／消去を行うことで、ビット線ＢＬｒの大きな信号遅延時間により書き込み／消去時間が長期化する、という問題を解消する。
この場合、ゲート電位VGは、Ｓ点から時間ｔｇ２が経過した後、即ち、ビット線ＢＬｓの電位ｔＢＬｓがV1で安定した後に、VGに立ち上げる。
同図の時間ｔｇ２は、図６１における時間ｔｇ１よりも短くすることが可能である。
以上のように、書き込み／消去時間を短縮するアルゴリズムを保存／選択することが可能となる。以上の例では、信号遅延時間の平均値が長いビット線を電荷受入専用線、信号遅延時間の平均値が短いビット線を電荷供給専用としたが、これに限られることはなく、例えば、書き込み／消去の制御アルゴリズムによっては、逆としても良い。重要なのは、狭い幅を有するビット線の電位を変化させないなどの手法により、信号遅延時間の長期化を抑える、ということにある。
６． 三次元化
本発明の例に係わるマルチドットフラッシュメモリは、三次元化が可能である。
図６３は、三次元化されたマルチドットフラッシュメモリを示している。
同図では、図１３のメモリセルアレイを、半導体基板の表面に対して垂直方向となる第三方向に複数個積み重ねている。
このような構造を実現するには、例えば、アクティブエリアをＳＯＩ基板の半導体層から構成する必要がある。半導体層は、多結晶シリコン層、若しくは、多結晶シリコン層を再結晶化して作成した単結晶シリコン層とする。
具体的には、ＳＯＩ基板に最も下の一つめのメモリセルアレイを形成し、その上に第一絶縁層を形成し、第一絶縁層上に二つめのメモリセルアレイのアクティブエリアとなる半導体層を形成する。
また、三つめ以降のメモリセルアレイについては、二つめのメモリセルアレイと同様に形成すればよい。
これにより、マルチドットフラッシュメモリの三次元化を達成し、メモリ容量のさらなる大容量化を実現する。
図６４は、図６３のメモリを駆動する周辺回路の例を示している。
半導体基板（例えば、ＳＯＩ基板）２０上には、積み重ねられた複数のメモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mが配置される。複数のメモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mの構造については、図６３と同じである。
また、半導体基板２０上には、周辺回路として、ワード線デコーダ２１Ａ，２１Ｂ、ビット線デコーダ２２、データ線デコーダ２３及びメモリセルアレイ切り替え回路(Layer Exchanger)２４がそれぞれ配置される。
ワード線デコーダ２１Ａは、メモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mの第一方向の一端に配置され、ワード線デコーダ２１Ｂは、メモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mの第一方向の他端に配置される。ワード線デコーダ２１Ａ，２１Ｂは、書き込み時、消去時及び読み出し時にワード線を駆動する。
ビット線デコーダ２２は、メモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mの第二方向の一端に配置され、データ線デコーダ２３は、メモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mの第二方向の他端に配置される。
ビット線デコーダ２２は、書き込み時及び消去時にビット線を駆動する。また、データ線デコーダ２３は、読み出し時にデータ線を駆動する。
メモリセルアレイ切り替え回路２４は、メモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mにそれぞれ接続される。
図６５は、図６４のメモリセルアレイの１つを示している。
メモリセルアレイARRAR j 内のワード線ＷＬとワード線デコーダ２１Ａ，２１Ｂとの間、メモリセルアレイARRAR j 内のビット線ＢＬとビット線デコーダ２２との間、及び、メモリセルアレイARRAR j 内のＮＡＮＤ列のドレイン領域とデータ線デコーダ２３との間には、それぞれ、メモリセルアレイARRAY jを選択するためのレイヤーセレクトゲートトランジスタＬＳＧ(Layer SG)が接続される。
レイヤーセレクトゲートトランジスタＬＳＧのオン／オフは、メモリセルアレイ切り替え回路２４により制御される。
メモリセルアレイARRAY jが選択されるとき、レイヤーセレクトゲートトランジスタＬＳＧはオンになり、メモリセルアレイARRAY jが非選択のとき、レイヤーセレクトゲートトランジスタＬＳＧはオフになる。
例えば、図６４の半導体基板２０上に積み重ねられた複数のメモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mのうちの一つ又は複数のメモリセルアレイは、書き込み／消去／読み出しの各モードに応じて選択される。
図６６は、ビット線デコーダとメモリセルアレイとの間のレイヤーセレクトゲートトランジスタを示している。
複数のメモリセルアレイARRAY 1, ・・・ARRAY M-1, ARRAY Mの各々は、例えば、図５６及び図６５に示すように、（Ｎ＋１）本のビット線を有する。ＬＳＧＭ(0,・・・N)は、Ｍ番目のメモリセルアレイARRAY M内の（Ｎ＋１）個のレイヤーセレクトゲートトランジスタを意味する。
尚、Ｍは２以上の自然数であり、Ｎは自然数とする。
図６７は、データ線デコーダとメモリセルアレイとの間のレイヤーセレクトゲートトランジスタを示している。
複数のメモリセルアレイARRAY 1, ・・・ARRAY M-1, ARRAY Mの各々は、例えば、図５６及び図６５に示すように、Ｎ本のデータ線を有する。ＬＳＧＭ(1,・・・N)は、Ｍ番目のメモリセルアレイARRAY M内のＮ個のレイヤーセレクトゲートトランジスタを意味する。
尚、Ｍは２以上の自然数であり、Ｎは自然数とする。
図６８及び図６９は、ワード線デコーダとメモリセルアレイとの間のレイヤーセレクトゲートトランジスタを示している。
複数のメモリセルアレイARRAY 1, ・・・ARRAY M-1, ARRAY Mの各々は、例えば、図５６及び図６５に示すように、（Ｎ＋１）本のワード線を有する。また、（Ｎ＋１）本のワード線は、図６５に示すように、二つに分けられ、一つは、ワード線デコーダ２１Ａに接続され、他の一つは、ワード線デコーダ２１Ｂに接続される。
図６８のＬＳＧＭ(1, 3, ・・・N)は、Ｍ番目のメモリセルアレイARRAY M内のワード線デコーダ２１Ａに接続される［（Ｎ＋１）／２］個のレイヤーセレクトゲートトランジスタを意味する。また、図６９のＬＳＧＭ(0, 2, ・・・N-1)は、Ｍ番目のメモリセルアレイARRAY M内のワード線デコーダ２１Ｂに接続される［（Ｎ＋１）／２］個のレイヤーセレクトゲートトランジスタを意味する。
尚、Ｍは２以上の自然数であり、Ｎは奇数とする。
７． 製造方法
本発明の例に係わるマルチドットフラッシュメモリの製造方法を説明する。
ここで説明する製造方法は、図４９に示すレイアウト、即ち、メモリセルアレイがブロック化され、ＮＡＮＤ列にセレクトゲートトランジスタが接続される構造を実現する。
図７０は、マルチドットフラッシュメモリの製造方法を示している。
まず、同図（ａ）に示すように、Ｐ型シリコン基板（Ｐ−ｓｕｂ）３０上に第一酸化膜３１を形成する。また、同図（ｂ）に示すように、セレクトゲートトランジスタを形成する領域に存在する第一酸化膜３１に開口を形成する。
次に、同図（ｃ）に示すように、Ｐ型シリコン基板３０上及び第一酸化膜３１上に第一アモルファスシリコン（1st a-Si）３２を堆積し、同図（ｄ）に示すように、第一アモルファスシリコン３２を横方向に固層エピ成長(L-SPE)させる。
また、同図（ｅ）に示すように、第一アモルファスシリコンを結晶化し、シリコン膜３２’を形成する。続いて、同図（ｆ）に示すように、シリコン膜３２’上に第二酸化膜３３を形成し、ビット線コンタクトを形成する領域に存在する第二酸化膜３３に開口を形成する。
次に、同図（ｇ）に示すように、シリコン膜３２’上及び第二酸化膜３３上に第二アモルファスシリコン（2nd a-Si）３４を堆積し、同図（ｈ）に示すように、第二アモルファスシリコン３４を横方向に固層エピ成長(L-SPE)させる。また、同図（ｉ）に示すように、第二アモルファスシリコンを結晶化し、シリコン膜３４’を形成する。
ここで、同図（ｉ）において、「ＢＣ」は、ビット線コンタクトが形成される領域、「ＳＴ」は、セレクトゲートトランジスタが形成される領域、「ＭＣ」は、メモリセルが形成される領域を示している。
以上の工程により、二つのシリコン膜３２’，３４’が絶縁膜を介して積み重ねられた構造（二重ＳＯＩ構造）が完成する。
この二重ＳＯＩ構造を用いて、本発明のマルチドットフラッシュメモリを形成する。
図７１（ａ）は、図７０（ｉ）の二重ＳＯＩ構造におけるビット線コンタクトの周辺部を取り出した鳥瞰図である。
図７１（ａ）が図７０（ｉ）と異なる点は、セレクトゲートトランジスタが形成される領域におけるシリコン膜３２’内にＰ型拡散層３５が存在し、ビット線コンタクトが形成される領域におけるシリコン膜３２’内にＮ型拡散層３６が存在する点にある。
Ｐ型拡散層３５は、セレクトゲートトランジスタのチャネル領域となり、Ｎ型拡散層３６は、ＮＡＮＤ列におけるドレイン拡散層となる。Ｐ型拡散層３５及びＮ型拡散層３６は、例えば、シリコン膜３２’を形成した後にイオン注入を行うことにより形成できる。
この後、図７１（ｂ）に示すように、ライン＆スペースのフォトレジストを形成し、このフォトレジストをマスクにシリコン膜３４’をエッチングし、第一方向に延びるライン＆スペース構造のシリコン膜３４’を形成する。この後、フォトレジストについては、除去する。
次に、図７１（ｃ）に示すように、ＣＶＤ法により、ライン＆スペース構造のシリコン膜３４‘の間のスペースを絶縁膜３７により満たし、さらに、ＣＭＰ法により、絶縁膜３７の上面がシリコン膜３４’の上面に一致する程度まで、絶縁膜３７を研磨する。
また、図７１（ｄ）に示すように、側壁スペーサ転写プロセスを用いて、微細ライン＆スペースのハードマスクパターンを形成し、このハードマスクパターンをマスクにして、絶縁膜３７、シリコン膜３４’、第二酸化膜３３、及び、シリコン膜３２’を、順次、エッチングする。
その結果、シリコン膜３２’から構成され、第二方向に延びるライン＆スペース構造のアクティブエリアＡＡ，・・・が形成される。また、アクティブエリアＡＡ，・・・上には、第二酸化膜（ゲート絶縁膜）３３を介してフローティングゲートＦＧ，・・・が形成される。
ビット線コンタクト領域ＢＣでは、シリコン膜３２’内のＮ型拡散層３６とシリコン膜３４’とが接触する。
図７１（ｄ）のプロセスを終えると、側壁スペーサ転写プロセスに起因し、フローティングゲートＦＧの形状に偶奇ばらつきが発生する。
但し、ここでは、製造方法を説明することを主眼にし、図面の複雑化をなくすため、図面上、偶奇ばらつきを表示していない。
実際には、フローティングゲートＦＧの形状は、図１３に示すようになる。
次に、図７２（ａ）に示すように、熱酸化法により、アクティブエリアＡＡ，・・・及びフローティングゲートＦＧ，・・・の側面に側壁熱酸化膜３８を形成する。この側壁酸化膜３８は、書き込み時又は消去時に使用するトンネル絶縁膜となる。
また、図７２（ｂ）に示すように、アクティブエリアＡＡ，・・・の間のスペースを絶縁膜３９により満たす。
続けて、図７２（ｃ）に示すように、ＣＶＤ法により、フローティングゲートＦＧ，・・・の間のスペースに導電材を満たし、さらに、ＣＭＰ法により、導電材の上面がフローティングゲートＦＧ，・・・の上面に一致する程度まで、導電材を研磨する。
その結果、フローティングゲートＦＧ，・・・の間のスペースに第二方向に延びるビット線ＢＬ，・・・が形成される。
次に、図７２（ｄ）に示すように、フローティングゲートＦＧ，・・・上及びビット線ＢＬ，・・・上に電極間絶縁膜４０を形成する。また、セレクトゲートトランジスタが形成される領域における電極間絶縁膜４０の一部を除去し、開口４１を形成する。
この後、図７２（ｅ）に示すように、ＣＶＤ法により、電極間絶縁膜４０上に導電材４２を形成する。
また、図７２（ｆ）に示すように、ライン＆スペースのフォトレジストを形成し、このフォトレジストをマスクに図７２（ｅ）の導電材４２をエッチングし、第一方向に延びるライン＆スペース構造のワード線ＷＬ，・・・を形成する。この後、フォトレジストについては、除去する。
また、ＣＶＤ法により、ワード線ＷＬ，・・・の間のスペースを絶縁膜４３により満たし、さらに、ＣＭＰ法により、絶縁膜４３の上面がワード線ＷＬ，・・・の上面に一致する程度まで、絶縁膜４３を研磨する。
最後に、図７３に示すように、ワード線ＷＬ，・・・上及び絶縁膜４３上に層間絶縁膜（図示せず）を形成し、さらに、シリコン膜３４’を介してＮ型拡散層（ドレイン拡散層）３６に電気的に接続されるビット線コンタクト４４を形成する。
ここで、ビット線コンタクト４４は、例えば、図４９の導電線ＣＬに電気的に接続される。「ビット線コンタクト」という言葉は、ＮＡＮＤフラッシュメモリに対応させたものであり、本発明のマルチドットフラッシュメモリのビット線に対するコンタクトではない。
図７４は、上述の製造方法により完成するデバイス構造の断面図を示している。
同図から明らかなように、本発明のマルチドットフラッシュメモリの第二方向（ビット線が延びる方向）に沿う断面は、ＮＡＮＤフラッシュメモリのそれとほぼ同じである。つまり、ＮＡＮＤフラッシュメモリの製造技術を応用することにより、開発費を低く抑えることができる。
尚、上述の製造方法において、絶縁膜や導電膜の材料については、デバイス仕様などを考慮して適宜選択することが可能である。酸化膜についても、これに代えて、窒化膜や、酸窒化膜などの材料を用いてもよい。
また、構造に関しても、ワード線の直下にコントロールゲートとなるポリシリコン層を形成する、ワード線を立体千鳥格子にする、などの変形が可能である。
また、フローティングゲートは、シリコンドットでなくてもよい。フローティングゲートは、シリサイド、金属、非金属などをドット状にしてもよいし、ドットのサイズについても、30nmx30nmx30nm以下のサイズであれば、本発明の原理によるマルチドットフラッシュメモリを実現できる。
さらに、フローティングゲートのサイズは、単電子効果を利用する場合には、20nmx20nmx20nm以下にするのが好ましい。単電子効果を利用すれば、ばらつき耐性が強いマルチドットフラッシュメモリを提供できる。
但し、単電子効果が利用できない20nmx20nmx20nmを越えるサイズであっても、本発明で提案する新しいアーキテクチャー（図５６及び図６５）を実現することは可能である。
セレクトゲートトランジスタについては省略することが可能であるが、その場合には、ＳＯＩ構造を採用し、絶縁層上の半導体層の厚さをソース／ドレイン拡散層の深さよりも薄くするのが好ましい。
８． その他
本発明の例に係わるメモリセルアレイアーキテクチャーは、フローティングゲートに発生する偶奇ばらつきに基づいて、フローティングゲートの第一方向の二つの側面のうちの一つを電荷注入専用線とし、他の一つを電荷受入専用線とすることにある。
この偶奇ばらつきの発生の代表例は、側壁スペーサ転写プロセスであるが、これに限られることなく、何らかの原因でフローティングゲートに偶奇ばらつきが発生したときに本発明の例を適用することができる。
９． むすび
本発明によれば、新しいメモリセルアレイアーキテクチャーにより次世代ファイルメモリとしてのマルチドットフラッシュメモリを実現できる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
本発明は、高速ランダム書き込み可能なファイルメモリ、高速ランダム書き込みが必要なデジタルビデオカメラレコーダー、高速ダウンロード可能な携帯端末、高速ダウンロード可能な携帯プレーヤー、放送機器用半導体メモリ、ドライブレコーダ、ホームビデオ、通信用大容量バッファメモリ、防犯カメラ用半導体メモリなどに対して産業上のメリットは多大である。
１１： アクティブエリア、 １２： ゲート絶縁膜、 １３： 導電層、 １４Ａ，１４Ｂ： レジスト層、 １５： 絶縁層、 １６： ハードマスク層、 １７： コア層、 １８： 側壁絶縁膜、 ２０： 半導体基板、 ２１，２１Ａ，２１Ｂ： ワード線デコーダ、 ２２： ビット線デコーダ、 ２３： データ線デコーダ、 ２４： メモリセルアレイ切り替え回路。

Claims (6)

  1. 半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、前記複数のフローティングゲートの前記第二方向の一端側において各アクティブエリア内に設けられるドレイン領域と、前記複数のフローティングゲートの前記第二方向の他端側において各アクティブエリア内に又は前記複数のアクティブエリアに共通に設けられるソース領域と、前記ドレイン領域に接続されるセンスアンプとを具備し、
    前記複数のフローティングゲートの各々は、前記第一方向の二つの側面の形状が異なり、かつ、前記第一方向に隣接する二つのフローティングゲートは、互いに対向する二つの側面の形状が対称的であり、
    前記複数のビット線の幅は、１つおきに周期的に変化する
    ことを特徴とするマルチドットフラッシュメモリ。
  2. 前記複数のビット線は、前記第一方向に交互に配置される複数の電荷供給専用線と複数の電荷受入専用線とから構成され、前記複数の電荷供給専用線は、前記複数のフローティングゲートに電荷を供給し、前記電荷受入専用線は、前記複数のフローティングゲートから電荷を受け入れることを特徴とする請求項１に記載のマルチドットフラッシュメモリ。
  3. 前記複数のフローティングゲートの各々は、前記第一方向の二つの側面のテーパー角が異なり、前記複数の電荷供給専用線は、前記複数のフローティングゲートの大きなテーパー角を持つ側面側に配置され、前記複数の電荷受入専用線は、前記複数のフローティングゲートの小さなテーパー角を持つ側面側に配置されることを特徴とする請求項２に記載のマルチドットフラッシュメモリ。
  4. 前記複数のビット線のうち、狭い幅を有するビット線の電位を変化させず、広い幅を有するビット線の電位を変化させて、前記複数のフローティングゲートの少なくとも一つに対して電荷の捕獲又は放出を行うことを特徴とする請求項１に記載のマルチドットフラッシュメモリ。
  5. 第一及び第二書き込み／消去アルゴリズムのうちの一つを選択するためのフラグと、
    前記フラグの値に基づいて、前記第一及び第二書き込み／消去アルゴリズムのうちの一つを用いて、前記複数の電荷供給専用線から前記複数のフローティングゲートへの電荷の移動及び前記複数のフローティングゲートから前記複数の電荷受入専用線への電荷の移動を制御する制御回路とをさらに具備し、
    前記第一書き込み／消去アルゴリズムは、前記複数のビット線のうち、奇数番目の複数のビット線を前記複数の電荷供給専用線とし、偶数番目の複数のビット線を前記複数の電荷受入専用線とし、
    前記第二書き込み／消去アルゴリズムは、前記複数のビット線のうち、奇数番目の複数のビット線を前記複数の電荷受入専用線とし、偶数番目の複数のビット線を前記複数の電荷供給専用線とする
    ことを特徴とする請求項１又は２に記載のマルチドットフラッシュメモリ。
  6. 請求項１に記載のマルチドットフラッシュメモリの製造方法において、
    前記複数のフローティングゲートは、
    導電層を形成する工程と、
    前記導電層に前記第一方向に延びる溝を形成する工程と、
    前記溝を絶縁層により満たす工程と、
    前記導電層及び前記絶縁層上にハードマスク層を形成する工程と、
    前記ハードマスク層上に、前記第二方向に延び、前記第一方向に隣接する複数のコア層を形成する工程と、
    前記複数のコア層の前記第一方向の側壁に複数の側壁層を形成する工程と、
    前記複数のコア層を除去する工程と、
    前記複数の側壁層をマスクに前記ハードマスク層をエッチングして複数のハードマスクパターンを形成する工程と、
    前記複数のハードマスクパターンをマスクに前記導電層をエッチングして前記複数のフローティングゲートを形成する工程と
    により形成されることを特徴とするマルチドットフラッシュメモリの製造方法。
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