JP4772649B2 - 半導体記憶素子の製造方法 - Google Patents

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Description

本発明は半導体記憶素子およびその製造方法に関し、例えば量産可能な単一電子メモリ素子を対象とする。
室温で動作可能な単一電子メモリを実現するために様々な提案がなされている。例えば特許文献１には、２０ｎｍ厚×１５０ｎｍのアモルファスシリコンをアニールして再結晶させることにより、直径６ｎｍ粒の量子ドットを有する単電子メモリ素子を製造する方法等が提案されている。しかしながら、特許文献１に記載の方法では素子の均一性に欠けるため、安定して量産することは困難である。
また、特許文献２では、８０ｎｍ以下の量子ドットを電界に閉じ込め、試作段階で動作可能な単電子トランジスタが提案されている。しかしながら、ＥＢ（Electron Beam）リソグラフィを使用して製造しなければならないため、量産が困難であるという欠点がある。
非特許文献１は、世界初の室温動作単一電子メモリを開示するものであり、多結晶シリコン膜の凹凸を利用して図３５に示すように、結晶粒程度の極細電流経路や電荷蓄積領域の自然形成を実現したものである。
しかしながら、非特許文献１の素子はプロセスの制御性に欠けるだけでなく、ばらつき補償回路が必要になるなど、周辺回路が大がかりになるという欠点がある。
非特許文献２は、細線を縦横に並べ、さらにゲートを４つ設けて２次元構造としたメモリセルを提案する。しかしながら、非特許文献２の素子もＥＢ露光を必要とするために、量産が困難であるという欠点を有する。
特開２００４−３４３１２８号 米国特許第６，８９４，３５２Ｂ２号明細書 ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ ＴＨＥ ＩＥＥＥ Ｖｏｌ．８７ Ｎｏ．４，Ａｐｒｉｌ １９９９ ２００５ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ （２００５ ＩＥＤＭ）講演番号１９．４
本願発明の目的の一つは、安定した均一性で量産可能な半導体記憶素子を提供することにある。
また、本願発明の他の目的は、そのような半導体記憶素子を低い製造コストでかつ高いスループットで製造できる方法を提供することにある。
本発明の一側面によれば、
第一の半導体層が形成された半導体基板上に第一の絶縁膜と第二の半導体層とを順次に形成する工程と、
前記第二の半導体層上に、第一の方向を長手方向とする第１のラインパターンを形成する工程と、
前記第１のラインパターンに第一の側壁膜を形成する工程と、
前記第一の側壁膜をマスクとして前記第二の半導体層および前記第一の絶縁膜を選択的に除去して積層体パターンを形成する工程と、
前記積層体パターン上に、前記第一の方向に直交する第二の方向を長手方向とする第二のラインパターンを形成する工程と、
前記第二のラインパターンに第二の側壁膜を形成する工程と、
前記第二の側壁膜をマスクとして前記積層体パターンおよび前記第一の半導体層を選択的に除去することにより、前記積層体パターンと前記第二の側壁膜との交差部分に電荷蓄積層となる量子ドットとトンネル絶縁膜とを形成するとともに、チャネル領域となる半導体細線パターンを形成する工程と、
を備える半導体記憶素子の製造方法が提供される。
本発明によれば、安定した均一性で量産可能な半導体記憶素子を提供することができる。
また、本発明によれば、上記半導体記憶素子を低い製造コストでかつ高いスループットで製造することができる。
以下、本発明の実施の一形態について図面を参照しながら説明する。
図１は、本発明の実施の一形態である半導体記憶素子を示す平面図である。同図に示す半導体記憶素子１は、素子分離溝Ｇｒを絶縁膜１５１で埋め込で形成されたＳＴＩ（Shallow Trench Insulator）により素子分離された半導体基板５１ｃ表面部の素子領域上に形成された４つのメモリセルで構成される。各素子領域には、酸化膜５１ｂを介して半導体基板５１ｃ上にシリコンパターン５２ａ〜５２ｄが形成され、チャネル領域を構成する。シリコンパターン５２ａ〜５２ｄは、ナノスケールの所定幅で形成され、本実施形態においてその幅は５ｎｍである。各シリコンパターン５２ａ〜５２ｄのほぼ中央の領域上には酸化膜で覆われた量子ドット６４〜６７が形成され、電荷蓄積層を構成する。量子ドット６４〜６７を覆う酸化膜のうち、量子ドット６４〜６７とシリコンパターン５２ａ〜５２ｄとの間の酸化膜は、本実施形態において例えばトンネル絶縁膜をなす第１の絶縁膜に対応する。量子ドット６４〜６７とシリコンパターン５２ａ〜５２ｄには、量子ドット６４〜６７を間に挟むように、ソース／ドレインをなす不純物拡散層２７〜３４が形成されている。さらに、量子ドット６４〜６７上には、ゲート電極（制御電極）４１〜４４がそれぞれ形成されている。
なお、上記説明では説明の簡略化のために４つのメモリセルを有する場合を取り上げたが、本発明は勿論この形態に限ることなく、通常は図１のｘ，ｙ方向に所定ピッチで多数形成される。
図１に示す半導体記憶素子１の製造方法について図２乃至図３４を参照しながら以下に説明する。
まず、図２の断面図に示すように、ＳＯＩ基板５１上にシリコン酸化膜５３、多結晶シリコン膜６１、および窒化膜７１を順次に成膜する。ＳＯＩ基板５１は、シリコン層５１ｃ，酸化膜５１ｂおよびシリコン単結晶膜５１ａの積層体で構成され、最上層のシリコン単結晶膜５１ａは、後のエッチング加工により半導体記憶素子のチャネル領域となる。基板としてはＳＯＩに限ることなく、例えばシリコン基板でも同様の量子ドットを形成することができるが、上述したとおり、最終的にはエッチングによって彫り込まれた基板表面の細線部分（図３０の符号５１ａに示す部分）がチャネル領域となるので、チャネルの電子輸送効率が良いＳＯＩ基板の方が特性が良くなるものと予想される。多結晶シリコン膜６１は、後の加工により量子ドットとなる物質である。多結晶シリコン膜６１の厚さと熱酸化処理（図３３参照）の酸化量が量子ドットの高さを決定する。ここで、量子ドットのサイズが小さいほど量子効果が顕著になる。現在、シリコン材料で形成された量子ドットを室温で動作させるためには、そのサイズを約５ｎｍ以下にする必要がある。本実施形態での多結晶シリコン膜６１の厚さも、これに対応させて５ｎｍにしている。窒化膜７１の厚さは本実施形態において１０ｎｍである。図２に示す製造段階での素子平面図を図３に示す。
次に、窒化膜７１の上にＴＥＯＳ（Tetra Ethoxy Silage）膜でなる絶縁膜を３０ｎｍの厚さで堆積させた後、レジストを用いたパターニングにより選択的に除去し、図４の断面図に示すように、幅５０ｎｍのラインパターン８１を形成する。ラインパターン８１は、図５の平面図に示すように、ｙ方向を長手方向として形成される。ｙ方向は本実施形態において例えば第一の方向に対応する。
続いて、図６の断面図に示すように、全面にアモルファスシリコン膜９１を成膜する。その平面図を図７に示す。ここではアモルファスシリコン膜９１の厚さは８ｎｍである。
さらに、図８の断面図に示すように、異方性エッチングによりアモルファスシリコン膜９１の平面部分を選択的に除去することにより、ラインパターン８１の側壁部分のみを残して側壁膜９２とする。この段階の平面図を図９に示す。同図に示すように、各辺が所定幅のラインパターンで構成される長方形の枠形状をなすように側壁膜９２が窒化膜７１上に残る。
次に、図１０の断面図に示すように、ウェットエッチングによりラインパターン８１を選択的に除去してアモルファスシリコン膜９１のみを残して側壁膜９２とする。この段階での平面図を図１１に示す。
続いて、側壁膜９２をマスクとした異方性エッチングにより、下地の窒化膜７１、多結晶シリコン膜６１およびシリコン酸化膜５３を選択的に除去する。この異方性エッチングの結果、図１２の断面図および図１３の平面図を参照して分かるように、シリコン酸化膜５４、多結晶シリコン膜６２、窒化膜７２およびアモルファスシリコン膜９４で構成される積層体であって、平面視において長方形をなす積層体ＬＢ１が形成される。このように、側壁膜を形成し、これをマスクとしてエッチングを行うプロセスは、側壁マスク加工プロセスと呼ばれる。このとき、アモルファスシリコン膜９４および窒化膜７２がマスク材として十分に残るよう、エッチング選択比を設定する必要がある。また、そのようなエッチング選択比が確保できるならば、アモルファスシリコン膜９４および窒化膜７２の組み合わせは、他の材料からなる膜の組み合わせでも良い。図１２および図１３に示す積層体ＬＢ１のライン幅は側壁マスクとしてのアモルファスシリコン膜９４の幅に依存し、本実施形態において８ｎｍである。アモルファスシリコン膜９４の幅と、後の熱酸化処理（図１４参照）の酸化量とによって量子ドットのｘ方向のサイズが決まるので、アモルファスシリコン膜９４の膜厚を薄くすることにより、量子ドットのサイズを小さくすることができる。
次に、図１４の断面図および図１５の平面図に示すように、全面に熱酸化処理を行う。これにより、量子ドットである多結晶シリコン６２の側壁と側壁マスクとしての多結晶シリコン膜９４の側壁とＳＯＩ基板５１の表面とが酸化される。これにより、多結晶シリコン６２は側壁を酸化膜１６１で覆われた多結晶シリコンの細線６３となる。多結晶シリコンの細線６３は、本実施形態において例えば第一の枠体に対応する。ここで、熱酸化の量を３ｎｍの厚さとなるように選択すれば、多結晶シリコンの細線６３は５ｎｍの所定幅で形成される。
続いて、図１６に示すように、ウェットエッチングにより窒化膜７２から上層のマスク材を除去する。窒化膜７２の選択エッチングにより、窒化膜７２上の多結晶シリコン膜（細線）９４および酸化膜１６１もリフトオフされる。これにより、図１７に示すように、底面と側面が熱酸化膜５４，７３で覆われ、ｙ方向を長手方向とする長方形の平面形状を有する多結晶シリコンの細線６３が得られる。
これ以降、上述した側壁加工プロセスと同様のプロセスを、側壁マスクの方向を９０°回転させて実行する。
即ち、図１６までのプロセスで得られた素子の上に絶縁膜（ＢＳＧ（Boron-Silicate Glass）膜）を堆積させた後に、平坦化してＢＳＧ膜１０１を形成する。ＢＳＧ膜１０１の膜厚は、後のエッチング工程において量子ドットが傷まないようにマージンが残る程度に厚く、一方、エッチングレートの調整が困難とならない程度に薄いことが望ましい。本実施形態ではＢＳＧ膜１０１の膜厚を４０ｎｍとする。次いで、図１８の断面図に示すように、膜厚１０ｎｍの窒化膜１１１を成膜し、その上に絶縁膜（ＴＥＯＳ膜）を３０ｎｍの膜厚で成膜し、さらに、フォトレジストを用いたパターニングにより、図１９の平面図に示すように、幅５０ｎｍのライン形状を有するＴＥＯＳ膜１２１を形成する。このとき、ＴＥＯＳ膜１２１は、図５のラインパターン８１の長手方向であるｙ方向とは直交するｘ方向を長手方向とするように配置される。ｘ方向は本実施形態において例えば第二の方向に対応する。
次いで、図２０の断面図および図２１の平面図に示すように、ＴＥＯＳ膜１２１の上にアモルファスシリコン膜１３１を成膜する。後述するとおり、アモルファスシリコン膜１３１が側壁加工の際のマスク材となるので、アモルファスシリコン膜１３１の膜厚と後の熱酸化処理（図３２参照）の酸化量とによって量子ドットのｙ方向のサイズが決まる。本実施形態では、８ｎｍの膜厚のアモルファスシリコン膜１３１を成膜する。
続いて、図２２の斜視図に示すように、ＴＥＯＳ膜１２１の側壁部分のみが残るように、アモルファスシリコン膜１３１を異方性エッチングで選択的に除去し、側壁膜１３２を得る。図２２は、側壁膜１３２と多結晶シリコンの細線６３とが交差する位置およびその周辺部分を拡大した斜視図であり、図２３はこの段階での素子の平面図である。側壁膜１３２は、これ以降の側壁マスク加工でのマスクとなる。
次に、ウェットエッチングにより図２４の斜視図および図２５の平面図に示すように、ＴＥＯＳ膜１２１を除去する。図２４は、側壁膜１３２と多結晶シリコンの細線６３とが交差する位置およびその周辺部分を拡大した斜視図であり、図２５はこの段階での素子の平面図である。
さらに、側壁膜１３２をマスクとする異方性エッチングにより、図２６の斜視図および図２７の平面図に示すように、窒化膜１１１およびＢＳＧ膜１０１を選択的に除去し、ＢＳＧ膜１０２、窒化膜１１２および側壁膜１３２の積層体ＬＢ２で構成されるマスクを得る。これにより、多結晶シリコンの細線６３と積層体ＬＢ２で構成されるマスクとが中央部で互いに交差して平面視において十字形状をなすように形成される。図２６は、積層体ＬＢ２と多結晶シリコンの細線６３とが交差する位置およびその周辺部分を拡大した斜視図であり、図２７はこの段階での素子の平面図である。このとき、図２６に示すように、下地の構造から多結晶シリコン６３の細線構造が露出している。この側壁マスク加工の際、アモルファスシリコンの側壁膜１３２および窒化膜１１２がマスク材として十分に残るよう、エッチング選択比を設定する必要がある。また、そのようなエッチング選択比が確保できるならば、側壁膜１３２および窒化膜１１２の組み合わせは、他の材料からなる膜の組み合わせでも良い。積層体ＬＢ２は本実施形態において例えば第二の枠体に対応する。
次いで、積層体ＬＢ２をマスクとするポリ系の異方性エッチングにより、多結晶シリコン６３およびその側壁酸化膜７３並びに下地のシリコン酸化膜５４の露出した部分を選択的に除去する。このとき、積層体ＬＢ２をマスクとして、単結晶シリコン膜５１ａの除去も行う。これにより、ＢＳＧ膜１０２および窒化膜１１２で構成される側壁マスクの下に、シリコン細線５２が形成され、これがチャネル領域となる。図２８は、積層体ＬＢ２およびシリコン細線５２と多結晶シリコンの細線６３とが交差する位置およびその周辺部分を拡大した斜視図であり、図２９はこの段階での素子の平面図である。
続いて、選択ウェットエッチングにより窒化膜１１２を除去し、さらに、選択ウェットエッチングによりＢＳＧ膜１０２を除去する。これにより、図３０の斜視図に示すように、ドット状になった多結晶シリコン６４〜６７がシリコン細線５２上に配置される素子構造が得られる。図３０は、シリコン細線５２上の多結晶シリコン６４〜６７およびその周辺部分を拡大した図である。この段階での平面図を図３１に示す。
次に、図３２の平面図に示すように、フォトレジストを用いたパターニングにより、多結晶シリコン６４〜６７を覆うマスクＭＫ２を形成し、不純物イオンを注入する。その後、全面に熱酸化処理を行って図３３および図３４に示すように、シリコン細線５２の表面と多結晶シリコン６４〜６７の頂面とを酸化膜１４１で覆う。図３３は、酸化膜１４１で覆われた多結晶シリコン６４〜６７およびその周辺部分を拡大した斜視図であり、図２９はこの段階での素子の平面図である。ここで、熱酸化膜１４１の厚さを３ｎｍと設定すると、量子ドットをなす多結晶シリコン６４〜６７のサイズは、ｘ，ｙ方向でともに５ｎｍ、高さ方向で３．５ｎｍとなる。また、シリコン細線５１ａの外周も酸化されるため、チャネル領域はより細い細線５２となる。さらに、このときの熱酸化処理がアニール処理となって不純物イオンが同時に活性化され、不純物拡散層２７〜３４（図１参照）が形成される。これにより、電荷蓄積層となる量子ドット６４〜６７を間に挟んでチャネル領域にソース／ドレイン２７〜３４がそれぞれ形成された４つのメモリセルが得られる。
次に、導電膜を成膜した上でレジストを用いたパターニングにより、量子ドット６４〜６６をそれぞれ覆うゲート電極４１〜４４を形成する。次いで、各量子ドットとこれを間に挟むように形成された不純物拡散領域との各組合せが独立したメモリセルとして他の組合せから互いに分離するようにエッチングにより素子分離溝Ｇｒ（図１参照）を形成して細線部５２を切断し、素子分離溝Ｇｒを絶縁膜で埋め込むことにより、素子分離絶縁膜１５１を形成して４つのメモリセルを他の素子から分離する。その後は、層間絶縁膜を全面に形成し、ソース／ドレインをなす不純物拡散領域に到達するコンタクトを形成して導電膜を埋め込むことにより、図１に示す半導体記憶素子１が得られる。
上述した半導体記憶素子の製造方法によれば、量子ドット６４〜６７のサイズはリソグラフィの解像度に依存することなく、側壁加工マスクのマスク材の膜厚と熱酸化量とによって決定する。側壁加工マスクのマスク材は、現状のプロセス技術で数ｎｍの膜を均一性良く成膜することができ、熱酸化による酸化量も数ｎｍ単位で制御可能である。従って、本実施形態の製造方法を用いることにより、現在の量産プロセス技術でナノスケールの量子ドットを備える半導体記憶素子を均一性よく製造することができる。
また、量子ドット間の距離はリソグラフィで制御できるので、現在のリソグラフィ技術で規則性よく配置することができる。この点で、従来例にみられたような、量子ドットの自己成長に依存するものや、量子トッド領域をランダムに形成するものよりも量産に適している。さらに、リソグラフィのバラツキは、量子ドット間距離には影響しても、量子効果を決定づける量子ドットサイズには影響を与えない。そのため、リソグラフィバラツキが素子特性に深刻な影響を与えることもない。
本発明の実施の一形態にかかる半導体記憶素子を示す平面図である。 図１に示す半導体記憶素子の製造方法を説明する部分断面図である。 図１に示す半導体記憶素子の製造方法を説明する部分平面図である。 図１に示す半導体記憶素子の製造方法を説明する部分断面図である。 図１に示す半導体記憶素子の製造方法を説明する部分平面図である。 図１に示す半導体記憶素子の製造方法を説明する部分断面図である。 図１に示す半導体記憶素子の製造方法を説明する部分平面図である。 図１に示す半導体記憶素子の製造方法を説明する部分断面図である。 図１に示す半導体記憶素子の製造方法を説明する部分平面図である。 図１に示す半導体記憶素子の製造方法を説明する部分断面図である。 図１に示す半導体記憶素子の製造方法を説明する部分平面図である。 図１に示す半導体記憶素子の製造方法を説明する部分断面図である。 図１に示す半導体記憶素子の製造方法を説明する部分平面図である。 図１に示す半導体記憶素子の製造方法を説明する部分断面図である。 図１に示す半導体記憶素子の製造方法を説明する部分平面図である。 図１に示す半導体記憶素子の製造方法を説明する部分断面図である。 図１に示す半導体記憶素子の製造方法を説明する部分平面図である。 図１に示す半導体記憶素子の製造方法を説明する部分断面図である。 図１に示す半導体記憶素子の製造方法を説明する部分平面図である。 図１に示す半導体記憶素子の製造方法を説明する部分断面図である。 図１に示す半導体記憶素子の製造方法を説明する部分平面図である。 図１に示す半導体記憶素子の製造方法を説明する部分斜視図である。 図１に示す半導体記憶素子の製造方法を説明する部分平面図である。 図１に示す半導体記憶素子の製造方法を説明する部分斜視図である。 図１に示す半導体記憶素子の製造方法を説明する部分平面図である。 図１に示す半導体記憶素子の製造方法を説明する部分斜視図である。 図１に示す半導体記憶素子の製造方法を説明する部分平面図である。 図１に示す半導体記憶素子の製造方法を説明する部分斜視図である。 図１に示す半導体記憶素子の製造方法を説明する部分平面図である。 図１に示す半導体記憶素子の製造方法を説明する部分斜視図である。 図１に示す半導体記憶素子の製造方法を説明する部分平面図である。 図１に示す半導体記憶素子の製造方法を説明する部分平面図である。 図１に示す半導体記憶素子の製造方法を説明する部分斜視図である。 図１に示す半導体記憶素子の製造方法を説明する部分平面図である。 従来の技術による室温動作単一電子メモリの一例の概略構成を示す図である。
符号の説明
２７〜３４：不純物拡散層
４１，４３：ゲート電極（制御電極）
５２ａ〜５２ｄ：シリコンパターン
６３：多結晶シリコンの細線（第一の枠体）
６４〜６７：量子ドット
ＬＢ２：積層体（第二の枠体）

Claims (2)

  1. 第一の半導体層が形成された半導体基板上に第一の絶縁膜と第二の半導体層とを順次に形成する工程と、
    前記第二の半導体層上に、第一の方向を長手方向とする第１のラインパターンを形成する工程と、
    前記第１のラインパターンに第一の側壁膜を形成する工程と、
    前記第一の側壁膜をマスクとして前記第二の半導体層および前記第一の絶縁膜を選択的に除去して積層体パターンを形成する工程と、
    前記積層体パターン上に、前記第一の方向に直交する第二の方向を長手方向とする第二のラインパターンを形成する工程と、
    前記第二のラインパターンに第二の側壁膜を形成する工程と、
    前記第二の側壁膜をマスクとして前記積層体パターンおよび前記第一の半導体層を選択的に除去することにより、前記積層体パターンと前記第二の側壁膜との交差部分に電荷蓄積層となる量子ドットとトンネル絶縁膜とを形成するとともに、チャネル領域となる半導体細線パターンを形成する工程と、
    を備える半導体記憶素子の製造方法。
  2. 前記量子ドットの領域を間に挟むように、前記チャネル領域に不純物拡散層を形成する工程と、
    前記量子ドット上に第二の絶縁膜を介して制御電極を形成する工程と、
    をさらに備えることを特徴とする請求項１に記載の半導体記憶素子の製造方法。
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