KR100459895B1 - 퀀텀 도트를 가지는 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
퀀텀 도트를 가지는 메모리 소자 및 그 제조방법이 개시된다. 개시된 메모리 소자는, 기판과, 기판의 내부에 형성되며 서로 이격되어 위치하는 소스 및 드레인 영역과, 기판 표면에 형성되어 소스 및 드레인 영역을 연결하며 전자를 저장하는 물질로 채워진 나노크기의 복수개의 퀀텀 도트를 가지는 메모리셀 및, 메모리셀상에 형성되며 메모리셀에 저장되는 전자수를 제어하는 제어 게이트를 구비한다. 나노크기의 퀀텀 도트를 가지는 메모리 소자 및 그 제조방법을 제공하여 고효율 고집적의 메모리 소자를 구현할 수 있다.
Description
본 발명은 메모리 소자 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 단전자소자인 메모리 소자 및 그 제조방법에 관한 것이다.
반도체를 이용한 메모리 소자는, 커패시터에 정보를 기록하거나 읽어낼 때 전류의 통로를 확보하기 위한 스위치 역할을 하는 트랜지스터와, 저장된 전하를 보전하는 역할을 하는 커패시터를 기본적인 구성요소로 가진다.
트랜지스터에 많은 전류가 흐르게 하기 위해서는 트랜지스터가 높은 트랜스 컨덕턴스(gm) 특성을 가져야 하는데, 최근 높은 트랜스컨덕턴스 특성을 가지는 MOSFET(Metal Oxcide Semiconductor Field Effect Transistor)을 반도체 메모리 소자의 스위칭 소자로 이용하는 경향이 있다.
MOSFET은, 다결정질 실리콘(doped polycrystalline silicon)으로 형성된 게이트 전극과, 도핑된 결정질 실리콘(doped crystalline silicon)으로 형성된 소스 및 드레인 전극을 기본적인 구성요소로 가지는 트랜지스터이다.
최근에 고집적의 메모리소자를 구현하기 위해 소자의 크기를 축소시키는 연구가 진행되고 있는데, 소자의 크기가 축소되면 단위 면적에 집적할 수 있는 소자의 수가 증가하며 소자간에 신호가 전송되는 시간이 감소하여 고속의 대용량 정보 처리에 유리하다.
하지만, 기존의 MOSFET는 발생 열량이 매우 커서 좁은 면적에 많은 소자를 집적할 경우 소자가 녹아버리거나 오동작을 하게 된다.
이러한 문제점을 극복하기 위해 개발되고 있는 차세대 소자 중의 하나가 단전자 소자(single electron device; SED)이다. 단전자소자는 쿨롱차폐(Coulomb Blockade)현상을 이용한 소자를 말한다. 쿨롱차폐란 전자의 도트로의 터널링이 도트내에 이미 존재하는 다른 전자의 고전적인 쿨롱척력에 의해 차폐되는 현상을 말한다.
일반적으로 크기가 100nm보다 작고 저항이 적당히 큰 터널접합(tunnel junction)의 전류-전압 특성은 오옴(Ohms)의 법칙을 따르지 않고 저전압에서 전자의 투과로 발생하는 전류가 0에 가깝게 감소한다. 이는 투과하는 전자와 대전된 계가 정전기력으로 상호작용함으로써 발생하는 현상으로 1986년 리크하레브(Likharev)등이 이 현상에 대해 양자역학에 바탕하여 이론을 발표한 바 있으며, 1987년에 인위적으로 만든 미소접합에서 처음 관측된 바 있다.
단전자소자는 상기 이론상 일정 온도 이하에서 전자하나로 소자의 동작이 가능하다. 여기서, 일정 온도란 열에너지(KBT)가 소자내의 접합에서 전자 한 개를 대전시킬 때 필요한 정전에너지(e2/C)보다 작은 온도, 즉, 수학식 1과 같은 조건을 만족시키는 온도이다.
여기서, KB(=1.38×10-23J/K)는 볼츠만 상수이다. 정전용량(C)은 접합의 크기에 비례하므로 접합의 크기를 줄여야만 쿨롱차폐현상을 원하는 온도에서 관찰할 수 있다. 상온에서 동작하는 단전자소자를 제조하기 위해서는 접합의 크기를 10nm×10nm 이하로 줄여야 하며, 전자가 저장되는 퀀텀 도트의 크기를 10nm이하의 크기로 감소시켜야 하지만, 현재 이러한 크기의 접합 또는 퀀텀도트의 크기을 달성하기가 어렵다.
따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 단전자 소자를 구현하기 위해 퀀텀 도트의 크기를 효율적으로 조절할 수 있으며 전자의 저장능력이 우수한 고효율 고집적의 메모리 소자를 제공하는 것이다.
도 1은 본 발명의 실시예에 따른 메모리 소자를 나타낸 단면도,
도 2는 본 발명의 실시예에 따른 메모리 소자의 원리를 나타낸 개념도,
도 3은 본 발명의 실시예에 따른 메모리 소자 제조방법 중 퀀텀 도트를 형성하기 위한 장치.
도 4a 내지 도 4g는 본 발명의 제1실시예에 따른 메모리 소자 제조방법을 나타낸 공정도,
도 5a 내지 도 5h는 본 발명의 제2실시예에 따른 메모리 소자 제조방법을 나타낸 공정도.
<도면의 주요부분에 대한 부호설명>
11 ; 기판 13 ; 소스 전극
15 ; 드레인 전극 17 ; 게이트 전극
21 ; 제1절연막 23 ; 제2절연막
25 ; 다공성 저장막 27 ; 전자저장물질
31 ; 알루미늄 33 ; 전극
상기 기술적 과제를 달성하기 위하여 본 발명은, 기판;과 상기 기판의 내부에 형성되며, 서로 이격되어 위치하는 소스 영역; 및 드레인 영역;과 상기 기판 표면에 형성되어 상기 소스 영역 및 드레인 영역을 연결하며, 전자를 저장하는 물질로 채워진 나노크기의 복수개의 퀀텀 도트를 가지는 메모리셀; 및 상기 메모리셀상에 형성되며, 상기 메모리셀에 저장되는 전자수를 제어하는 제어 게이트;를 구비하는 것을 특징으로 하는 메모리 소자를 제공한다.
상기 메모리셀은, 상기 게이트 전극의 하부에 위치하는 절연막; 및 상기 절연막의 하부에 위치하며, 전자를 저장하는 물질로 채워진 복수개의 퀀텀 도트가 배치되는 다공성 저장막;을 구비한다.
상기 다공성 저장막과 상기 기판 사이에 형성되며, 전자가 통과하는 터널링막을 더 구비하는 것이 바람직하다.
상기 절연막 및 상기 터널링막은 실리콘 옥사이드막이며, 상기 다공성 저장막은 알루미늄 옥사이드막이다.
상기 전자저장물질은 실리콘, 실리콘 나이트라이드 및 금속 중 어느 하나의 물질이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 또한, 기판표면에 소스 및 드레인 영역이 소정 간격 이격되도록 형성하는 단계;와 상기 소스 및 드레인 영역 사이에 전자를 저장하는 저장막을 증착하는 단계;와 상기 저장막을 산화시켜 복수개의 호울을 형성함으로써 다공성 저장막으로 형성하는 단계;와 상기 호울들의 내부에 전자저장물질을 증착하는 단계;와 상기 다공성 저장막을 식각하여 평탄화하는 단계;와 상기 평탄화된 표면에 절연막을 형성하는 단계; 및 상기 절연막의 상부에 제어 게이트를 형성하는 단계;를 포함하는 메모리 소자 제조방법을 제공한다.
본 발명은 또한, 상기 기술적 과제를 달성하기 위하여, 기판상에 저장막을 형성하는 단계;와 상기 저장막을 산화시켜 복수개의 호울을 형성함으로써 다공성 저장막을 형성하는 단계;와 상기 호울들에 전자저장물질을 증착하는 단계;와 상기 다공성 저장막을 식각하여 평탄화하는 단계;와 상기 평탄화된 표면에 절연막을 형성하는 단계;와 상기 절연막의 상부에 제어 게이트를 형성하는 단계; 및 상기 기판의 표면에 상기 다공성 저장막의 양쪽으로 소정간격 이격되는 소스 및 드레인 영역을 형성하는 단계;를 포함한다.
상기 저장막을 형성하는 단계는, 상기 저장막을 형성하기 전에 상기 기판의 표면에 전자가 통과하는 터널링막을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 다공성 저장막을 형성하는 단계는, 상기 저장막을 산화시켜 복수개의 호울을 형성함으로써 다공성 저장막을 형성하는 제1식각단계;와 상기 다공성 저장막을 재산화시켜 상기 복수개의 호울의 폭을 넓히는 와이드닝 단계; 및 상기 다공성 저장막을 식각하여 높이를 낮추는 제2식각단계;를 포함한다.
상기 저장막은 알루미늄으로 형성하며, 상기 전기저장물질로 실리콘, 실리콘 나이트라이드 및 금속 중 어느 하나의 물질을 이용한다.
상기 절연막 및 터널링막은 실리콘 옥사이드로 형성하는 것이 바람직하다.
본 발명은 종래의 반도체 메모리 소자의 구조를 이용하여 단전자 소자를 구현하되 퀀텀도트의 크기를 10nm이하의 수준으로 제어할 수 있으며 상기 퀀텀도트에 전자를 저장할 수 있는 물질을 채워넣어 고효율 고집적의 메모리 소자를 제공할 수 있다.
이하 본 발명의 실시예에 따른 메모리 소자 및 그 제조방법을 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 퀀텀도트를 가지는 메모리 소자를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 퀀텀도트를 가지는 메모리 소자는, 기판(11)과, 상기 기판(11)의 표면으로부터 내부로 깊이를 가지도록 소정 간격이격되어 형성되는 소스 및 드레인 영역(13, 15)과, 상기 기판(11) 표면에 형성되어 상기 소스 및 드레인 영역(13, 15)을 연결하며 전자를 저장하는 물질로 채워진 복수개의 퀀텀 도트(27)를 가지는 메모리셀(22) 및, 상기 메모리셀(22)상에 형성되며 메모리셀(22)에 저장되는 전자수를 제어하는 제어 게이트(17)를 구비한다.
상기 기판(11)은, 실리콘으로 이루어지는 반도체 기판을 이용한다.
소스 및 드레인 영역(13, 15)은 일반적인 반도체 공정, 즉 도핑공정 후 확산공정을 통해 n형 또는 p형으로 형성될 수 있다.
상기 메모리셀(22)은, 상기 게이트 전극(17)의 하부에 위치하는 절연막(21)과, 상기 절연막(21)의 하부에 위치하며 전자를 저장하는 물질(27)로 채워진 복수개의 퀀텀 도트(26)가 배치되는 다공성 저장막(25)으로 이루어진다. 상기 다공성 저장막(25)의 하부에는 상기 기판(11)과 접촉하며 전자가 통과하는 터널링막(23)이 더 구비될 수 있다.
상기 절연막(21)과 상기 터널링막(23)은 실리콘 옥사이드로 형성될 수 있으며, 상기 다공성 저장막(25)은 알루미늄 옥사이드로 형성될 수 있다. 전자를 저장하는 물질(27)로는 실리콘, 실리콘 나이트라이드 또는 금속을 이용한다. 상기 다공성 저장막(25)은 처음에는 알루미늄으로 형성되는데, 이를 산화시키면 퀀텀도트(26)가 형성되면서 알루미늄 옥사이드 즉, 알루미나로 변화한다.
절연막(21) 또는 터널링막(23)은 수 nm 내지 수십 nm 로 형성될 수 있으며, 특히 퀀텀 도트(26)는 10nm이하의 크기로 형성될 수 있다.
소스영역(13)이 접지되고 드레인 영역(15)에 일정 전압(Vd>0)이 인가되는 경우 전자는 소스영역(13)으로부터 드레인 영역(15)으로 이동하게 되고 이 과정에서 게이트 전압(Va)이 드레인 전압(Vd)보다 큰 경우 전자는 메모리셀(22)로 이동한다. 이 때 터널링막(23)의 두께 및 그 재질에 따라 터널링되는 전자수가 결정되며, 터널링막(23)이 존재하지 않는 경우 퀀텀도트(26)의 크기 및 그 내부의 재질의 성질에 따라 퀀텀도트(27)에 저장되는 전자의 수가 결정된다.
전자가 일단 퀀텀 도트(26)내부로 들어가면, 상술한 쿨롱차폐현상, 즉, 쿨롱척력에 의해 다른 전자의 유입을 차폐하게 되지만, 게이트 전압(Va)을 적정한 전압으로 상승시키면, 쿨롱척력을 이기고 더 많은 수의 전자가 퀀텀 도트(26)로 유입될 수 있다.
쓰기 동작은, 상술한 상태에서 게이트 전압(Va)을 0으로 두면 터널링은 없어지고 퀀텀 도트(26)내부의 전자저장물질(Si, Si3N4)과 전자가 결합하여 정보가 기록된다. 이 경우 게이트 전압(Va)을 적절히 조절하여 전자를 많이 저장하는 경우를 1, 적게 저장하는 경우을 0으로 둘 수 있다.
읽기 동작을 하는 경우, 드레인 영역(15)에 쓰기 동작시의 게이트 전압(Va)보다 작은 전압을 인가하고 게이트 전압(Va)을 0으로 두면 메모리셀의 문턱전압에 따라 셀의 전류가 흐르냐 흐르지 않느냐가 결정되며 드레인 전압(Vd)을 측정하여 1 또는 0을 읽을 수 있다.
소거 동작을 하기 위해서는, 게이트 전압(Va)을 0으로 두고 소스 영역(13)에 고전압을 인가하고 드레인 영역을 개방하면 전자가 소스 영역(13)으로 빠져나가게 되어 메모리셀(22)의 정보가 소거되게 된다.
상기의 설명한 동작은 본 발명의 실시예에 따른 메모리 소자가 ROM(Read Only Memory)으로 작용할 경우의 읽기(reading), 쓰기(writing), 소거(erasing)동작에 대한 설명이다.
본 발명의 실시예에 따른 메모리 소자가 RAM(Random Access Memory)으로 작용하는 경우, 메모리셀(22)은 커패시터와 동일한 작용을 한다. 이러한 경우에 퀀텀도트(26)에는 소량의 전하가 저장되며 작은 누설전류에도 전하가 쉽게 소실되어 재기록이 필요하게 된다.
소스 영역(13)을 접지하고 드레인 영역(15)에 소정 전압을 인가하면, 전자가 소스 영역(13)으로부터 드레인 영역(15)으로 이동하게 되는데, 이 때 게이트 전압(Va)을 드레인 전압(Vd)보다 높게 하면 전자가 메모리셀(22)로 터널링하여 퀀텀도트(26)에 저장되므로 정보가 기록되게 된다. 이러한 원리는 상술한 RAM으로 작용하는 메모리소자와 동일하나, 전자저장시간이 짧아 전원이 인가되지 않는 경우 저장된 전자가 제거된다는 점에서 ROM과 상이하다.
도 2는 본 발명의 실시예에 따른 메모리소자에 전자가 저장되는 원리를 나타낸 개념도이다. 도 2는 소스 영역(13)에서 드레인 영역(15)으로 이동하는 전자가 제어 게이트(17)에 인가되는 게이트 전압(Va)에 따라 퀀텀 도트(26)로 이동하는 것을 나타내고 있다.
도 3은 본 발명의 실시예에 따른 메모리 소자를 제조하는 장치 중 메모리셀의 저장막을 산화시키는 장치이다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 메모리 소자 제조방법을 나타낸 도면이다.
먼저 도 4a에 도시된 바와 같이, 실리콘 기판(11)을 마련한 다음, 상기 기판(11)의 내부에 소정 간격 이격되어 위치하는 소스 및 드레인 영역(13, 15)을 일반적인 반도체 공정, 즉 이온주입 및 확산공정을 통해 형성하고, 상기 기판(11)의 표면에 소스 및 드레인 영역(13, 15)과 걸치도록 산화막(23), 예를 들어 실리콘 옥사이드막을 적층한다. 상기 산화막(23)의 상부에 알루미늄막(31)을 형성한 다음, 도 3에 도시된 장치를 이용하여 산화시킨다.
도 4a에 도시된 구조체(30)를 도 3에 도시된 바와 같은, 0.1M 내지 1M 농도의 황산(H2SO4)용액 또는 인산(H3PO4)용액(35)이 마련된 용기(34)에 넣고 전원(32)을 통해 전압을 인가하면 전극(33)과 구조체(30)사이의 상기 용액(35)의 전기분해에 의해 상기 알루미늄막(31)이 산화된다. 이 때 전원의 전압은 1V 내지 30V 정도를 인가하는 것이 바람직하고, 황산(H2SO4)용액의 온도를 0도 내지 30도, 인산(H3PO4)용액의 온도를 0도 내지 30도 정도로 유지시키는 것이 바람직하다. 전극(33)은 납(Pt) 또는 흑연(graphite)을 이용한다.
도 3의 장치를 이용하여 알루미늄막(31)을 산화시키면 알루미늄 옥사이드 즉, 알루미나막(25)으로 변하면서 도 4b에 도시된 바와 같은 복수개의 10nm이하의 호울(28)이 형성된다.
다시 도 3의 장치를 이용하여 복수개의 호울(28)이 형성된 상기 구조체를 재산화시키는 와이드닝(widening)공정을 시행하면, 도 4c에 도시된 바와 같이, 상기 호울(28)의 폭이 넓어진다. 다음으로 다시 상기 알루미나막(25)의 호울(28)에 RIE(Reactive Ion Etch), MERIE(Magnetically Enhanced Reactive Ion Etch), ECR(Electron Cyclotron Resonance), ICP(Inductive Coupled Plasma)등의 고밀도 플라즈마를 이용한 기술로 식각하여 상기 호울들(28)의 높이를 낮추어 퀀텀 도트(26)를 형성한다.
도 4d는 상기 와이드닝 및 식각단계를 거친 다음, 상기 호울들(28)에 스퍼터링 또는 화학기상증착법(CVD)등을 이용해 전자를 저장하는 물질(Si, Si3N4)(27)을 증착하는 단계를 나타내고 있다.
다음으로 도 4e에 도시된 바와 같이 습식 또는 건식 식각을 행하여 전자를 저장하는 물질층(27)의 높이를 퀀텀 도트(26)의 높이와 동일하게 맞추어 전자 저장막(25)을 형성한다.
상기 전자 저장막(25)에 실리콘 옥사이드막과 같은 절연막(21)을 형성하면 도 4f에 도시된 바와 같은 구조가 형성되며, 이 절연막(21)의 상부에 제어 게이트(17)를 형성하면 본 발명의 실시예에 따른 메모리 소자가 완성된다.
여기서, 소스 및 드레인 영역(13, 15)은 도 4a에 도시된 바와 같이 먼저 형성될 수도 있지만, 도 4g의 제어 게이트(17)가 형성된 다음 마지막으로 이온 주입 및 확산의 반도체 공정을 통해 형성될 수도 있다. 이것을 도 5a 내지 도 5h에 나타내고 있다.
도 5a에 도시된 바와 같이, 기판(11)에 소스 및 드레인 영역(13, 15)을 형성하지 않고 직접 산화막(23)을 형성하고 그 상부에 전자 저장막(31)을 적층한다. 이것을 도 4b에서 상술한 바와 같이 산화처리하면 도 5b에서 도시한 바와 같이 다공성 저장막이 형성되며 도 4c 내지 도 4f에서 상술한 와이드닝 및 식각 공정과 동일한 공정을 도 5c 내지 도 5f에서도 행한 다음 제어 게이트(17)를 적층하면 도 5g에 도시된 것과 같은 구조가 된다. 제어 게이트(17)를 적층하고 기판(11)에 불순물을 주입하면 도 5h에 도시된 바와 같은 소스 및 드레인 영역(13, 15)이 형성된다.
도 5a 내지 도 5h에 도시된 공정은 도 4a 내지 도 4f에 도시된 공정과 달리 소스 및 드레인 전극(13, 15)을 제어 게이트(17)보다 나중에 형성시킴으로써 마스크를 사용하는 공정을 한 단계 감소시킬 수 있어 공정이 더 간단하다.
본 발명의 실시예에 따른 메모리 소자 및 그 제조방법은 다공성 박막형태의 전자 저장막을 구비함으로써 고집적 고효율의 메모리소자를 구현할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다.
예를 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상에 의해 전자 저장막으로 전자를 더 잘 포획할 수 있는 성질을 가지는 매질을 이용할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 메모리 소자 및 그 제조방법의 장점은, 나노크기의 퀀텀 도트가 형성되는 다공성 전자 저장막을 이용하여 전자를 저장함으로써 고집적 고효율의 메모리 소자를 제공할 수 있다는 것이다.
Claims (22)
- 기판;상기 기판의 내부에 형성되며, 서로 이격되어 위치하는 소스 영역; 및 드레인 영역;상기 기판 표면에 형성되어 상기 소스 및 드레인 영역을 연결하며, 전자를 저장하는 물질로 채워진 나노크기의 복수개의 퀀텀 도트를 가지는 메모리셀; 및상기 메모리셀상에 형성되며, 상기 메모리셀에 저장되는 전자수를 제어하는 제어 게이트;를 구비하며,상기 메모리셀은, 상기 제어 게이트의 하부에 위치하는 절연막; 및 상기 절연막의 하부에 위치하며, 전자를 저장하는 물질로 채워진 복수개의 퀀텀 도트가 배치되는 다공성 저장막;을 구비하고,상기 다공성 저장막은 알루미늄 옥사이드막인 것을 특징으로 하는 메모리 소자.
- 삭제
- 제 1 항에 있어서,상기 다공성 저장막과 상기 기판 사이에 형성되며, 전자가 통과하는 터널링막을 더 구비하는 것을 특징으로 하는 메모리 소자.
- 제 3 항에 있어서,상기 절연막 및 상기 터널링막은 실리콘 옥사이드막인 것을 특징으로 하는 메모리 소자.
- 삭제
- 제 1 항에 있어서,상기 전자저장물질은 실리콘, 실리콘 나이트라이드 및 금속 중 어느 하나의 물질인 것을 특징으로 하는 메모리 소자.
- 기판표면에 소스 및 드레인 영역이 소정 간격 이격되도록 형성하는 단계;상기 소스 및 드레인 영역 사이에 전자를 저장하는 알루미늄으로 된 저장막을 증착하는 단계;상기 저장막을 산화시켜 복수개의 호울을 형성함으로써 다공성 저장막으로 형성하는 단계;상기 호울들의 내부에 전자저장물질을 증착하는 단계;상기 다공성 저장막을 식각하여 평탄화하는 단계;상기 평탄화된 표면에 절연막을 형성하는 단계; 및상기 절연막의 상부에 제어 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
- 제 7 항에 있어서, 상기 저장막을 형성하는 단계는,상기 저장막의 형성 전에 상기 기판의 상부에 전자가 통과하는 터널링막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
- 제 7 항에 있어서, 상기 다공성 저장막을 형성하는 단계는,상기 저장막을 산화시켜 복수개의 호울을 형성함으로써 다공성 저장막을 형성하는 제1식각단계;상기 다공성 저장막을 재산화시켜 상기 복수개의 호울의 폭을 넓히는 와이드닝 단계; 및상기 다공성 저장막을 식각하여 높이를 낮추는 제2식각단계;를 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
- 삭제
- 제 7 항에 있어서,상기 전자저장물질은 실리콘, 실리콘 나이트라이드 및 금속 중 어느 하나의 물질로 형성하는 것을 특징으로 하는 메모리 소자 제조방법.
- 삭제
- 제 8 항에 있어서,상기 절연막 및 터널링막은 실리콘 옥사이드로 형성하는 것을 특징으로 하는 메모리 소자 제조방법.
- 삭제
- 기판상에 알루미늄으로 된 저장막을 형성하는 단계;상기 저장막을 산화시켜 복수개의 호울을 형성함으로써 다공성 저장막을 형성하는 단계;상기 호울들에 전자저장물질을 증착하는 단계;상기 다공성 저장막을 식각하여 평탄화하는 단계;상기 평탄화된 표면에 절연막을 형성하는 단계; 및상기 절연막의 상부에 제어 게이트를 형성하는 단계; 및상기 기판의 표면에 상기 다공성 저장막의 양쪽으로 소정간격 이격되는 소스 및 드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
- 제 15 항에 있어서, 상기 저장막을 형성하는 단계는,상기 저장막을 형성하기 전에 상기 기판의 표면에 전자가 통과하는 터널링막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
- 제 15 항에 있어서, 상기 다공성 저장막을 형성하는 단계는,상기 저장막을 산화시켜 복수개의 호울을 형성함으로써 다공성 저장막을 형성하는 제1식각단계;상기 다공성 저장막을 재산화시켜 상기 복수개의 호울의 폭을 넓히는 와이드닝 단계; 및상기 다공성 저장막을 식각하여 높이를 낮추는 제2식각단계;를 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
- 삭제
- 제 15 항에 있어서,상기 전자저장물질은 실리콘, 실리콘 나이트라이드 및 금속 중 어느 하나의 물질로 형성하는 것을 특징으로 하는 메모리 소자 제조방법.
- 삭제
- 제 16 항에 있어서,상기 절연막 및 터널링막은 실리콘 옥사이드로 형성하는 것을 특징으로 하는 메모리 소자 제조방법.
- 삭제
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