JP4051476B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、フローティング・ゲートをもつフラッシュ・メモリを含む半導体記憶装置に関する。
【0002】
現在、フローティング・ゲートをもつフラッシュ・メモリが多くの電子機器に用いられていて、今後、更に使用分野が拡大される状況にあり、その為にも、低消費電力化が望まれているところであり、本発明は、その要求に応える一手段を開示する。
【0003】
【従来の技術】
一般に、フラッシュ・メモリでは、データの書き込み、及び、消去は、フローティング・ゲートとチャネルとの間に介在するバリヤ層を電子がファウラー・ノルドハイム(Fouler−Nordheim)トンネリングすること、即ち、高い電圧を印加することで、前記バリヤ層の実効的厚さを薄くし、電子のトンネリング確率を変えることで実現しているので、高い電圧が必要であり、従って、消費電力は大きい。
【0004】
【発明が解決しようとする課題】
本発明では、フラッシュ・メモリの構造に簡単な改変を施すことで、書き込み電圧及び消去電圧の両方とも低電圧化することを可能にする。
【0005】
【課題を解決するための手段】
図1は本発明に於ける基本的な半導体記憶装置を表す要部切断側面図であり、(A)に見られる破線で囲んだ部分を拡大して(B)に示してある。
【0006】
図に於いて、1は一導電型半導体基板、2は一導電型第1の半導体層、3はノンドープ第2の半導体層、3Aは正四面体の溝、4は高濃度にドーピングされた一導電型第3の半導体層、5は絶縁膜、6はチャネル層、7は第1のバリヤ層、8は電子蓄積層(フローティング・ゲート)、9は第2のバリヤ層、10はドレイン電極、11はソース電極、12はゲート電極、S1 は溝3Aの壁面に於けるチャネル層6の厚さ、S11は溝3Aの底に於けるチャネル層6の厚さ、S2 は溝3Aの壁面に於ける電子蓄積層8の厚さ、S22は溝3Aの底に於ける電子蓄積層8の厚さをそれぞれ示し、また、S11=3S1 、S22=3S2 になっている。
【0007】
図1について説明した半導体記憶装置を製造するには、標準的には、次のような工程を採る。
【0008】
図2乃至図6は半導体記憶装置を製造する方法を説明する為の工程要所に於ける半導体記憶装置を表す要部切断説明図であり、何れの図に於いても、(A)は要部切断側面、(B)は要部切断平面を示し、以下、これ等の図及び図1を参照しつつ説明する。尚、図1に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【0009】
図2参照
2−(1)
一導電型半導体基板1上に一導電型第1の半導体層2、ノンドープ第2の半導体層3、高濃度にドーピングした一導電型第3の半導体層4を順に積層形成する。
2−(2)
開口5Aをもつ絶縁膜5を形成する。
【0010】
図3参照
3−(1)
絶縁膜5をマスクとして異方性エッチングを行なって、第3の半導体層4の表面から第2の半導体層3内に深く入り込んだ溝3Aを形成する。尚、溝3Aは、先端が一導電型第1の半導体層2内に入り込むように形成しても良い。
【0011】
溝3Aの底を第2の半導体層3内に位置させる為には、絶縁膜5に形成した開口5Aの大きさ、第3の半導体層4及び第2の半導体層3の厚さを適切に選択することが必要である。
【0012】
この溝3Aは正四面体をなし、それを画成する半導体層の3つの面は、エッチング・レートが小さい結晶方位、例えば(111)Bの面になっている。
【0013】
図4参照
4−(1)
溝3A内に一導電型で電子親和力が大きい半導体層からなるチャネル層6、チャネル層6に比較して電子親和力が小さい半導体層からなる第1のバリヤ層7、第1のバリヤ層7に比較して電子親和力が大きい半導体層からなる電子蓄積層(フローティング・ゲート)8、電子蓄積層8に比較して電子親和力が小さい半導体層からなる第2のバリヤ層9を順に積層形成する。
【0014】
図5参照
5−(1)
正四面体の溝3Aの周囲に在る絶縁膜5の一部を除去してオーミックなドレイン電極10を形成し、また、一導電型半導体基板1の裏面にもオーミックなソース電極11を形成する。
【0015】
図6参照
6−(1)
絶縁膜5に形成されている開口5Aを介して第2のバリヤ層9にショットキ・コンタクトするゲート電極12を形成する。
【0016】
前記のようにして製造した半導体記憶装置では、電子蓄積層8に量子ドットと量子井戸の準位が生成され、チャネル層6に量子井戸の準位、或いは、量子ドット及び量子井戸の準位が生成され、量子井戸の準位と量子ドットの準位との間でトンネリングは起こらないが、量子井戸の準位どうしの間、或いは、量子ドットの準位どうしの間ではトンネリングが起こるように第1のバリヤ層7の厚さを調節する。
【0017】
このようにすると、低い電圧で電子を共鳴トンネリングさせることが可能となり、量子ドットの準位に電子が存在する状態と存在しない状態とを作り出すことができる。
【0018】
図7及び図8は本発明に依る半導体記憶装置の動作を説明する為のエネルギ・バンド・ダイヤグラムであり、以下、これ等の図を参照しつつ説明する。尚、図中、量子井戸内の実線は2次元量子井戸の基底準位、破線は0次元量子ドットの基底準位、e- は電子を示し、また、図1に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【0019】
図7(A)参照
この半導体記憶装置では、第1のバリヤ層7に於けるバリヤ厚さとして、溝3Aの先端でチャネル層6から電子蓄積層8に電子がトンネリングできない程度に充分に厚く、また、溝3Aの三つの面でチャネル層6から電子蓄積層8に電子がトンネリングできる程度に充分に薄くなるよう設定し、そして、ゲート・バイアス電圧が0〔V〕である場合に於いて、電子蓄積層8に於ける2次元量子井戸の準位がチャネル層6に於ける2次元量子井戸の準位に比較して高くなるように電子蓄積層8及びチャネル層6の厚さと不純物濃度を調整した構成になっている。
【0020】
図は、ゲート電極12に印加するバイアス電圧が0〔V〕で、電子蓄積層8に於ける0次元量子ドットの準位に電子が存在しない状態を表している。
【0021】
図7(B)参照
図は、ゲート電極12に正バイアス電圧を印加し、0次元量子ドットの準位がチャネル層6に於けるフェルミ準位よりも低くなり、2次元量子井戸の準位がチャネル層6に於けるフェルミ準位よりも高くなった状態を表している。
【0022】
0次元量子ドットの準位とチャネル層6に於ける2次元量子井戸の準位とでは電子状態が異なり、また、図1に見られる通り、溝3Aの底に於ける第1のバリヤ層7は厚いので、そのトンネル確率は低く、電子は0次元量子ドットの準位にはトンネルできない。
【0023】
図7(C)参照
図は、ゲート電極12に更に高い正バイアス電圧を印加して、電子蓄積層8に於ける0次元量子ドットの準位、及び、2次元量子井戸の準位がチャネル層6に於けるフェルミ準位よりも低くなった状態を表している。
【0024】
電子は、チャネル層6に於ける2次元量子井戸の準位と電子蓄積層8に於ける量子井戸の準位間で共鳴トンネリングし、その後、散乱に依ってエネルギ緩和して0次元量子ドットの準位に入る。
【0025】
図8(A)参照
図は、図7(C)について説明した状態から、ゲート電極12に印加したバイアス電圧を0〔V〕に戻し、電子蓄積層8に於ける2次元量子井戸の準位に在った電子はトンネリングに依ってチャネル層6へ移動するが、0次元量子ドットの準位の電子は、チャネル層6の2次元量子井戸の準位と電子状態が異なり、また、溝3Aの底に於ける第1のバリヤ層7は厚い為、そこをトンネリングする確率は小さいので、チャネル層6に移動することはできず、電子蓄積層8に残った状態を表している。
【0026】
このように、ゲート電極12に印加するバイアス電圧が同じ0〔V〕であっても、図7(A)について説明した状態、及び、図8(A)について説明した状態の二つの状態が実現されて半導体記憶素子として動作することが明らかである。
【0027】
図8(B)参照
図は、図8(A)について説明した状態から、ゲート電極12に負バイアス電圧、即ち、電子蓄積層8に於ける0次元量子ドットの準位と第1のバリヤ層7に於ける伝導帯の底との差程度の逆バイアス電圧を印加し、電子蓄積層8に於ける0次元量子ドットの準位を消失させた状態を表している。
【0028】
このような消去を行なってから、ゲート電極12に印加したバイアス電圧を0〔V〕にすると、図7(A)に見られる状態に戻ることになる。
【0029】
本発明では、図1乃至図8について説明した半導体記憶装置と動作を異にする構成を採って、同じ効果を得ることができる半導体記憶装置を実現することも可能である。
【0030】
図9及び図10は本発明に依る半導体記憶装置の動作を説明する為のエネルギ・バンド・ダイヤグラムであり、以下、これ等の図を参照しつつ説明する。尚、図中、量子井戸内の実線は2次元量子井戸の基底準位、破線は0次元量子ドットの基底準位、e- は電子を示し、また、図1に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【0031】
図9(A)参照
この半導体記憶装置では、第1のバリヤ層7に於けるバリヤ厚さとして、溝3Aの先端で量子ドットの準位間ではトンネリング可能であって、また、溝3Aの三つの面で量子井戸の準位間ではトンネリングでき、且つ、量子井戸と量子ドットの準位間では、どの箇所であっても、電子蓄積層8とチャネル層6との間ではトンネリングできないように設計し、そして、ゲート電極12に印加するバイアス電圧が0〔V〕では、電子蓄積層8に於ける2次元量子井戸の基底準位がチャネル層6に於けるフェルミ準位に比較して高く、電子蓄積層8の量子ドットの準位がチャネル層6の量子ドットの準位に比較して低く、その差がエネルギ緩和の散乱に寄与するフォノンのエネルギよりも充分に小さくなるように電子蓄積層8及びチャネル層6の厚さと不純物濃度を調整した構成になっている。
【0032】
図は、ゲート電極12に印加するバイアス電圧が0〔V〕で、電子蓄積層8に於ける0次元量子ドットの準位に電子が存在しない状態を表していて、電子蓄積層8の0次元量子ドットの準位とチャネル層6の量子ドットの準位との差がエネルギ緩和の散乱に寄与するフォノンのエネルギに比較して充分に小さい為、チャネル層6の量子ドットの準位から電子蓄積層8の量子ドットの準位へのトンネリングは起こらない。
【0033】
図9(B)参照
図は、ゲート電極12に正バイアス電圧を印加した状態を表し、図9(A)に於いても同様であるが、2次元量子井戸の準位がチャネル層6に於けるフェルミ準位に比較して高い状態であれば、トンネリングは起こらない。
【0034】
図9(C)参照
図は、ゲート電極12に更に高い正バイアス電圧を印加して、電子蓄積層8に於ける0次元量子ドットの準位、及び、2次元量子井戸の準位がチャネル層6に於けるフェルミ準位よりも低くなった状態を表している。
【0035】
電子は、チャネル層6に於ける2次元量子井戸の準位と電子蓄積層8に於ける量子井戸の準位間で共鳴トンネリングし、その後、散乱に依ってエネルギ緩和して0次元量子ドットの準位に入る。
【0036】
図10(A)参照
図は、図9(C)について説明した状態から、ゲート電極12に印加したバイアス電圧を0〔V〕に戻し、電子蓄積層8に於ける2次元量子井戸の準位に在った電子はトンネリングに依ってチャネル層6へ移動するが、0次元量子ドットの準位の電子は、チャネル層6の2次元量子井戸の準位と電子状態が異なる為、そこをトンネリングする確率は小さいので、チャネル層6に移動することはできず、電子蓄積層8に残った状態を表している。
【0037】
この場合も、ゲート電極12に印加するバイアス電圧が同じ0〔V〕であっても、図9(A)について説明した状態、及び、図10(A)について説明した状態の二つの状態が実現され、半導体記憶素子として動作することが明らかである。
【0038】
図10(B)参照
図10(B)は、図10(A)について説明した状態から、ゲート電極12に負バイアス電圧、即ち、電子蓄積層8に於ける0次元量子ドットの準位とチャネル層6の0次元量子ドットの準位とが同じ高さになるようにし、電子蓄積層8に於ける0次元量子ドットの準位に入っている電子を排出した状態を表している。
【0039】
このような消去を行なってから、ゲート電極12に印加したバイアス電圧を0〔V〕にすると、図9(A)に見られる状態に戻ることになる。
【0040】
前記したところから、本発明に依る半導体記憶装置に於いては、
(1)
一導電型半導体基板(例えば一導電型半導体基板1)上に形成された一導電型第1の半導体層(例えば一導電型第1の半導体層2)及びノンドープ第2の半導体層(例えばノンドープ第2の半導体層3)及び一導電型第3の半導体層(例えば一導電型第3の半導体層4)からなる積層体と、積層体表面から少なくともノンドープ第2の半導体層内に達し且つ側壁が結晶方位を同じくする三つの結晶面で画成される正四面体の角錐状溝(例えば正四面体の溝3A)と、正四面体の角錐状溝内に積層形成されたチャネル層(例えばチャネル層6)及び第1のバリヤ層(例えば第1のバリヤ層7)及びキャリヤ蓄積層(例えば電子蓄積層8)及び第2のバリヤ層(例えば第2のバリヤ層9)と、一導電型第3の半導体層表面及び一導電型半導体基板裏面に形成されたオーミック・コンタクトするドレイン及びソース各電極(例えばドレイン電極10及びソース電極11)と、第2のバリヤ層表面にショットキ・コンタクトするゲート電極(例えばゲート電極12)と、少なくとも3元以上の元素からなり且つ正四面体の角錐状溝に於ける尖端でキャリヤ親和力が大となるように元素の比が変わる材料を用いることに依って、ゲート・バイアス電圧が0Vの状態で3次元的に電子を閉じ込める量子ドットに於ける基底準位を量子井戸に於ける基底準位よりも下に生成させたキャリヤ蓄積層と、正四面体の角錐状溝の先端でチャネル層からキャリヤ蓄積層に電子がトンネリングできない程度に厚く且つ正四面体の角錐状溝を画成する三つの面でチャネル層からキャリヤ蓄積層に電子がトンネリングできる程度に薄く構成された第1のバリヤ層とを備え、キャリヤ蓄積層に於いては、ゲート電極に0Vを印加した状態で前記量子ドットに於ける基底準位に電子が存在する状態と存在しない状態の二つの状態を実現する為にゲート電極に0Vを印加した状態で前記量子井戸に於ける基底準位をチャネル層のフェルミ準位に比較して高くなる厚さ及び元素組成比が選択されてなることを特徴とするか、又は、
【0042】
(2)
一導電型半導体基板上に形成された一導電型第1の半導体層及びノンドープ第2の半導体層及び一導電型第3の半導体層からなる積層体と、積層体表面から少なくともノンドープ第2の半導体層内に達し且つ側壁が結晶方位を同じくする三つの結晶面で画成される正四面体の角錐状溝と、正四面体の角錐状溝内に積層形成されたチャネル層及び第1のバリヤ層及びキャリヤ蓄積層及び第2のバリヤ層と、一導電型第3の半導体層表面及び一導電型半導体基板裏面に形成されたオーミック・コンタクトするドレイン及びソース各電極と、第2のバリヤ層表面にショットキ・コンタクトするゲート電極と、少なくとも3元以上の元素(例えばi−InGaAs)からなり且つ正四面体の角錐状溝(例えば正四面体の溝3A)に於ける尖端で電子親和力が大となるように元素の比が変わる材料を用いることに依って、ゲート・バイアス電圧が0Vの状態で3次元的に電子を閉じ込める量子ドットに於ける基底準位を量子井戸の基底準位よりも下に生成させたキャリヤ蓄積層(例えば電子蓄積層8)と、キャリヤ蓄積層と同じ材料(例えばn−InGaAs)を用いたチャネル層(例えばチャネル層6)と、キャリヤ蓄積層とチャネル層との間に介挿され正四面体の角錐状溝の先端で前記キャリヤ蓄積層の前記量子ドットに於ける基底準位と前記チャネル層の量子ドットに於ける基底準位との間で電子がトンネリング可能であり且つ正四面体の角錐状溝を画成する三つの面で前記キャリヤ蓄積層の前記量子井戸と前記チャネル層の量子井戸の基底準位との間で電子がトンネリング可能であり且つ量子井戸及び量子ドットの基底準位間では何れの箇所でもキャリヤ蓄積層とチャネル層との間で電子がトンネリング不可能である厚さに形成した第1のバリヤ層(例えば第1のバリヤ層7)とを備え、キャリヤ蓄積層及びチャネル層に於いては、ゲート電極に0Vを印加した状態でキャリヤ蓄積層中の量子井戸の基底準位が前記チャネル層のフェルミ準位に比較して高く、キャリヤ蓄積層中の量子ドットの基底準位がチャネル層中の量子ドットの基底準位に比較して低く且つそのエネルギ差がゲート電極に0Vを印加した状態でエネルギ緩和の散乱に寄与するフォノンのエネルギに比較して小さくなるか或いは大きくなる厚さ及び元素組成比が選択されてなることを特徴とする。
【0043】
前記手段を採ることに依り、フローティング・ゲートをもつフラッシュ・メモリを含む半導体記憶装置に於いて、情報の書き込み、及び、消去を行なう為に印加する電圧を低く抑えることが可能となり、従って、低消費電力化を実現することができるので、電源が限られている電子機器に用いて好適である。
【0044】
【発明の実施の形態】
図1について説明した半導体記憶装置を一実施の形態とし、その製造工程について具体的に説明するが、この場合、図2乃至図6を参照すると理解が容易である。
【0045】
(A)
MOCVD(metalorganic chemical vapourdeposition)法を適用することに依り、一導電型半導体基板1上に一導電型第1の半導体層2、ノンドープ第2の半導体層3、高濃度にドーピングした一導電型第3の半導体層4を順に積層形成する。尚、結晶成長法は、MOCVD法に限られず、他の結晶成長技法、例えば、MBE(molecular beam epitaxy)法などに代替することができる。
【0046】
上記各半導体部分について、主要なデータを例示すると次の通りである。
▲1▼ 一導電型半導体基板1について
材料:n型GaAs
不純物:Si
不純物濃度:5×1018〔cm-3〕
▲2▼ 一導電型第1の半導体層2について
材料:n型GaAs
不純物濃度:5×1018〔cm-3〕
厚さ:100〔nm〕
▲3▼ ノンドープ第2の半導体層3について
材料:i−GaAs
厚さ:3〔μm〕
▲4▼ 一導電型第3の半導体層4について
材料:n型GaAs
不純物濃度:5×1018〔cm-3〕
厚さ:100〔nm〕
【0047】
(B)
(B)−1
プラズマCVD(plasma chemical vapour deposition)法を適用することに依り、厚さが例えば200〔nm〕であるSiO2 からなる絶縁膜5を形成する。
【0048】
(B)−2
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチャントをフッ酸系エッチング液とするウエット・エッチング法を適用することに依り、絶縁膜5に直径が例えば1〔μm〕である円形の開口5Aを形成する。
【0049】
(C)
エッチャントをブロムメタノールとするウエット・エッチング法を適用することに依り、開口5Aをもつ絶縁膜5をマスクとする異方性エッチングを行なって、n型GaAs層4の表面からi−GaAs層3内に入り込んだ溝3Aを形成する。
【0050】
この溝3Aは一辺が約1730〔nm〕の長さをもつ正四面体をなし、それを画成する半導体層の3つの面は、エッチング・レートが小さい結晶方位、例えば(111)A面になっていて、表面から見ると正三角形をなし、絶縁膜5に形成された開口5Aは正三角形に内接する状態にある。
【0051】
溝3Aの底をi−GaAs層3内に位置させるには、絶縁膜5に於ける開口5Aの大きさ、n−GaAs層4及びi−GaAs層3の厚さを適切に選択することで実現することができ、前記した各寸法にすれば、期待通りの構造が確実に得られる。
【0052】
(D)
MOCVD法を適用することに依り、溝3A内に一導電型で電子親和力が大きい半導体層からなるチャネル層6、チャネル層6に比較して電子親和力が小さい半導体層からなる第1のバリヤ層7、第1のバリヤ層7に比較して電子親和力が大きい半導体層からなる電子蓄積層8、電子蓄積層8に比較して電子親和力が小さい半導体層からなる第2のバリヤ層9を順に積層形成する。この場合、各半導体層は、SiO2 からなる絶縁膜5上には成長されず、いわゆる選択成長が行なわれることは云うまでもない。
【0053】
上記成長させた各半導体部分について、主要なデータを例示すると次の通りである。
▲1▼ チャネル層6について
材料:n−InGaAs
不純物:Si
不純物濃度:1×1018〔cm-3〕
厚さ:200〔nm〕
▲2▼ 第1のバリヤ層7について
材料:i−AlGaAs
厚さ:5〔nm〕
▲3▼ 電子蓄積層8について
材料:i−InGaAs
厚さ:5〔nm〕
▲3▼ 第2のバリヤ層9について
材料:i−AlGaAs
厚さ:20〔nm〕
【0054】
(E)
(E)−1
リソグラフィ技術に於けるレジスト・プロセス及びエッチャントをフッ酸系エッチング液とするウエット・エッチング法を適用することに依り、正四面体の溝3Aの周囲に在るドレイン電極形成予定部分上に在る絶縁膜5を除去して電極コンタクト用開口を形成する。
【0055】
(E)−2
電極コンタクト用開口を形成した際にマスクとして用いたレジスト膜を残したまま、真空蒸着法及びリフト・オフ法を適用することに依り、厚さが例えば50〔nm〕/200〔nm〕のAuGe/Auからなるドレイン電極10を形成する。尚、真空蒸着法を適用する際、n型GaAs基板1の裏面にもドレイン電極10と同材料、同厚のソース電極11を形成する。
【0056】
(E)−3
この後、温度450〔℃〕、時間1〔分〕の合金化熱処理を行なって、ドレイン電極10及びソース電極11をオーミックにする。
【0057】
(F)
リソグラフィ技術に於けるレジスト・プロセス、真空蒸着法、リフト・オフ法を適用することに依り、絶縁膜5に形成されている開口5Aを介してi−AlGaAs層9にショットキ・コンタクトする厚さ200〔nm〕のAlからなるゲート電極12を形成する。
【0058】
前記のようにして製造した半導体記憶装置は、ドレイン電極10からn−InGaAsチャネル層6を介してソース電極11に流れる電流は、i−InGaAs電子蓄積層8の量子ドットの準位に電子が存在する場合にはオフ、存在しない場合にはオンとなるものであって、図7及び図8に見られるエネルギ・バンド・ダイヤグラムついて説明した通りの情報書き込み、保持、消去などの動作を確実に行なうことができる。
【0059】
本発明に於いては、前記実施の態様に限定されることなく、他に多くの改変を実現することができる。
【0060】
即ち、前記実施の態様では、チャネル層6にn−InGaAs、第1のバリヤ層7にi−AlGaAs、電子蓄積層8にi−InGaAs、第2のバリヤ層9にi−AlGaAsを用いたが、これ等の材料は適宜に選択することができる。
【0061】
例えば、チャネル層6にn−GaAs、第1のバリヤ層7にi−AlGaAs、電子蓄積層8にi−InGaAs、第2のバリヤ層9にi−AlGaAsを用い、電子蓄積層8に於けるInAs組成を変えれば、電子蓄積層8中の量子ドットに於ける準位、及び、量子井戸の基底準位を調整することができる。
【0062】
又、同じく、チャネル層6にi−GaAs、第1のバリヤ層7にn−AlGaAs、電子蓄積層8にi−InGaAs、第2のバリヤ層9にi−AlGaAsを用い、電子蓄積層8に於けるInAs組成を変えれば、電子蓄積層8中の量子ドットに於ける準位、及び、量子井戸の基底準位を調整することができ、キャリヤ移動度を高めることができる。
【0063】
又、同じく、チャネル層6にn−InGaAs、第1のバリヤ層7にi−AlGaAs、電子蓄積層8にi−InGaAs、第2のバリヤ層9にi−AlGaAsを用い、電子蓄積層8、及び、チャネル層6に於けるInAs組成を独立に変えれば、電子蓄積層8とチャネル層6中の量子ドットに於ける準位、及び、量子井戸の基底準位を独立に調整することができる。
【0064】
又、同じく、チャネル層6にi−InGaAs、第1のバリヤ層7にn−AlGaAs、電子蓄積層8にi−InGaAs、第2のバリヤ層9にi−AlGaAsを用い、電子蓄積層8、及び、チャネル層6に於けるInAs組成を独立に変えても、電子蓄積層8中とチャネル層6中の量子ドットに於ける準位、及び、量子井戸の基底準位を独立に調整することができる。
【0065】
又、チャネル層6にi−GaAsを用いているものに於いては、n−GaAs/i−GaAsの、そして、チャネル層6にi−InGaAsを用いているものに於いては、n−InGaAs/i−InGaAsの積層構造を用いることで、一導電型第3の半導体層4とチャネル層6との間の抵抗を低減させることができる。
【0066】
又、第1のバリヤ層7に4元系の材料である例えばInAlGaAsを用い、第1のバリヤ層7、及び、電子蓄積層8に於けるエネルギ・バンド・ギャップを独立に変えることで、正四面体の溝3Aの底及び正四面体の溝を画成する三つの面に於けるバリヤ高さを独立に制御することができる。
【0067】
又、第2のバリヤ層表面にショットキ・コンタクトするゲート電極12を形成してから、そのゲート電極12を利用して自己整合的に表面側のオーミック電極であるドレイン電極10を形成することで、ドレイン電極10と正四面体の溝3Aとの距離をリソグラフィに於ける合わせ精度の程度に小さくし、寄生抵抗の低減や素子面積の縮小に依る集積度の向上を達成することができる。
【0068】
【発明の効果】
本発明の半導体記憶装置では、一導電型半導体基板上に形成された一導電型第1の半導体層及びノンドープ第2の半導体層及び一導電型第3の半導体層からなる積層体と、積層体表面から少なくともノンドープ第2の半導体層内に達し且つ側壁が結晶方位を同じくする三つの結晶面で画成される正四面体の角錐状溝と、正四面体の角錐状溝内に積層形成されたチャネル層及び第1のバリヤ層及びキャリヤ蓄積層及び第2のバリヤ層と、一導電型第3の半導体層表面及び一導電型半導体基板裏面に形成されたオーミック・コンタクトするドレイン及びソース各電極と、第2のバリヤ層表面にショットキ・コンタクトするゲート電極と、少なくとも3元以上の元素からなり且つ正四面体の角錐状溝に於ける尖端でキャリヤ親和力が大となるように元素の比が変わる材料を用いることに依って、ゲート・バイアス電圧が0Vの状態で3次元的に電子を閉じ込める量子ドットに於ける基底準位を量子井戸に於ける基底準位よりも下に生成させたキャリヤ蓄積層と、正四面体の角錐状溝の先端でチャネル層からキャリヤ蓄積層に電子がトンネリングできない程度に厚く且つ正四面体の角錐状溝を画成する三つの面でチャネル層からキャリヤ蓄積層に電子がトンネリングできる程度に薄く構成された第1のバリヤ層とを備え、キャリヤ蓄積層に於いては、ゲート電極に0Vを印加した状態で前記量子ドットに於ける基底準位に電子が存在する状態と存在しない状態の二つの状態を実現する為にゲート電極に0Vを印加した状態で前記量子井戸に於ける基底準位をチャネル層のフェルミ準位に比較して高くなる厚さ及び元素組成比が選択されてなることが基本になっている。
【0069】
前記構成を採ることに依り、フローティング・ゲートをもつフラッシュ・メモリを含む半導体記憶装置に於いて、情報の書き込み、及び、消去を行なう為に印加する電圧を低く抑えることが可能となり、従って、低消費電力化を実現することができるので、電源が限られている電子機器に用いて好適である。
【図面の簡単な説明】
【図1】本発明に於ける基本的な半導体記憶装置を表す要部切断側面図である。
【図2】半導体記憶装置を製造する方法を説明する為の工程要所に於ける半導体記憶装置を表す要部切断説明図である。
【図3】半導体記憶装置を製造する方法を説明する為の工程要所に於ける半導体記憶装置を表す要部切断説明図である。
【図4】半導体記憶装置を製造する方法を説明する為の工程要所に於ける半導体記憶装置を表す要部切断説明図である。
【図5】半導体記憶装置を製造する方法を説明する為の工程要所に於ける半導体記憶装置を表す要部切断説明図である。
【図6】半導体記憶装置を製造する方法を説明する為の工程要所に於ける半導体記憶装置を表す要部切断説明図である。
【図7】本発明に依る半導体記憶装置の動作を説明する為のエネルギ・バンド・ダイヤグラムである。
【図8】本発明に依る半導体記憶装置の動作を説明する為のエネルギ・バンド・ダイヤグラムである。
【図9】本発明に依る半導体記憶装置の動作を説明する為のエネルギ・バンド・ダイヤグラムである。
【図10】本発明に依る半導体記憶装置の動作を説明する為のエネルギ・バンド・ダイヤグラムである。
【符号の説明】
1 一導電型半導体基板
2 一導電型第1の半導体層
3 ノンドープ第2の半導体層
3A 正四面体の溝
4 高濃度にドーピングされた一導電型第3の半導体層
5 絶縁膜
6 チャネル層
7 第1のバリヤ層
8 電子蓄積層(フローティング・ゲート)
9 第2のバリヤ層
10 ドレイン電極
11 ソース電極
12 ゲート電極
S1 溝3Aの壁面に於けるチャネル層6の厚さ
S11 溝3Aの底に於けるチャネル層6の厚さ
S2 溝3Aの壁面に於ける電子蓄積層8の厚さ
S22 溝3Aの底に於ける電子蓄積層8の厚さ
Claims (2)
- 一導電型半導体基板上に形成された一導電型第1の半導体層及びノンドープ第2の半導体層及び一導電型第3の半導体層からなる積層体と、
積層体表面から少なくともノンドープ第2の半導体層内に達し且つ側壁が結晶方位を同じくする三つの結晶面で画成される正四面体の角錐状溝と、
正四面体の角錐状溝内に積層形成されたチャネル層及び第1のバリヤ層及びキャリヤ蓄積層及び第2のバリヤ層と、
一導電型第3の半導体層表面及び一導電型半導体基板裏面に形成されたオーミック・コンタクトするドレイン及びソース各電極と、
第2のバリヤ層表面にショットキ・コンタクトするゲート電極と、
少なくとも3元以上の元素からなり且つ正四面体の角錐状溝に於ける尖端でキャリヤ親和力が大となるように元素の比が変わる材料を用いることに依って、ゲート・バイアス電圧が0Vの状態で3次元的に電子を閉じ込める量子ドットに於ける基底準位を量子井戸に於ける基底準位よりも下に生成させたキャリヤ蓄積層と、
正四面体の角錐状溝の先端でチャネル層からキャリヤ蓄積層に電子がトンネリングできない程度に厚く且つ正四面体の角錐状溝を画成する三つの面でチャネル層からキャリヤ蓄積層に電子がトンネリングできる程度に薄く構成された第1のバリヤ層とを備え、
キャリヤ蓄積層に於いては、ゲート電極に0Vを印加した状態で前記量子ドットに於ける基底準位に電子が存在する状態と存在しない状態の二つの状態を実現する為にゲート電極に0Vを印加した状態で前記量子井戸に於ける基底準位をチャネル層のフェルミ準位に比較して高くなる厚さ及び元素組成比が選択されてなること
を特徴とする半導体記憶装置。 - 一導電型半導体基板上に形成された一導電型第1の半導体層及びノンドープ第2の半導体層及び一導電型第3の半導体層からなる積層体と、
積層体表面から少なくともノンドープ第2の半導体層内に達し且つ側壁が結晶方位を同じくする三つの結晶面で画成される正四面体の角錐状溝と、
正四面体の角錐状溝内に積層形成されたチャネル層及び第1のバリヤ層及びキャリヤ蓄積層及び第2のバリヤ層と、
一導電型第3の半導体層表面及び一導電型半導体基板裏面に形成されたオーミック・コンタクトするドレイン及びソース各電極と、
第2のバリヤ層表面にショットキ・コンタクトするゲート電極と、
少なくとも3元以上の元素からなり且つ正四面体の角錐状溝に於ける尖端で電子親和力が大となるように元素の比が変わる材料を用いることに依って、ゲート・バイアス電圧が0Vの状態で3次元的に電子を閉じ込める量子ドットに於ける基底準位を量子井戸の基底準位よりも下に生成させたキャリヤ蓄積層と、
キャリヤ蓄積層と同じ材料を用いたチャネル層と、
キャリヤ蓄積層とチャネル層との間に介挿され正四面体の角錐状溝の先端で前記キャリヤ蓄積層の前記量子ドットに於ける基底準位と前記チャネル層の量子ドットに於ける基底準位との間で電子がトンネリング可能であり且つ正四面体の角錐状溝を画成する三つの面で前記キャリヤ蓄積層の前記量子井戸と前記チャネル層の量子井戸の基底準位との間で電子がトンネリング可能であり且つ量子井戸及び量子ドットの基底準位間では何れの箇所でもキャリヤ蓄積層とチャネル層との間で電子がトンネリング不可能である厚さに形成した第1のバリヤ層とを備え、
キャリヤ蓄積層及びチャネル層に於いては、ゲート電極に0Vを印加した状態でキャリヤ蓄積層中の量子井戸の基底準位が前記チャネル層のフェルミ準位に比較して高く、キャリヤ蓄積層中の量子ドットの基底準位がチャネル層中の量子ドットの基底準位に比較して低く且つそのエネルギ差がゲート電極に0Vを印加した状態でエネルギ緩和の散乱に寄与するフォノンのエネルギに比較して小さくなるか或いは大きくなる厚さ及び元素組成比が選択されてなること
を特徴とする半導体記憶装置。
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