JP2001119012A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 131
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims abstract description 32
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims abstract description 18
- 230000004888 barrier function Effects 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 8
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 5
- 230000005641 tunneling Effects 0.000 claims description 4
- 239000002096 quantum dot Substances 0.000 abstract description 43
- 230000010354 integration Effects 0.000 abstract description 7
- 230000006870 function Effects 0.000 abstract description 2
- HRPVXLWXLXDGHG-UHFFFAOYSA-N Acrylamide Chemical compound NC(=O)C=C HRPVXLWXLXDGHG-UHFFFAOYSA-N 0.000 abstract 1
- 238000003860 storage Methods 0.000 description 22
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 18
- 150000001875 compounds Chemical class 0.000 description 15
- 238000010586 diagram Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 239000011669 selenium Substances 0.000 description 6
- 239000012535 impurity Substances 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000005284 excitation Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- OEDMOCYNWLHUDP-UHFFFAOYSA-N bromomethanol Chemical compound OCBr OEDMOCYNWLHUDP-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/122—Single quantum well structures
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/122—Single quantum well structures
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
- H01L21/30612—Etching of AIIIBV compounds
- H01L21/30617—Anisotropic liquid etching
Abstract
(57)【要約】
【課題】 量子ドット構造を利用して室温における十分
な機能性の確保を実現し、信頼性の高い究極的な高密度
集積化を達成する半導体装置及び前記構成の作製が容易
な半導体装置の製造方法を提供する。 【解決手段】 ウェハ１に正四面体溝２を形成し、チャ
ネルとして機能する第１の半導体層であるチャネル層２
１と、フローティングゲートとして機能する第２の半導
体層である３層構造のフローティング層２２と、ドレイ
ンコンタクトを確保するための第３の半導体層である電
極コンタクト層２３とから構成されるメモリ部３を形成
する。ここで、フローティング層２２をｐ−ＡｌＧａＡ
ｓ層３１／ｉ−ＩｎＧａＡｓ層３２／ｐ−ＡｌＧａＡｓ
層３３の３層構造に形成する。
な機能性の確保を実現し、信頼性の高い究極的な高密度
集積化を達成する半導体装置及び前記構成の作製が容易
な半導体装置の製造方法を提供する。 【解決手段】 ウェハ１に正四面体溝２を形成し、チャ
ネルとして機能する第１の半導体層であるチャネル層２
１と、フローティングゲートとして機能する第２の半導
体層である３層構造のフローティング層２２と、ドレイ
ンコンタクトを確保するための第３の半導体層である電
極コンタクト層２３とから構成されるメモリ部３を形成
する。ここで、フローティング層２２をｐ−ＡｌＧａＡ
ｓ層３１／ｉ−ＩｎＧａＡｓ層３２／ｐ−ＡｌＧａＡｓ
層３３の３層構造に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に化合物半導体を用いた究極的な
微細構造の半導体メモリに適用して好適である。
の製造方法に関し、特に化合物半導体を用いた究極的な
微細構造の半導体メモリに適用して好適である。
【０００２】
【従来の技術】近年、半導体装置において、低消費電力
で動作する半導体メモリーを高密度で集積化することが
要求されているが、その究極的な素子の候補の一つとし
て、フローティングゲートとして電子の蓄積・放出を行
える量子箱構造（量子ドット構造）及びこの量子ドット
構造への電子のチャージングを電流の変調として検出す
るための微細チャネルを持ついわゆる量子ドットメモリ
ーが期待されている。
で動作する半導体メモリーを高密度で集積化することが
要求されているが、その究極的な素子の候補の一つとし
て、フローティングゲートとして電子の蓄積・放出を行
える量子箱構造（量子ドット構造）及びこの量子ドット
構造への電子のチャージングを電流の変調として検出す
るための微細チャネルを持ついわゆる量子ドットメモリ
ーが期待されている。
【０００３】
【発明が解決しようとする課題】フローティングゲート
を持つフラッシュメモリーの場合、フローティングゲー
トとなる半導体層のサイズを小さくし、究極的には量子
ドット構造とすることで消費電力の低減及び高密度集積
が可能になる。しかしながら、Ｓｉ系の材料で量子ドッ
トメモリーを作製しようとした場合、Ｓｉ／ＳｉＯ2 界
面の界面準位密度が高く、これを低減することが困難で
あるため、クリーンな量子ドット構造を形成することが
困難である。また、化合物半導体の材料では、界面準位
密度は比較的低く、クリーンな量子ドット構造を容易に
形成することができるが、ヘテロ接合障壁高さが低いた
め、低温でのみメモリー動作し、室温でのメモリー保持
時間の確保は不可能である。
を持つフラッシュメモリーの場合、フローティングゲー
トとなる半導体層のサイズを小さくし、究極的には量子
ドット構造とすることで消費電力の低減及び高密度集積
が可能になる。しかしながら、Ｓｉ系の材料で量子ドッ
トメモリーを作製しようとした場合、Ｓｉ／ＳｉＯ2 界
面の界面準位密度が高く、これを低減することが困難で
あるため、クリーンな量子ドット構造を形成することが
困難である。また、化合物半導体の材料では、界面準位
密度は比較的低く、クリーンな量子ドット構造を容易に
形成することができるが、ヘテロ接合障壁高さが低いた
め、低温でのみメモリー動作し、室温でのメモリー保持
時間の確保は不可能である。
【０００４】また、量子ドット構造を利用した半導体装
置の一例が特開平１０−１４４８７７号公報に開示され
ている。この半導体装置は、量子細線上に形成した複数
の量子ドット構造に電子を出し入れすることで、量子細
線の両端に形成されたソース電極−ドレイン電極間を流
れる電流を変調できる素子であり、ソース電極−ドレイ
ン電極間に１個の量子ドット構造のみが存在し、その１
個の量子ドット構造のチャージングで電流を効率的に変
調できる、究極的に少ない電子数で動作させることが可
能な低消費電力メモリ素子であるとされる。しかしなが
ら、微細な量子ドット構造に合わせて、ソース／ドレイ
ン電極及びゲート電極をリソグラフィーにより形成する
ことは不可能であるため、当該半導体装置を歩留まり良
く作製することは極めて困難である。
置の一例が特開平１０−１４４８７７号公報に開示され
ている。この半導体装置は、量子細線上に形成した複数
の量子ドット構造に電子を出し入れすることで、量子細
線の両端に形成されたソース電極−ドレイン電極間を流
れる電流を変調できる素子であり、ソース電極−ドレイ
ン電極間に１個の量子ドット構造のみが存在し、その１
個の量子ドット構造のチャージングで電流を効率的に変
調できる、究極的に少ない電子数で動作させることが可
能な低消費電力メモリ素子であるとされる。しかしなが
ら、微細な量子ドット構造に合わせて、ソース／ドレイ
ン電極及びゲート電極をリソグラフィーにより形成する
ことは不可能であるため、当該半導体装置を歩留まり良
く作製することは極めて困難である。
【０００５】このように、量子ドット構造を利用した半
導体装置は究極的な高密度集積化を達成できる次世代の
半導体メモリとして期待される反面、作製が困難であっ
たり、室温における十分な機能性の確保が困難であると
いう重大な問題を抱えている現況にある。
導体装置は究極的な高密度集積化を達成できる次世代の
半導体メモリとして期待される反面、作製が困難であっ
たり、室温における十分な機能性の確保が困難であると
いう重大な問題を抱えている現況にある。
【０００６】そこで本発明は、量子ドット構造を利用し
て室温における十分な機能性の確保を実現し、信頼性の
高い究極的な高密度集積化を達成する半導体装置及び量
子ドット構造の作製が容易な半導体装置の製造方法を提
供することを目的とする。
て室温における十分な機能性の確保を実現し、信頼性の
高い究極的な高密度集積化を達成する半導体装置及び量
子ドット構造の作製が容易な半導体装置の製造方法を提
供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に、第１導電型の第１の半導体層、第２導
電型の第２の半導体層及び第１導電型の第３の半導体層
が順次積層されてなり、前記第２の半導体層の一部位に
他の部位に比して禁制帯幅の小さい量子箱構造を有し、
前記量子箱構造の価電子帯のエネルギー準位又は前記量
子箱構造のアクセプター準位が前記第１又は第３の半導
体層のフェルミ準位とほぼ同等とされている。
半導体基板上に、第１導電型の第１の半導体層、第２導
電型の第２の半導体層及び第１導電型の第３の半導体層
が順次積層されてなり、前記第２の半導体層の一部位に
他の部位に比して禁制帯幅の小さい量子箱構造を有し、
前記量子箱構造の価電子帯のエネルギー準位又は前記量
子箱構造のアクセプター準位が前記第１又は第３の半導
体層のフェルミ準位とほぼ同等とされている。
【０００８】本発明の半導体装置の一態様において、前
記第１導電型がｎ型、前記第２導電型がｐ型であり、前
記第２の半導体層がｐ−ＡｌＧａＡｓ／ｉ−ＩｎＧａＡ
ｓ／ｐ−ＡｌＧａＡｓの順に積層された構造とされてお
り、電子がｐｎ接合障壁をトンネリングすることによ
り、前記量子箱構造の価電子帯のエネルギー準位のみに
対して当該電子が注入又は放出される。
記第１導電型がｎ型、前記第２導電型がｐ型であり、前
記第２の半導体層がｐ−ＡｌＧａＡｓ／ｉ−ＩｎＧａＡ
ｓ／ｐ−ＡｌＧａＡｓの順に積層された構造とされてお
り、電子がｐｎ接合障壁をトンネリングすることによ
り、前記量子箱構造の価電子帯のエネルギー準位のみに
対して当該電子が注入又は放出される。
【０００９】本発明の半導体装置の一態様において、前
記第１導電型がｎ型、前記第２導電型がｐ型であり、前
記第２の半導体層がｐ−ＡｌＧａＡｓ／ｐ−ＩｎＧａＡ
ｓ／ｐ−ＡｌＧａＡｓの順に積層された構造とされてお
り、電子がｐｎ接合障壁をトンネリングすることによ
り、前記量子箱構造のアクセプター準位のみに対して当
該電子が注入又は放出される。
記第１導電型がｎ型、前記第２導電型がｐ型であり、前
記第２の半導体層がｐ−ＡｌＧａＡｓ／ｐ−ＩｎＧａＡ
ｓ／ｐ−ＡｌＧａＡｓの順に積層された構造とされてお
り、電子がｐｎ接合障壁をトンネリングすることによ
り、前記量子箱構造のアクセプター準位のみに対して当
該電子が注入又は放出される。
【００１０】本発明の半導体装置の製造方法は、半導体
基板に溝状構造を形成する工程と、前記溝状構造内に、
第１導電型の第１の半導体層、第２導電型の第２の半導
体層及び第１導電型の第３の半導体層を順次積層する工
程とを備え、前記第２の半導体層の前記溝状構造の底部
位に他の部位に比して禁制帯幅の小さい量子箱構造を形
成し、前記量子箱構造の価電子帯のエネルギー準位又は
前記量子箱構造のアクセプター準位を前記第１又は第３
の半導体層のフェルミ準位とほぼ同等とする。
基板に溝状構造を形成する工程と、前記溝状構造内に、
第１導電型の第１の半導体層、第２導電型の第２の半導
体層及び第１導電型の第３の半導体層を順次積層する工
程とを備え、前記第２の半導体層の前記溝状構造の底部
位に他の部位に比して禁制帯幅の小さい量子箱構造を形
成し、前記量子箱構造の価電子帯のエネルギー準位又は
前記量子箱構造のアクセプター準位を前記第１又は第３
の半導体層のフェルミ準位とほぼ同等とする。
【００１１】本発明の半導体装置の製造方法の一態様
は、前記第１導電型をｎ型、前記第２導電型をｐ型とし
て、前記第２の半導体層をＭＯＶＰＥ法によりｐ−Ａｌ
ＧａＡｓ／ｉ−ＩｎＧａＡｓ／ｐ−ＡｌＧａＡｓの順に
積層された構造に形成し、前記底部位に前記量子箱構造
を自然に形成する。
は、前記第１導電型をｎ型、前記第２導電型をｐ型とし
て、前記第２の半導体層をＭＯＶＰＥ法によりｐ−Ａｌ
ＧａＡｓ／ｉ−ＩｎＧａＡｓ／ｐ−ＡｌＧａＡｓの順に
積層された構造に形成し、前記底部位に前記量子箱構造
を自然に形成する。
【００１２】本発明の半導体装置の製造方法の一態様
は、前記第１導電型をｎ型、前記第２導電型をｐ型とし
て、前記第２の半導体層をＭＯＶＰＥ法によりｐ−Ａｌ
ＧａＡｓ／ｐ−ＩｎＧａＡｓ／ｐ−ＡｌＧａＡｓの順に
積層された構造に形成し、前記底部位に前記量子箱構造
を自然に形成する。
は、前記第１導電型をｎ型、前記第２導電型をｐ型とし
て、前記第２の半導体層をＭＯＶＰＥ法によりｐ−Ａｌ
ＧａＡｓ／ｐ−ＩｎＧａＡｓ／ｐ−ＡｌＧａＡｓの順に
積層された構造に形成し、前記底部位に前記量子箱構造
を自然に形成する。
【００１３】
【作用】本発明の半導体装置は、第１及び第３の半導体
層に挟持された第２の半導体層に禁制帯幅の小さい量子
箱構造（量子ドット構造）を有しており、この量子箱構
造の価電子帯のエネルギー準位又は量子箱構造のアクセ
プター準位に電子を蓄積することによってメモリとして
動作する。ここで、蓄積された電子が放出させる際に越
えなければならない障壁高さは量子箱構造の禁制帯幅よ
り大きくなるため、熱励起過程による不測の電子の注入
・放出が起こる確率は無視し得る程度に小さくなり、室
温において電子の十分な保持時間が確保されて正確且つ
確実な動作が可能となる。
層に挟持された第２の半導体層に禁制帯幅の小さい量子
箱構造（量子ドット構造）を有しており、この量子箱構
造の価電子帯のエネルギー準位又は量子箱構造のアクセ
プター準位に電子を蓄積することによってメモリとして
動作する。ここで、蓄積された電子が放出させる際に越
えなければならない障壁高さは量子箱構造の禁制帯幅よ
り大きくなるため、熱励起過程による不測の電子の注入
・放出が起こる確率は無視し得る程度に小さくなり、室
温において電子の十分な保持時間が確保されて正確且つ
確実な動作が可能となる。
【００１４】
【発明の実施の形態】以下、本発明を適用した具体的な
諸実施形態について、図面を参照しながら詳細に説明す
る。
諸実施形態について、図面を参照しながら詳細に説明す
る。
【００１５】（第１の実施形態）初めに第１の実施形態
について述べる。ここでは、半導体装置として量子ドッ
ト構造を有する化合物半導体記憶装置を例示する。先
ず、本実施形態の化合物半導体記憶装置の概略構成につ
いて説明する。
について述べる。ここでは、半導体装置として量子ドッ
ト構造を有する化合物半導体記憶装置を例示する。先
ず、本実施形態の化合物半導体記憶装置の概略構成につ
いて説明する。
【００１６】図１は、本実施形態の半導体記憶装置の主
要構成を示す模式図であり、図１（ａ）が概略断面図、
図１（ｂ）が概略平面図である。この半導体記憶装置
は、化合物半導体基板であるｎ−ＧａＡｓ層１１上にノ
ンドープのｉ−ＧａＡｓ層１２及びｎ型のｎ−ＧａＡｓ
層１３が順次積層された構造のウェハ１に、正四面体形
状溝２が形成され、当該溝２内に各種化合物半導体から
なる概略３層構造のメモリ部３が埋設形成され、メモリ
部３上にゲート電極４、メモリ部３の片側にドレイン電
極５、ｎ−ＧａＡｓ層１３の下部にソース電極６が形成
されて構成される。
要構成を示す模式図であり、図１（ａ）が概略断面図、
図１（ｂ）が概略平面図である。この半導体記憶装置
は、化合物半導体基板であるｎ−ＧａＡｓ層１１上にノ
ンドープのｉ−ＧａＡｓ層１２及びｎ型のｎ−ＧａＡｓ
層１３が順次積層された構造のウェハ１に、正四面体形
状溝２が形成され、当該溝２内に各種化合物半導体から
なる概略３層構造のメモリ部３が埋設形成され、メモリ
部３上にゲート電極４、メモリ部３の片側にドレイン電
極５、ｎ−ＧａＡｓ層１３の下部にソース電極６が形成
されて構成される。
【００１７】メモリ部３は、図２に示すように、溝２内
において、ｎ−ＩｎＧａＡｓからなり、チャネルとして
機能する第１の半導体層であるチャネル層２１と、フロ
ーティングゲートとして機能する第２の半導体層である
３層構造のフローティング層２２と、ゲートコンタクト
を確保するための第３の半導体層である電極コンタクト
層２３とから構成されている。
において、ｎ−ＩｎＧａＡｓからなり、チャネルとして
機能する第１の半導体層であるチャネル層２１と、フロ
ーティングゲートとして機能する第２の半導体層である
３層構造のフローティング層２２と、ゲートコンタクト
を確保するための第３の半導体層である電極コンタクト
層２３とから構成されている。
【００１８】フローティング層２２は、電子の注入・放
出が行なわれる電子蓄積層３２を下部障壁層３１及び上
部障壁層３３で挟持した３層構造に形成されており、下
部障壁層３１がチャネル層２１より電子親和力の小さい
ｐ−ＡｌＧａＡｓからなり、電子蓄積層３２が下部障壁
層３１より電子親和力の大きいｉ−ＩｎＧａＡｓ、上部
障壁層３３が電子蓄積層３２より電子親和力の小さいｐ
−ＡｌＧａＡｓからなるものである。
出が行なわれる電子蓄積層３２を下部障壁層３１及び上
部障壁層３３で挟持した３層構造に形成されており、下
部障壁層３１がチャネル層２１より電子親和力の小さい
ｐ−ＡｌＧａＡｓからなり、電子蓄積層３２が下部障壁
層３１より電子親和力の大きいｉ−ＩｎＧａＡｓ、上部
障壁層３３が電子蓄積層３２より電子親和力の小さいｐ
−ＡｌＧａＡｓからなるものである。
【００１９】電極コンタクト層２３は、ｎ−ＧａＡｓか
らなる下部電極コンタクト層３４と、ｎ−ＩｎＧａＡｓ
からなる上部電極コンタクト層３５とが積層されてなる
ものである。
らなる下部電極コンタクト層３４と、ｎ−ＩｎＧａＡｓ
からなる上部電極コンタクト層３５とが積層されてなる
ものである。
【００２０】この半導体記憶装置においては、電子蓄積
層３２の溝２の底部位に相当する箇所に、電子の注入・
放出が行なわれる量子ドット構造４１が形成されてい
る。この場合、下部障壁層３１及び上部障壁層３３には
チャネル層２１と逆導電型（ｐ型）不純物のドーピング
がなされて量子ドット構造４１を含む領域のエネルギー
準位が上昇し、量子ドット構造４１内の価電子帯のエネ
ルギー準位とチャネル層２１のフェルミ準位とがほぼ等
しい値とされている。
層３２の溝２の底部位に相当する箇所に、電子の注入・
放出が行なわれる量子ドット構造４１が形成されてい
る。この場合、下部障壁層３１及び上部障壁層３３には
チャネル層２１と逆導電型（ｐ型）不純物のドーピング
がなされて量子ドット構造４１を含む領域のエネルギー
準位が上昇し、量子ドット構造４１内の価電子帯のエネ
ルギー準位とチャネル層２１のフェルミ準位とがほぼ等
しい値とされている。
【００２１】この半導体記憶装置におけるエネルギー準
位を図４〜図６に示す。ここで、図４は図３におけるＩ
−Ｉ’に沿った断面（（１１１Ｂ）ファセット面）のエ
ネルギーバンドを、図５は図３におけるＩＩ−ＩＩ’に
沿った断面（（１１１Ａ）ファセット面）のエネルギー
バンドを、図６は図３におけるＩＩＩ−ＩＩＩ’に沿っ
た断面のエネルギーバンドをそれぞれ示す。
位を図４〜図６に示す。ここで、図４は図３におけるＩ
−Ｉ’に沿った断面（（１１１Ｂ）ファセット面）のエ
ネルギーバンドを、図５は図３におけるＩＩ−ＩＩ’に
沿った断面（（１１１Ａ）ファセット面）のエネルギー
バンドを、図６は図３におけるＩＩＩ−ＩＩＩ’に沿っ
た断面のエネルギーバンドをそれぞれ示す。
【００２２】この半導体記憶装置は、ｎ−ＧａＡｓ層１
１上のゲート電極４における伝導帯のエネルギー準位か
ら量子ドット構造４１の価電子帯のエネルギー準位へバ
ンド間トンネリングにより電子を注入又は放出して、量
子ドット構造４１の価電子帯のエネルギー準位に電子を
蓄積することにより、記憶素子（メモリ）として動作す
る。
１上のゲート電極４における伝導帯のエネルギー準位か
ら量子ドット構造４１の価電子帯のエネルギー準位へバ
ンド間トンネリングにより電子を注入又は放出して、量
子ドット構造４１の価電子帯のエネルギー準位に電子を
蓄積することにより、記憶素子（メモリ）として動作す
る。
【００２３】即ち、図４（及び図６）に示すように、電
子蓄積層３２の溝２内の底部位では量子ドット構造４１
における価電子帯のエネルギー準位がチャネル層２１の
フェルミ準位ととほぼ同じ値に位置している一方、図５
（及び図６）に示すように、電子蓄積層３２の溝２内の
他の部位では価電子帯のエネルギー準位がチャネル層２
１のフェルミ準位より低エネルギー側に位置しており、
常に電子で満ちている。このことから、当該半導体記憶
装置においては、チャネル層２１のフェルミ準位が量子
ドット構造４１以外では禁制帯中に位置しており、ｐｎ
接合障壁を電子がトンネリングして量子ドット構造４１
の価電子帯のエネルギー準位のみにおいて電子が注入・
放出されることがわかる。ここで、量子ドット構造４１
に蓄積された電子がゲート電極４に放出される際に超え
なければならない障壁高さは、電子蓄積層３２の禁制帯
幅より大きくなるため、熱励起過程により電子の注入放
出が行われる確率は非常に小さくなり、高温（室温）で
の動作が可能になる。
子蓄積層３２の溝２内の底部位では量子ドット構造４１
における価電子帯のエネルギー準位がチャネル層２１の
フェルミ準位ととほぼ同じ値に位置している一方、図５
（及び図６）に示すように、電子蓄積層３２の溝２内の
他の部位では価電子帯のエネルギー準位がチャネル層２
１のフェルミ準位より低エネルギー側に位置しており、
常に電子で満ちている。このことから、当該半導体記憶
装置においては、チャネル層２１のフェルミ準位が量子
ドット構造４１以外では禁制帯中に位置しており、ｐｎ
接合障壁を電子がトンネリングして量子ドット構造４１
の価電子帯のエネルギー準位のみにおいて電子が注入・
放出されることがわかる。ここで、量子ドット構造４１
に蓄積された電子がゲート電極４に放出される際に超え
なければならない障壁高さは、電子蓄積層３２の禁制帯
幅より大きくなるため、熱励起過程により電子の注入放
出が行われる確率は非常に小さくなり、高温（室温）で
の動作が可能になる。
【００２４】以下、本実施形態の化合物半導体記憶装置
の製造方法について説明する。図７は、本実施形態の半
導体記憶装置の製造方法を工程順に示す概略断面図であ
る。
の製造方法について説明する。図７は、本実施形態の半
導体記憶装置の製造方法を工程順に示す概略断面図であ
る。
【００２５】先ず、図７（ａ）に示すように、基板上に
ｎ型半導体層としてＳｅ（セレン）を濃度５×１０
18（／ｃｍ3 ）に高濃度ドープしてなるｎ−ＧａＡｓ層
１１を厚み０．１μｍ程度に、次にノンドープ半導体層
としてドープしていないｉ−ＧａＡｓ層１２を厚み３μ
ｍ程度に、次にｎ型半導体層としてＳｅを濃度５×１０
18（／ｃｍ3 ）に高濃度ドープしてなるｎ−ＧａＡｓ層
１３を厚み０．１μｍ程度に順次形成し、ウェハ１を作
製する。
ｎ型半導体層としてＳｅ（セレン）を濃度５×１０
18（／ｃｍ3 ）に高濃度ドープしてなるｎ−ＧａＡｓ層
１１を厚み０．１μｍ程度に、次にノンドープ半導体層
としてドープしていないｉ−ＧａＡｓ層１２を厚み３μ
ｍ程度に、次にｎ型半導体層としてＳｅを濃度５×１０
18（／ｃｍ3 ）に高濃度ドープしてなるｎ−ＧａＡｓ層
１３を厚み０．１μｍ程度に順次形成し、ウェハ１を作
製する。
【００２６】続いて、図７（ｂ）に示すように、ウェハ
ー１上にプラズマＣＶＤによりＳｉＯ2 の絶縁膜７を膜
厚２００ｎｍ程度に堆積した後、ＥＢリソグラフィーに
より絶縁膜７に直径１μｍ程度の微細な開口８を例えば
１０μｍ程度の一定のピッチで形成する。次に、開口８
からウェハ１を例えばブロムメタノールを用いて異方的
にエッチングすることにより正四面体形状溝２を形成す
る。このとき、溝２の頂点がｎ−ＧａＡｓ層１１とｉ−
ＧａＡｓ層１２の界面近傍に位置するように形成する。
ー１上にプラズマＣＶＤによりＳｉＯ2 の絶縁膜７を膜
厚２００ｎｍ程度に堆積した後、ＥＢリソグラフィーに
より絶縁膜７に直径１μｍ程度の微細な開口８を例えば
１０μｍ程度の一定のピッチで形成する。次に、開口８
からウェハ１を例えばブロムメタノールを用いて異方的
にエッチングすることにより正四面体形状溝２を形成す
る。このとき、溝２の頂点がｎ−ＧａＡｓ層１１とｉ−
ＧａＡｓ層１２の界面近傍に位置するように形成する。
【００２７】続いて、図７（ｃ）に示すように、構２内
にＭＯＶＰＥ再成長法により、ｎ型ドープされた電子親
和力の大きい半導体層として例えばＳｅを１×１０
18（／ｃｍ3 ）に高濃度ドープしてなるｎ−ＩｎＧａＡ
ｓを膜厚１５ｎｍ程度に堆積してチャネル層２１を形成
する。
にＭＯＶＰＥ再成長法により、ｎ型ドープされた電子親
和力の大きい半導体層として例えばＳｅを１×１０
18（／ｃｍ3 ）に高濃度ドープしてなるｎ−ＩｎＧａＡ
ｓを膜厚１５ｎｍ程度に堆積してチャネル層２１を形成
する。
【００２８】次に、チャネル層２１より電子親和力の小
さい半導体層（第１のバリア層）として例えばＣ（カー
ボン）をドーパントとするｐ−ＡｌＧａＡｓを膜厚１５
ｎｍ程度に堆積して下部障壁層３１を形成した後、下部
障壁層３１より電子親和力の大きい半導体層としてノン
ドープのｉ−ＩｎＧａＡｓを膜厚１０ｎｍ程度に堆積し
て電子蓄積層３２を形成し、更に電子蓄積層３２より電
子親和力の小さい半導体層（第２のバリア層）としてＣ
をドーパントとするｐ−ＡｌＧａＡｓを膜厚１０ｎｍ程
度に堆積して上部障壁層３３を形成する。これら下部障
壁層３１、電子蓄積層３２及び上部障壁層３３からフロ
ーティング層２２が構成される。
さい半導体層（第１のバリア層）として例えばＣ（カー
ボン）をドーパントとするｐ−ＡｌＧａＡｓを膜厚１５
ｎｍ程度に堆積して下部障壁層３１を形成した後、下部
障壁層３１より電子親和力の大きい半導体層としてノン
ドープのｉ−ＩｎＧａＡｓを膜厚１０ｎｍ程度に堆積し
て電子蓄積層３２を形成し、更に電子蓄積層３２より電
子親和力の小さい半導体層（第２のバリア層）としてＣ
をドーパントとするｐ−ＡｌＧａＡｓを膜厚１０ｎｍ程
度に堆積して上部障壁層３３を形成する。これら下部障
壁層３１、電子蓄積層３２及び上部障壁層３３からフロ
ーティング層２２が構成される。
【００２９】ここで、（１１１）Ａファセット面上へ下
部障壁層３１を成長させる際に、容易にＣが取り込ま
れ、且つ電子蓄積層３２を成長させることにより、正四
面体形状溝２の底部位において自然に量子ドット構造４
１が形成されることになる。これにより、溝２の底部位
の（１１１）Ｂファセット面上では量子ドット構造４１
の価電子帯のエネルギー準位がフェルミ準位より高エネ
ルギー側に位置し、（１１１）Ａファセット面上では価
電子帯のエネルギー準位がフェルミ準位より低エネルギ
ー側に位置するようになる。
部障壁層３１を成長させる際に、容易にＣが取り込ま
れ、且つ電子蓄積層３２を成長させることにより、正四
面体形状溝２の底部位において自然に量子ドット構造４
１が形成されることになる。これにより、溝２の底部位
の（１１１）Ｂファセット面上では量子ドット構造４１
の価電子帯のエネルギー準位がフェルミ準位より高エネ
ルギー側に位置し、（１１１）Ａファセット面上では価
電子帯のエネルギー準位がフェルミ準位より低エネルギ
ー側に位置するようになる。
【００３０】次に、例えばＳｅを１×１０18（／ｃ
ｍ3 ）に高濃度ドープしたｎ−ＧａＡｓを膜厚１００ｎ
ｍ程度に堆積して下部電極コンタクト層３４を形成した
後、同様にＳｅを１×１０18（／ｃｍ3 ）に高濃度ドー
プしたｎ−ＩｎＧａＡｓを膜厚１００ｎｍ程度に堆積し
て上部電極コンタクト層３５を順次成長させる。これら
下部及び上部電極コンタクト層３４，３５により、ゲー
ト電極４の電極コンタクト層２３が構成される。
ｍ3 ）に高濃度ドープしたｎ−ＧａＡｓを膜厚１００ｎ
ｍ程度に堆積して下部電極コンタクト層３４を形成した
後、同様にＳｅを１×１０18（／ｃｍ3 ）に高濃度ドー
プしたｎ−ＩｎＧａＡｓを膜厚１００ｎｍ程度に堆積し
て上部電極コンタクト層３５を順次成長させる。これら
下部及び上部電極コンタクト層３４，３５により、ゲー
ト電極４の電極コンタクト層２３が構成される。
【００３１】続いて、図７（ｄ）に示すように、電極コ
ンタクト層２３上に例えばＡ１を膜厚２００ｎｍ程度に
蒸着し、電極形状にパターニングすることにより、ゲー
ト電極４を形成する。
ンタクト層２３上に例えばＡ１を膜厚２００ｎｍ程度に
蒸着し、電極形状にパターニングすることにより、ゲー
ト電極４を形成する。
【００３２】次に、図７（ｅ）に示すように、正四面体
状の開口８の周囲における電極コンタクト層２３、及び
ウェハ１の裏面にＡｕＧｅ／Ａｕを膜厚５０ｎｍ／２０
０ｎｍ程度に蒸着し、４５０℃で１分間アロイ処理を施
すことにより、オーミック電極として機能するドレイン
電極５及びソース電極６を形成する。
状の開口８の周囲における電極コンタクト層２３、及び
ウェハ１の裏面にＡｕＧｅ／Ａｕを膜厚５０ｎｍ／２０
０ｎｍ程度に蒸着し、４５０℃で１分間アロイ処理を施
すことにより、オーミック電極として機能するドレイン
電極５及びソース電極６を形成する。
【００３３】以上の工程により、量子ドット構造４１の
価電子帯のエネルギー準位に電子を出し入れし、正四面
体形状溝２における（１１１）Ａファセット面上に形成
したＦＥＴチャネルを流れる電流値の変化として検出す
る半導体記憶装置が作製される。
価電子帯のエネルギー準位に電子を出し入れし、正四面
体形状溝２における（１１１）Ａファセット面上に形成
したＦＥＴチャネルを流れる電流値の変化として検出す
る半導体記憶装置が作製される。
【００３４】このように、本実施形態によれば、量子ド
ット構造４１を利用して室温における十分な機能性の確
保を可能とし、信頼性の高い究極的な高密度集積化を達
成する半導体記憶装置が実現できる。
ット構造４１を利用して室温における十分な機能性の確
保を可能とし、信頼性の高い究極的な高密度集積化を達
成する半導体記憶装置が実現できる。
【００３５】なお、本実施形態では、メモリ部３の構造
をチャネル層２１／フローティング層２２／電極コンタ
クト層２３の３層構造とし、それぞれｎ型層／ｐ型層／
ｎ型層として構成したが、当該３層構造を、ｐ型層／ｎ
型層／ｐ型層として構成してもよい。この場合、フロー
ティング層２２の構造を例えばｎ−ＡｌＧａＡｓ／ｉ−
ＩｎＧａＡｓ／ｎ−ＡｌＧａＡｓとする。当該半導体記
憶装置においては、電子の替わりにホール（正孔）がキ
ャリアとなる。
をチャネル層２１／フローティング層２２／電極コンタ
クト層２３の３層構造とし、それぞれｎ型層／ｐ型層／
ｎ型層として構成したが、当該３層構造を、ｐ型層／ｎ
型層／ｐ型層として構成してもよい。この場合、フロー
ティング層２２の構造を例えばｎ−ＡｌＧａＡｓ／ｉ−
ＩｎＧａＡｓ／ｎ−ＡｌＧａＡｓとする。当該半導体記
憶装置においては、電子の替わりにホール（正孔）がキ
ャリアとなる。
【００３６】（第２の実施形態）次いで、本発明の第２
の実施形態について説明する。ここでは、第１の実施形
態と同様に、半導体装置として量子ドット構造を有する
化合物半導体記憶装置を例示するが、フレーティングゲ
ートの性質が若干異なる点で相違する。なお、第１の実
施形態で示した構成部材等と同一のものについては同符
号を記して説明を省略する。
の実施形態について説明する。ここでは、第１の実施形
態と同様に、半導体装置として量子ドット構造を有する
化合物半導体記憶装置を例示するが、フレーティングゲ
ートの性質が若干異なる点で相違する。なお、第１の実
施形態で示した構成部材等と同一のものについては同符
号を記して説明を省略する。
【００３７】図８は、本実施形態の半導体記憶装置の正
四面体形状溝の近傍の様子を示す概略断面図である。正
四面体形状溝２内に各種化合物半導体からなる概略３層
構造のメモリ部５１が埋設形成され、メモリ部３上にゲ
ート電極４、メモリ部３の型側にドレイン電極５、ｎ−
ＧａＡｓ層１３下にソース電極６が形成されて構成され
る。
四面体形状溝の近傍の様子を示す概略断面図である。正
四面体形状溝２内に各種化合物半導体からなる概略３層
構造のメモリ部５１が埋設形成され、メモリ部３上にゲ
ート電極４、メモリ部３の型側にドレイン電極５、ｎ−
ＧａＡｓ層１３下にソース電極６が形成されて構成され
る。
【００３８】メモリ部５１は、図９に示すように、溝２
内において、ｎ−ＩｎＧａＡｓからなり、チャネルとし
て機能する第１の半導体層であるチャネル層２１と、フ
ローティングゲートとして機能する第２の半導体層であ
る３層構造のフローティング層５２と、ドレインコンタ
クトを確保するための第３の半導体層である電極コンタ
クト層２３とから構成されている。
内において、ｎ−ＩｎＧａＡｓからなり、チャネルとし
て機能する第１の半導体層であるチャネル層２１と、フ
ローティングゲートとして機能する第２の半導体層であ
る３層構造のフローティング層５２と、ドレインコンタ
クトを確保するための第３の半導体層である電極コンタ
クト層２３とから構成されている。
【００３９】フローティング層５２は、電子の注入・放
出が行なわれる電子蓄積層３２を下部障壁層３１及び上
部障壁層３３で挟持した３層構造に形成されており、下
部障壁層３１がチャネル層２１より電子親和力の小さい
ｐ−ＡｌＧａＡｓからなり、電子蓄積層５３が下部障壁
層３１より電子親和力の大きいｐ−ＩｎＧａＡｓ、上部
障壁層３３が電子蓄積層５３より電子親和力の小さいｐ
−ＡｌＧａＡｓからなるものである。
出が行なわれる電子蓄積層３２を下部障壁層３１及び上
部障壁層３３で挟持した３層構造に形成されており、下
部障壁層３１がチャネル層２１より電子親和力の小さい
ｐ−ＡｌＧａＡｓからなり、電子蓄積層５３が下部障壁
層３１より電子親和力の大きいｐ−ＩｎＧａＡｓ、上部
障壁層３３が電子蓄積層５３より電子親和力の小さいｐ
−ＡｌＧａＡｓからなるものである。
【００４０】この半導体記憶装置においては、電子蓄積
層５３の溝２の底部位に相当する箇所に、電子の注入・
放出が行なわれる量子ドット構造５４が形成されてい
る。この場合、下部障壁層３１及び上部障壁層３３には
チャネル層２１と逆導電型（ｐ型）不純物のドーピング
がなされて量子ドット構造５４を含む領域のエネルギー
準位が上昇し、電子蓄積層５３には下部障壁層３１及び
上部障壁層３３に比して低濃度のｐ型不純物のドーピン
グがなされており、量子ドット構造５４内のアクセプタ
ー準位とチャネル層２１のフェルミ準位とがほぼ等しい
値とされている。
層５３の溝２の底部位に相当する箇所に、電子の注入・
放出が行なわれる量子ドット構造５４が形成されてい
る。この場合、下部障壁層３１及び上部障壁層３３には
チャネル層２１と逆導電型（ｐ型）不純物のドーピング
がなされて量子ドット構造５４を含む領域のエネルギー
準位が上昇し、電子蓄積層５３には下部障壁層３１及び
上部障壁層３３に比して低濃度のｐ型不純物のドーピン
グがなされており、量子ドット構造５４内のアクセプタ
ー準位とチャネル層２１のフェルミ準位とがほぼ等しい
値とされている。
【００４１】そして、この半導体記憶装置は、ｎ−Ｇａ
Ａｓ基板１１上のゲート電極４における伝導帯のエネル
ギー準位から量子ドット構造５４のアクセプター準位へ
バンド間トンネリングにより電子を注入または放出し
て、量子ドット構造５４のアクセプター準位に電子を蓄
積することにより、メモリーとして動作する。
Ａｓ基板１１上のゲート電極４における伝導帯のエネル
ギー準位から量子ドット構造５４のアクセプター準位へ
バンド間トンネリングにより電子を注入または放出し
て、量子ドット構造５４のアクセプター準位に電子を蓄
積することにより、メモリーとして動作する。
【００４２】本実施形態の半導体記憶装置の製造方法
は、第１の実施形態のそれとほぼ同様であるが、フロー
ティング層５２の形成工程に若干の相違がある。即ち、
例えばＣ（カーボン）をドーパントとするｐ−ＡｌＧａ
Ａｓを膜厚１５ｎｍ程度に堆積して下部障壁層３１を形
成した後、下部障壁層３１より電子親和力の大きい半導
体層として同様にＣをドーパントとするｐ−ＩｎＧａＡ
ｓを膜厚１０ｎｍ程度に堆積して電子蓄積層５３を形成
し、更に電子蓄積層６３より電子親和力の小さい半導体
層（第２のバリア層）としてＣをドーパントとするｐ−
ＡｌＧａＡｓを膜厚１０ｎｍ程度に堆積して上部障壁層
３３を形成する。ここで、電子蓄積層５３の不純物濃度
を、下部及び上部障壁層３１，３３に比して低濃度とな
るように調節する。
は、第１の実施形態のそれとほぼ同様であるが、フロー
ティング層５２の形成工程に若干の相違がある。即ち、
例えばＣ（カーボン）をドーパントとするｐ−ＡｌＧａ
Ａｓを膜厚１５ｎｍ程度に堆積して下部障壁層３１を形
成した後、下部障壁層３１より電子親和力の大きい半導
体層として同様にＣをドーパントとするｐ−ＩｎＧａＡ
ｓを膜厚１０ｎｍ程度に堆積して電子蓄積層５３を形成
し、更に電子蓄積層６３より電子親和力の小さい半導体
層（第２のバリア層）としてＣをドーパントとするｐ−
ＡｌＧａＡｓを膜厚１０ｎｍ程度に堆積して上部障壁層
３３を形成する。ここで、電子蓄積層５３の不純物濃度
を、下部及び上部障壁層３１，３３に比して低濃度とな
るように調節する。
【００４３】ここで、（１１１）Ａファセット面上へ下
部障壁層３１及び電子蓄積層５３を成長させる際に、容
易にＣが取り込まれ、正四面体形状溝２の底部位におい
て自然に量子ドット構造５４が形成されることになる。
これにより、溝２の底部位の（１１１）Ｂファセット面
上では量子ドット構造５４のアクセプター準位がフェル
ミ準位より高エネルギー側に位置し、（１１１）Ａファ
セット面上ではアクセプター準位がフェルミ準位より低
エネルギー側に位置するようになる。
部障壁層３１及び電子蓄積層５３を成長させる際に、容
易にＣが取り込まれ、正四面体形状溝２の底部位におい
て自然に量子ドット構造５４が形成されることになる。
これにより、溝２の底部位の（１１１）Ｂファセット面
上では量子ドット構造５４のアクセプター準位がフェル
ミ準位より高エネルギー側に位置し、（１１１）Ａファ
セット面上ではアクセプター準位がフェルミ準位より低
エネルギー側に位置するようになる。
【００４４】その他の工程については第１の実施形態と
同様であり、これにより量子ドット構造５４のアクセプ
ター準位に電子を出し入れし、正四面体形状溝２におけ
る（１１１）Ａファセット面上に形成したＦＥＴチャネ
ルを流れる電流値の変化として検出する半導体記憶装置
が作製される。
同様であり、これにより量子ドット構造５４のアクセプ
ター準位に電子を出し入れし、正四面体形状溝２におけ
る（１１１）Ａファセット面上に形成したＦＥＴチャネ
ルを流れる電流値の変化として検出する半導体記憶装置
が作製される。
【００４５】このように、本実施形態によれば、量子ド
ット構造５４を利用して室温における十分な機能性の確
保を可能とし、信頼性の高い究極的な高密度集積化を達
成する半導体記憶装置が実現できる。
ット構造５４を利用して室温における十分な機能性の確
保を可能とし、信頼性の高い究極的な高密度集積化を達
成する半導体記憶装置が実現できる。
【００４６】以下に示す各態様もまた、本発明を構成す
る。
る。
【００４７】本発明の態様１は、化合物半導体基板上
に、第１導電型の第１の化合物半導体層、第２導電型の
第２の化合物半導体層及び第１導電型の第３の化合物半
導体層が順次積層されてなる半導体装置であって、前記
第２の化合物半導体層の一部位に他の部位に比して禁制
帯幅の小さい量子箱構造を有し、前記量子箱構造の価電
子帯のエネルギー準位又は前記量子箱構造のアクセプタ
ー準位が前記第１又は第３の化合物半導体層のフェルミ
準位とほぼ同等とされていることを特徴とする。
に、第１導電型の第１の化合物半導体層、第２導電型の
第２の化合物半導体層及び第１導電型の第３の化合物半
導体層が順次積層されてなる半導体装置であって、前記
第２の化合物半導体層の一部位に他の部位に比して禁制
帯幅の小さい量子箱構造を有し、前記量子箱構造の価電
子帯のエネルギー準位又は前記量子箱構造のアクセプタ
ー準位が前記第１又は第３の化合物半導体層のフェルミ
準位とほぼ同等とされていることを特徴とする。
【００４８】本発明の態様２は、請求項２に記載の半導
体装置であって、前記量子箱構造のの近傍の前記第１の
半導体層に微細なチャネルを有し、電子の前記量子箱構
造へのチャージングを検出することを特徴とする。
体装置であって、前記量子箱構造のの近傍の前記第１の
半導体層に微細なチャネルを有し、電子の前記量子箱構
造へのチャージングを検出することを特徴とする。
【００４９】本発明の態様３は、前記態様２に記載の半
導体装置であって、前記第２の半導体層のｐ−ＡｌＧａ
Ａｓ／ｉ−ＩｎＧａＡｓ／ｐ−ＡｌＧａＡｓ構造におい
て、下側のｐ−ＡｌＧａＡｓが厚く、上側のｐ−ＡｌＧ
ａＡｓが薄く形成されており、前記第３の半導体層と前
記量子箱構造との間で前記上側のｐ−ＡｌＧａＡｓを介
して電子の出し入れを行うことを特徴とする。この場
合、書き込み消去ゲート電圧がドレイン電圧に影響され
ることがない。
導体装置であって、前記第２の半導体層のｐ−ＡｌＧａ
Ａｓ／ｉ−ＩｎＧａＡｓ／ｐ−ＡｌＧａＡｓ構造におい
て、下側のｐ−ＡｌＧａＡｓが厚く、上側のｐ−ＡｌＧ
ａＡｓが薄く形成されており、前記第３の半導体層と前
記量子箱構造との間で前記上側のｐ−ＡｌＧａＡｓを介
して電子の出し入れを行うことを特徴とする。この場
合、書き込み消去ゲート電圧がドレイン電圧に影響され
ることがない。
【００５０】本発明の態様４は、前記態様２に記載の半
導体装置であって、前記態様３に記載の半導体装置であ
って、前記第２の半導体層のｐ−ＡｌＧａＡｓ／ｉ−Ｉ
ｎＧａＡｓ／ｐ−ＡｌＧａＡｓ構造において、下側のｐ
−ＡｌＧａＡｓが薄く、上側のｐ−ＡｌＧａＡｓが厚く
形成されており、前記微細なチャネルと前記量子箱構造
との間で前記下側のｐ−ＡｌＧａＡｓを介して電子の出
し入れを行うことを特徴とする。この場合、ゲート電極
のリーク電流を低減することができる。
導体装置であって、前記態様３に記載の半導体装置であ
って、前記第２の半導体層のｐ−ＡｌＧａＡｓ／ｉ−Ｉ
ｎＧａＡｓ／ｐ−ＡｌＧａＡｓ構造において、下側のｐ
−ＡｌＧａＡｓが薄く、上側のｐ−ＡｌＧａＡｓが厚く
形成されており、前記微細なチャネルと前記量子箱構造
との間で前記下側のｐ−ＡｌＧａＡｓを介して電子の出
し入れを行うことを特徴とする。この場合、ゲート電極
のリーク電流を低減することができる。
【００５１】本発明の態様５は、前記態様３に記載の半
導体装置であって、前記第３の半導体層がｎ−ＧａＡｓ
／ｎ−ＩｎＧａＡｓの順に積層された構造とされている
ことを特徴とする。この場合、ｐｎ障壁高さを小さくし
てトンネル確率を向上させ、書き込み消去動作を高速化
することができる。
導体装置であって、前記第３の半導体層がｎ−ＧａＡｓ
／ｎ−ＩｎＧａＡｓの順に積層された構造とされている
ことを特徴とする。この場合、ｐｎ障壁高さを小さくし
てトンネル確率を向上させ、書き込み消去動作を高速化
することができる。
【００５２】
【発明の効果】本発明によれば、量子ドット構造を利用
して室温における十分な機能性を確保し、信頼性の高い
究極的な高密度集積化を達成する半導体装置の実現を可
能とし、更には当該半導体装置を容易且つ確実に製造す
ることができる。
して室温における十分な機能性を確保し、信頼性の高い
究極的な高密度集積化を達成する半導体装置の実現を可
能とし、更には当該半導体装置を容易且つ確実に製造す
ることができる。
【図１】本発明の第１の実施形態の半導体記憶装置の主
要構成を示す模式図である。
要構成を示す模式図である。
【図２】第１の実施形態の半導体記憶装置のメモリ部
（ＴＳＲ）の構造を示す模式図である。
（ＴＳＲ）の構造を示す模式図である。
【図３】第１の実施形態の半導体記憶装置のメモリ部
（ＴＳＲ）近傍の様子を示す概略断面図である。
（ＴＳＲ）近傍の様子を示す概略断面図である。
【図４】図３におけるＩ−Ｉ’に沿った断面（（１１１
Ｂ）ファセット面）のエネルギーバンドを示す特性図で
ある。
Ｂ）ファセット面）のエネルギーバンドを示す特性図で
ある。
【図５】図３におけるＩＩ−ＩＩ’に沿った断面（（１
１１Ａ）ファセット面）のエネルギーバンドを示す特性
図である。
１１Ａ）ファセット面）のエネルギーバンドを示す特性
図である。
【図６】図３におけるＩＩＩ−ＩＩＩ’に沿った断面の
エネルギーバンドを示す特性図である。
エネルギーバンドを示す特性図である。
【図７】第１の実施形態の半導体記憶装置の製造方法を
工程順に示す概略断面図である。
工程順に示す概略断面図である。
【図８】第２の実施形態の半導体記憶装置の正四面体形
状溝の近傍の様子を示す概略断面図である。
状溝の近傍の様子を示す概略断面図である。
【図９】第２の実施形態の半導体記憶装置のメモリ部
（ＴＳＲ）の構造を示す模式図である。
（ＴＳＲ）の構造を示す模式図である。
１ ウェハ ２ 正四面体形状溝 ３，５１ メモリ部 ４ ゲート電極 ５ ドレイン電極 ６ ソース電極 ７ 絶縁膜 ８ 開口 １１，１３ ｎ−ＧａＡｓ層 １２ ｉ−ＧａＡｓ層 ２１ チャネル層 ２２，５２ フローティング層 ２３ 電極コンタクト層 ３１ 下部障壁層 ３２，５３ 電子蓄積層 ３３ 上部障壁層 ３４ 下部電極コンタクト層 ３５ 上部電極コンタクト層 ４１，５４ 量子ドット構造
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792
Claims (6)
- 【請求項１】 半導体基板上に、第１導電型の第１の半
導体層、第２導電型の第２の半導体層及び第１導電型の
第３の半導体層が順次積層されてなり、 前記第２の半導体層の一部位に他の部位に比して禁制帯
幅の小さい量子箱構造を有し、前記量子箱構造の価電子
帯のエネルギー準位又は前記量子箱構造のアクセプター
準位が前記第１又は第３の半導体層のフェルミ準位とほ
ぼ同等とされていることを特徴とする半導体装置。 - 【請求項２】 前記第１導電型がｎ型、前記第２導電型
がｐ型であり、 前記第２の半導体層がｐ−ＡｌＧａＡｓ／ｉ−ＩｎＧａ
Ａｓ／ｐ−ＡｌＧａＡｓの順に積層された構造とされて
おり、 電子がｐｎ接合障壁をトンネリングすることにより、前
記量子箱構造の価電子帯のエネルギー準位のみに対して
当該電子が注入又は放出されることを特徴とする請求項
１に記載の半導体装置。 - 【請求項３】 前記第１導電型がｎ型、前記第２導電型
がｐ型であり、 前記第２の半導体層がｐ−ＡｌＧａＡｓ／ｐ−ＩｎＧａ
Ａｓ／ｐ−ＡｌＧａＡｓの順に積層された構造とされて
おり、 電子がｐｎ接合障壁をトンネリングすることにより、前
記量子箱構造のアクセプター準位のみに対して当該電子
が注入又は放出されることを特徴とする請求項１に記載
の半導体装置。 - 【請求項４】 半導体基板に溝状構造を形成する工程
と、 前記溝状構造内に、第１導電型の第１の半導体層、第２
導電型の第２の半導体層及び第１導電型の第３の半導体
層を順次積層する工程とを備え、 前記第２の半導体層の前記溝状構造の底部位に他の部位
に比して禁制帯幅の小さい量子箱構造を形成し、前記量
子箱構造の価電子帯のエネルギー準位又は前記量子箱構
造のアクセプター準位を前記第１又は第３の半導体層の
フェルミ準位とほぼ同等とすることを特徴とする半導体
装置の製造方法。 - 【請求項５】 前記第１導電型をｎ型、前記第２導電型
をｐ型として、 前記第２の半導体層をＭＯＶＰＥ法によりｐ−ＡｌＧａ
Ａｓ／ｉ−ＩｎＧａＡｓ／ｐ−ＡｌＧａＡｓの順に積層
された構造に形成し、前記底部位に前記量子箱構造を自
然に形成することを特徴とする請求項４に記載の半導体
装置の製造方法。 - 【請求項６】 前記第１導電型をｎ型、前記第２導電型
をｐ型として、 前記第２の半導体層をＭＯＶＰＥ法によりｐ−ＡｌＧａ
Ａｓ／ｐ−ＩｎＧａＡｓ／ｐ−ＡｌＧａＡｓの順に積層
された構造に形成し、前記底部位に前記量子箱構造を自
然に形成することを特徴とする請求項４に記載の半導体
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29419899A JP2001119012A (ja) | 1999-10-15 | 1999-10-15 | 半導体装置及びその製造方法 |
| US09/635,691 US6459120B1 (en) | 1999-10-15 | 2000-08-10 | Semiconductor device and manufacturing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29419899A JP2001119012A (ja) | 1999-10-15 | 1999-10-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001119012A true JP2001119012A (ja) | 2001-04-27 |
Family
ID=17804597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29419899A Pending JP2001119012A (ja) | 1999-10-15 | 1999-10-15 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6459120B1 (ja) |
| JP (1) | JP2001119012A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100822335B1 (ko) | 2006-11-14 | 2008-04-16 | 한양대학교 산학협력단 | 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자 및그 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9245896B2 (en) | 2014-02-14 | 2016-01-26 | International Business Machines Corporation | Junction field-effect floating gate quantum dot memory switch |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0927612A (ja) * | 1995-07-10 | 1997-01-28 | Fujitsu Ltd | 量子効果半導体装置とその製造方法 |
| JPH10144877A (ja) * | 1996-09-13 | 1998-05-29 | Toshiba Corp | メモリセル |
| JPH10173181A (ja) * | 1996-12-12 | 1998-06-26 | Sony Corp | 電子素子 |
| JPH10303408A (ja) * | 1997-04-30 | 1998-11-13 | Fujitsu Ltd | 半導体装置 |
| JPH11145409A (ja) * | 1997-11-13 | 1999-05-28 | Fujitsu Ltd | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69419371T2 (de) * | 1993-09-02 | 1999-12-16 | Hamamatsu Photonics Kk | Photoemitter, Elektronenröhre, und Photodetektor |
| US6011271A (en) * | 1994-04-28 | 2000-01-04 | Fujitsu Limited | Semiconductor device and method of fabricating the same |
| EP0709902B1 (en) * | 1994-10-26 | 2002-01-23 | Mitsubishi Chemical Corporation | Light-emitting semiconductor device and method for manufacturing the same |
| US5656821A (en) * | 1995-03-09 | 1997-08-12 | Fujitsu Limited | Quantum semiconductor device with triangular etch pit |
-
1999
- 1999-10-15 JP JP29419899A patent/JP2001119012A/ja active Pending
-
2000
- 2000-08-10 US US09/635,691 patent/US6459120B1/en not_active Expired - Fee Related
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| KR100822335B1 (ko) | 2006-11-14 | 2008-04-16 | 한양대학교 산학협력단 | 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자 및그 제조 방법 |
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| Publication number | Publication date |
|---|---|
| US6459120B1 (en) | 2002-10-01 |
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