JP2001085795A - 半導体素子および半導体発光素子 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、所定のバンドギャップを有する第
１の半導体層と、これと同一又はこれより大きなバンド
ギャップを有する第２の半導体層とを互いに接合してな
る半導体素子において、第１の半導体層から第２の半導
体層へ、接合障壁を越えて少数キャリアとして漏れて行
くオーバーフローキャリアを、少ない不純物添加濃度に
おいて抑圧することが可能な半導体素子および半導体発
光素子を提供する。 【解決手段】 ソース層１（活性層）を、これより大き
なバンドギャップを有してこのソース層１にヘテロ接合
されて、ソース層１からオーバーフローキャリアが漏洩
して行くリーク層２（クラッド層）とを備えた半導体発
光素子において、リーク層２の接合の近傍に所定の間隔
を置いてリーク層２よりバンドギャップの大きいリーク
キャリア障壁層４、６を形成するとともに、その間にキ
ャリアオーバーフローブロック層５を形成してオーバー
フローキャリアを抑圧する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体のｐ−ｎ接
合または半導体ヘテロ接合の近傍におけるキャリアオー
バーフローが原因となり、動作特性が制限を受ける半導
体素子に関し、さらに、半導体レーザを始めとする半導
体発光素子の活性層近傍または、埋め込み層のｐ−ｎ接
合に関する。

【０００２】

【従来の技術】図９および図１０を参照して、従来のダ
ブルヘテロ構造を有する半導体レーザ（ＬＤ）、スーパ
ールミネッセントダイオード（ＳＬＤ）などの半導体発
光素子の従来技術を説明する。

【０００３】図９および図１０は、従来の半導体発光素
子の構成を示す図である。

【０００４】図９において、活性層４１は、ｎ形クラッ
ド層（第１のクラッド層）４２およびｐ型クラッド層
（第２のクラッド層）４３に狭まれており、活性層４１
と第１のクラッド層４２との間および活性層４１と第２
のクラッド層４３との間は、それぞれヘテロ障壁４４，
４５を成すダブルヘテロ構造で構成されている。

【０００５】このような半導体発光素子においては、高
出力動作時において、活性層４１内のキャリア密度およ
び温度が高くなり、キャリアが活性層４１から第２のク
ラッド層４３へ、ヘテロ障壁４５を越えてあふれ、漏れ
て行く。このキャリアオーバーフローのため無効電流が
顕著となり、注入電流を増加しても光出力は飽和してし
まい、増加しない状態となってしまう。

【０００６】すなわち、このとき、活性層４１内の電子
エネルギー分布４６は、第２のクラッド層４３の伝導帯
端４３ａを越えて高くなった部分（ハッチングで表わさ
れている部分）がヘテロ障壁４５を超えて第２のクラッ
ド層４３に、オーバフロー電子４７として漏れていく。

【０００７】なお、図９において、４２ａおよび４２ｂ
は、第１のクラッド層４２の伝導帯端および価電子帯端
を表わし、４３ｂは第２のクラッド層４３の価電子帯端
を表わしている。

【０００８】また、４８はホールエネルギー分布、４９
は伝導帯フェルミ準位、５０は価電子帯フェルミ準位を
表わしている。

【０００９】このような、キャリアオーバーフローを抑
圧するには、図１０に示すように、活性層４１と第２ク
ラッド層４３との間のヘテロ障壁４５を高くすることが
行なわれる。

【００１０】図１０に示すように、ヘテロ障壁４５を高
くすることによって、電子エネルギー分布４６のうち斜
線で示した部分、すなわちｐ型クラッド層にオーバーフ
ローしていく電子の密度４７を減少させることができ
る。

【００１１】このヘテロ障壁４５を高くするには、次の
３つの手段がある。

【００１２】（１） 第２のクラッド層４３の不純物濃
度を高めること。

【００１３】（２） 第２のクラッド層４３を、より大
きなバンドギャップを有する材料で構成すること。

【００１４】（３） 第２のクラッド層４３内の活性層
４１に隣接した位置に多重量子障壁（Ｍｕｌｔｉ−Ｑｕ
ａｎｔｕｍ Ｂａｒｒｉｅｒ：ＭＱＢ）を設けること。

【００１５】以上の３つの手段には、それぞれ、次のよ
うな問題がある。

【００１６】（１） このオーバーフローを起こす主な
キャリアは、有効質量が小さくモビリティが大きい電子
である。電子のオーバーフローを抑圧するためには、電
子が漏れて行く第２のクラッド層４３の添加不純物であ
るアクセプターの濃度を高くする必要がある。

【００１７】しかし、半導体発光素子においては、アク
セプターの濃度を高くすることは価電子帯間吸収に起因
する光吸収の割合が大きくなるため、むしろ光出力の低
下を招くと言う問題があった。

【００１８】（２） ＧａＩｎＡｓＰ／ＩｎＰ系半導体
発光素子についてみてみると、ＩｎＰに格子整合が取れ
るバンドギャップの大きな混晶材料としてＡｌＧａＡｓ
Ｓｂ系があるが、この混晶の結晶成長は難しいばかりで
なく、この混晶には酸化されやすいＡｌが含まれている
ため、埋め込み構造を形成するための埋め込み層の再成
長工程が大変困難となる。

【００１９】また、一般的にバンドギャップの大きい材
料はアクセプターの活性化率が低いため、ホールのフェ
ルミ準位が低いばかりではなく材料の電気抵抗が大きく
なり、この面でも実用化が困難となっている。

【００２０】このため、従来からクラッド層に使用され
ているＩｎＰが事実上最大のバンドギャップを有する半
導体となる。

【００２１】（３） ＭＱＢは、伊賀氏らにより提案さ
れた構造（Ｅｌｅｃｔｒｏｎ．Ｌｅｔｔ．，２２，１０
０８，１９８６）であり、この構造とすることは、空間
的な周期ポテンシャルに入射する電子の波動関数の分散
特性を、このポテンシャル高さと周期により制御して障
壁を実効的に高める手法である。

【００２２】しかし、半導体発光素子が動作している状
態は、活性層４１の近傍の電場や温度が常に揺らいでい
るが、このような条件においても、ＭＱＢの設計値と実
際の周期ポテンシャルの誤差として、周期精度はサブナ
ノメートルが、また、エネルギーは数ミリエレクトロン
ボルト以下が要求され、これを満たさない場合はトンネ
ル効果により障壁は消失してしまい、この構造の有効性
の再現は極めて難しい。

【００２３】これらの問題から、従来は、（１）に述べ
たように、不純物濃度を高めることにより、第２のクラ
ッド層４３の多数キャリアのフェルミ準位を高くしてオ
ーバーフローキャリアに対するヘテロ障壁５を高くする
ことが行われてきた。

【００２４】

【発明が解決しようとする課題】本発明は、所定のバン
ドギャップを有する第１の半導体層と、これと同一又は
これより大きなバンドギャップを有する第２の半導体層
とを互いに接合してなる半導体素子において、第１の半
導体層から第２の半導体層へ、接合障壁を越えて少数キ
ャリアとして漏れて行くオーバーフローキャリアを、少
ない不純物添加濃度において抑圧することが可能な半導
体素子および半導体発光素子を提供する。

【００２５】

【課題を解決するための手段】本発明に係る半導体素子
は、オーバーフローキャリアを供給するソース層１と、
該ソース層と同一又はこれより大きなバンドギャップを
有して該ソース層に接合されて前記オーバーフローキャ
リアが漏洩して行くリーク層２と、該接合の近傍の該リ
ーク層に所定の間隔を置いて設けられ、該リーク層より
バンドギャップ又はヘテロ障壁の大きい第１および第２
のリークキャリア障壁層４、６を備え、該第１および第
２のリークキャリア障壁層の間にキャリアオーバーフロ
ーブロック層５を形成したものである。

【００２６】また、本発明に係る半導体発光素子は、活
性層１３と、該活性層の一方にヘテロ接合され、該活性
層よりバンドギャップの大きい第１のクラッド層１２
と、該活性層の他方にヘテロ接合され、該活性層よりバ
ンドギャップの大きい第２のクラッド層１４とを備えた
半導体発光素子において、前記第２のクラッド層が、前
記活性層とのヘテロ接合の近傍に所定の間隔を置いて前
記第２のクラッド層よりバンドギャップの大きい第１お
よび第２のリークキャリア障壁層１５、１７を備え、前
記第１および第２のリークキャリア障壁層の間にキャリ
アオーバーフローブロック層１６を形成したものであ
る。

【００２７】

【発明の実施の形態】本発明は、ホールのトンネル確率
が小さいことに着目し、クラッド層側にホールの量子井
戸を形成し価電子帯側の状態密度を減少させ、少ないア
クセプタドープ量で価電子帯フェルミ準位を高くするこ
とである。これにより伝導帯側のヘテロ障壁が高くな
り、活性層からの電子のオーバーフローが抑圧される。

【００２８】アクセプタのドープ量が少なくて良いこと
は、価電子帯間吸収の減少による半導体発光素子の性能
の低下から解放され高性能化が実現できる。従来は、短
波長半導体発光素子や高温動作素子を実現する為にはバ
ンドギャップの大きなクラッド層材料の採用が必須であ
るが、この様な素材においてはアクセプタの活性化率が
低く、高いホールフェルミ準位の実現が困難となってい
る。本発明はこの様な問題の解決に有効である。

【００２９】本発明は、ＧａＩｎＡｓＰ系半導体に限ら
れるものではなく、バンドラインナップを調整し量子井
戸を形成できる材料であれば、歪みの有無に関わらず全
ての半導体材料に適用できる汎用性を有している。

【００３０】本発明に係る半導体素子の実施形態例１を
図１を参照して説明する。

【００３１】図１は、本発明に係る半導体素子の構成の
１例を示す図であり、ソース層より大きなバンドギャッ
プを有したリーク層が接合されて成る構成例である。

【００３２】図１において、ソース層１はオーバーフロ
ーキャリアを供給する半導体層であり、リーク層２はこ
のオーバーフローキャリアが漏洩して行く半導体層であ
る。そして、半導体発光素子例えば半導体レーザの場
合、上記ソース層１およびリーク層２は、後述するがそ
れぞれ活性層およびクラッド層に相当する。リーク層２
はソース層１より大きいバンドギャップを有し、ソース
層１にヘテロ接合で積層されて構成されている。

【００３３】このリーク層２には、ソース層１との接合
の近傍に、スペーサ層３を介して、リーク層２のバンド
ギャップより大きいバンドギャップを有する２つのリー
クキャリア障壁層４、６を所定の間隔を置いて設け、こ
の２つのリークキャリア障壁層４、６の間にキャリアオ
ーバーフローブロック層５を電子およびホールの波動関
数のコヒーレント長程度の層厚で設けてある。

【００３４】なお、１ａ〜６ａおよび１ｂ〜６ｂは各層
のバンドギャップの伝導帯端および価電子帯端を示し、
点線は各層間の結合を示す。

【００３５】リーク層２、リークキャリア障壁層４、
６、キャリアオーバーフローブロック層５には同種のド
ーパント（導伝型を決定する不純物）が添加されてお
り、キャリアオーバーフローブロック層５内のキャリア
が、この層とリークキャリア障壁層４、６の間に生じる
ヘテロ障壁により量子閉じ込めされる。

【００３６】なお、ヘテロ障壁は、伝導帯側および価電
子帯側の両方に存在する例を示したが、伝導帯側又は価
電子帯側のいずれか一方に存在するように構成しても良
い。

【００３７】また、スペーサ層３は省略しても良い。

【００３８】次に、図２および図３を参照して、量子閉
じ込め効果と状態密度について説明する。

【００３９】図２は、量子閉じ込めの有無によるホール
の状態密度を表わす図、図３は同一のフェルミ準位にお
ける量子閉じ込めの有無とホールのエネルギー分布を表
す図であり、図３（ａ）は量子閉じ込めが無い場合、図
３（ｂ）は量子閉じ込めがある場合を示している。

【００４０】図２は、縦軸が電子エネルギーを、横軸が
ホールの状態密度を表わしている。

【００４１】この量子閉じ込め効果が有る場合には、こ
の効果が無い場合に比べて半導体の状態密度が減少す
る。

【００４２】この状態密度とは、半導体の中において、
運動エネルギー（Ｅｋ）を持つキャリア（電子，ホー
ル）が運動エネルギー（Ｅｋ）を中心に微少エネルギー
幅の間に、単位体積当たりに存在するキャリア数のこと
である。

【００４３】半導体のキャリア密度、即ち、半導体内の
単位体積当たりに存在するキャリア数は、この状態密度
にフェルミ−デイラック統計関数を掛けたものを、０か
ら無限までのエネルギー領域で積分して得られる。

【００４４】この状態密度の値が大きいほどキャリア密
度の値も大きくなる。

【００４５】このフェルミ−ディラック統計関数とは、
主量子数、方位量子数、磁気量子数およびスピン量子数
で決まる量子状態を、異なる２つ以上の粒子が、同時に
持つことはない粒子群に適用される。

【００４６】このフェルミ−ディラック統計関数は０と
１との間に値をもつ、エネルギーに関する粒子の単調減
少もしくは単調増加する分布関数であり、特に、この関
数値が０．５となるエネルギーの値はフェルミ準位と呼
ばれる。

【００４７】半導体も含めた物質系では、定常状態にお
いて、このフェルミ準位は全て同一の値となる。

【００４８】次に、図２を参照して、この状態密度が減
少する理由を価電子帯のホールを例にとって述べると次
のようになる。

【００４９】量子閉じ込めが無いバルク結晶の場合に
は、ホールの状態密度は、電子エネルギーが減少するに
従って、２次関数型で増大する。一方、量子閉じ込め効
果が有る場合には、量子閉じ込めが無いバルク結晶の場
合の状態密度関数を包絡線として、階段状に増大し、か
つ、状態密度は、０にはならないという著しい特徴があ
る。

【００５０】図３は、同一のフェルミ準位における、量
子閉じ込め効果がある場合と無い場合とについて、ホー
ル密度に対するエネルギー分布の例を示した。（ａ）は
量子効果の無い場合であり、（ｂ）は有る場合を示す。
図中の斜線で示した面積が、キャリア密度に対応する。

【００５１】これらの図から、同一のフェルミ準位では
量子閉じ込め効果がある場合は、これが無い場合に比べ
て明らかにキャリア密度が小さいことが分る。

【００５２】以上説明したように、キャリア密度が同一
である場合には、量子閉じ込め効果が有ることによりフ
ェルミ準位のエネルギー値が、電子エネルギーでは低く
（ホールエネルギーでは高く）なる。

【００５３】金属や半導体などの物質が複数接合されて
いるとき、これらのバンドラインナップは、フェルミ準
位エネルギーが一致するように配置する。それ故、本発
明の半導体素子の構造により、キャリアオーバーフロー
ブロック層のホールフェルミ準位のエネルギーが、本発
明を用いない場合に比較して高くなるが、これは、価電
子帯フェルミ準位が一致するようバンドラインナップが
配列するため、同一の不純物添加量においても伝導帯側
の障壁が高くなることを意味している。

【００５４】このため、本発明の半導体素子を例えば半
導体レーザのｐ型導電性のクラッド層内の活性層の近傍
に適用すると価電子帯間吸収の増大を抑圧しながら電子
がｐ型導電性のクラッド層に漏洩して行く現象を抑える
ことが可能となり、半導体レーザの高出力化および高温
動作特性の向上が可能となる。

【００５５】また、一方、本発明の半導体素子を例えば
半導体レーザのｎ−ｐ−ｎ又はｐ−ｎ−ｐ型埋め込み層
のｐ−ｎおよびｎ−ｐ接合に適用すると、これは、ソー
ス層とリーク層が同一のバンドギャップの場合に相当す
る。

【００５６】従来は、埋め込み層を貫通するように流れ
るために活性層で光に変換されない無効電流を抑圧する
ため、埋め込み層への不純物添加量を増大していた。し
かし、このようにすると活性層近傍のｐ型導電性の埋め
込み層に依る価電子帯間吸収が強くなること、および埋
め込み層自体の電気抵抗が低くなり無効電流の抑圧効果
が弱くなることのため半導体レーザの高出力動作特性の
向上が困難な状況になっていた。

【００５７】しかし、本発明を埋め込み層に適用するこ
とにより不純物濃度が相対的に少ない場合においても無
効電流に対する高い障壁が可能となるため、価電子帯間
吸収および埋め込み層電気抵抗の低下を抑圧しながら有
効な埋め込み層を実現することができる。

【００５８】次に、本発明に係る半導体発光素子の実施
形態例１を図４および図５を参照して説明する。

【００５９】図４は、本発明に係る半導体発光素子の実
施形態例１の構成を示す図、図５は、同じく動作を説明
するための図である。

【００６０】図において、１２はｎ型クラッド層（ｎ型
ＩｎＰクラッド層又は第１のクラッド層ともいう）、１
２ａはその伝導帯端、１２ｂはその価電子帯端、１３は
活性層、１８はｐ型クラッド層（ｐ型ＩｎＰクラッド層
又は第２のクラッド層ともいう）、１４はスぺーサ層、
１５および１７はリークキャリア障壁層、１６はキャリ
アオーバーフローブロック層、２５は伝導帯フェルミ準
位、２６は価電子帯フェルミ準位である。

【００６１】なお、図４に示した半導体発光素子は、半
導体レーザなどダブルヘテロ構造を有するもので、図２
を参照して説明した本発明に係る半導体素子を応用した
ものである。

【００６２】図２の符号を、図４の符号に対応させると
次のようになる。すなわち、ソース層１が活性層１３
に、リーク層２がｐ型クラッド層１８に、スペーサ層３
がスペーサ層１４に、クリークキャリア障壁層４、６は
リークキャリア障壁層１５，１７に、キャリアオーバー
フローブロック層５はキャリアオーバーフローブロック
層１６にそれぞれ対応している。

【００６３】なお、キャリアオーバーフロー現象はキャ
リア電子において顕著に現われるため、図４においては
ｐ型クラッド層１８側にキャリアオーバーフローブロッ
ク層１６とリークキャリア障壁層１５，１７（矢印Ａで
示す。「本発明の層構造」という。）を設け、また説明
を簡単にするためキャリアオーバーフローブロック層１
６のバンドギャップをｐ型クラッド層１８のバンドギャ
ップと同一にしてある。

【００６４】次に、図５を参照して、図４に示された半
導体発光素子を動作させたときのバンドラインアップを
説明する。

【００６５】図５においては、活性層１３は不純物が無
添加（ノンドープ）である場合を示す。この場合、活性
層１３には電子とホールが同時に供給される、いわゆ
る、ダブルインジェクションとなる。

【００６６】このようなダブルインジェクションのと
き、ｐ型クラッド層１８と活性層１３とのホールフェル
ミ準位が一致し、また、ｎ型クラッド層１２と活性層１
３との電子のフェルミ準位が一致するようにバンドライ
ンナップが配列する。

【００６７】そうすると、量子閉じ込め効果による状態
密度が低減して、キャリアオーバーフローブロック層１
６が伝導帯側方向に押し上げられて、その伝導帯端がｐ
型クラッド層１８の伝導帯端よりも押し上げられ、活性
層１３からオーバーフローした電子を効果的にブロック
する。

【００６８】また、キャリアオーバーフローブロック層
１６およびリークキャリア障壁層１５，１７ともに、基
板結晶との格子整合を取る必要性は必ずしも無く、格子
緩和が生じない範囲で歪みを印加してバンドギャップを
拡大することは、キャリアオーバーフローの抑圧効果を
高めるために大変有効であることは明らかである。

【００６９】すなわち、バンドギャップの拡大は伸張歪
みを半導体結晶に印加することによっても実現されるた
め、伸張歪みをキャリアオーバーフローブロック層１６
およびリークキャリア障壁層１５、１７からなる本発明
の層構造に加えるのである。

【００７０】この歪み量は、これらの層を成長する時点
における結晶成長材料の供給量により制御され、また、
本発明の層構造における層厚の上限は各層厚で重み付け
された歪み量：εから計算されるＪ．Ｗ．Ｍａｔｔｈｅ
ｗｓとＡ．Ｅ．Ｂｌａｋｅｓｌｅｅにより提案された臨
界膜厚（Ｊ．Ｃｒｙｓｔ．Ｇｒｏｗｔｈ２７，１１８，
１９７４）以内の層厚で形成すればよく、このように設
定することにより結晶格子緩和に起因した結晶欠陥の発
生を回避しながら本発明の構成を実現できる。

【００７１】この重み付け歪み量は、例えばキャリアオ
ーバーフローブロック層１６およびリークキャリア障壁
層１５、１７の層厚と歪み量を、それぞれ、ｄ₁ ，ε₁
およびｄ₂ ，ε₂ とすると、

【００７２】

【数１】 ε＝（ｄ₁ ε₁ ＋２ｄ₂ ε₂ ）／（ｄ₁ ＋２ｄ₂ ） となり、この関係を本発明に適用すると、キャリアオー
バーフローブロック層１６およびリークキャリア障壁層
１５、１７からなる層厚は数十ｎｍとなる。

【００７３】また、キャリアオーバーフローブロック層
１６およびリークキャリア障壁層１５、１７からなる本
発明の層構造を、圧縮歪みを有する層で挟み込んで成
る、いわゆる歪み補償構造を採用すると、本発明の層構
造の上限は、ほぼ解消可能となり、歪み層の数がｎ層存
在する場合、各層の層厚：ｄ_j および歪み量：ε_j が満
たすべき関係は以下のようになる。

【００７４】

【数２】 次に、ｎ型クラッド層１２はドナー不純物をドーピング
し、ｎ型導伝層を形成し、スペーサ層１４、リークキャ
リア障壁層１５，１７、キャリアオーバーフローブロッ
ク層１６およびｐ型クラッド層１８はアクセプタ不純物
をドーピングしｐ型導伝層を形成する。

【００７５】次に、本発明に係る半導体発光素子の製造
手順の１例を図６を参照して説明する。

【００７６】図６は、本発明に係る半導体発光素子の製
造手順を説明するための図である。図６は、具体的に
は、半導体発光素子の１実施形態であるＧａＩｎＡｓＰ
／ＩｎＰ埋め込み型半導体レーザを光出射端側から見た
図である。

【００７７】まず、次のようにして、図６（ａ）に示す
エピタキシャル成長基板３０を製造する。

【００７８】ｎ型ＩｎＰ基板１１上にｎ型ＩｎＰクラッ
ド層１２、ノンドープのバルクもしくは量子井戸を含む
活性層１３、ノンドープもしくはアクセプタを添加した
ＩｎＰもしくはＧａＩｎＡｓＰよりなるスぺーサ層１
４、ｐ型ＧａＩｎＰリークキャリア障壁層１５、ｐ型Ｇ
ａＩｎＰもしくはＩｎＰもしくはＧａＩｎＡｓＰよりな
るキャリアオーバーフローブロック層１６、ｐ型ＧａＩ
ｎＰリークキャリア障壁層１７、ｐ型ＩｎＰクラッド層
１８を順次、有機金属気相成長（ＯＭＶＰＥ）法などで
結晶成長してなる、エピタキシャル成長基板３０を製造
する。

【００７９】この、エピタキシャル成長基板３０上に幅
数μｍのＳｉ系耐酸誘電体膜２１を数１００μｍ間隔で
形成した後、化学エッチング法によりｎ型ＩｎＰクラッ
ド層１２を活性層１３の下側から２μｍ程度残して削り
取り、メサ状のストライプを形成して、図６（ｂ）に示
すメサ形成基板３１を製造する。

【００８０】この、メサ形成基板３１上に、ｐ型ＩｎＰ
第１埋め込み層１９、ｎ型ＩｎＰ第２埋め込み層２０を
順次、結晶成長して埋め込み層を形成した後、Ｓｉ系耐
酸誘電体膜をフッ化水素などで除去し、ｐ型ＧａＩｎＡ
ｓＰよりなるコンタクト層２１を成長して、図６（ｃ）
に示す埋め込み基板３２を製造する。

【００８１】次に、この埋め込み基板３２のｎ型導電側
にＡｕ−Ｇｅ２３、ｐ型導電側にＡｕ−Ｚｎ２４を真空
蒸着法により被着し、熱処理を行いオーミック電極形成
基板３３を製造する。

【００８２】引き続き、このオーミック電極形成基板３
３をメサストライプ垂直方向に数１００から１０００μ
ｍ間隔で劈開切断した後、メサストライプを中心に幅数
１００μｍ間隔で切断して、図６（ｄ）に示す半導体レ
ーザチップを完成させる。なお、前述の図６（ａ）〜
（ｄ）は、このチップ単位の図を示したものである。

【００８３】従来、半導体レーザ、スーパールミネッセ
ントダイオード、発光ダイオードなどの半導体発光素子
は、キャリアの発光再結合が起きる活性層を、それより
バンドギャップの大きな、第１導電型および第２導電型
の二つのクラッド層によって、積層方向に、挟んで二つ
のヘテロ接合を形成してなる、いわゆるダブルヘテロ構
造としている。

【００８４】このダブルヘテロ構造は、キャリアおよび
光を活性層に閉じ込める効果があり、誘導放出が効果的
に行われるため高性能な半導体発光素子において不可欠
な構造となっている。

【００８５】しかし、半導体発光素子から高い光出力を
取り出すためには、大きな電流を素子に注入することに
なるので、活性層内のキャリア密度が高くなるばかりで
なく高温度状態で素子を動作させる事になる。

【００８６】このような状態では、活性層からクラッド
層へ向けて、バンドラインナップの差、即ち、ヘテロ障
壁を越えてキャリアがあふれ漏れて行く、いわゆる、キ
ャリアオーバーフローが顕著となり無効電流が増大する
ため、注入電流を増加しても光出力の増加は飽和してい
た。

【００８７】これに対して、本発明に係る半導体素子の
実施形態例１で説明したようなソース層１およびリーク
層２を、それぞれ前述の半導体発光素子の活性層１３お
よび第２のクラッド層１８に採用することにより、キャ
リアオーバーフローブロック層１６への量子閉じ込め効
果により、状態密度が減少して、少ないキャリア密度、
即ち、このキャリア密度を供給する添加不純物の量が少
ない場合においても、電子エネルギーで見たホールのフ
ェルミ準位は相対的に低く、また、電子のフェルミ準位
は高くなる。

【００８８】通常、半導体発光素子はキャリアの緩和速
度が、０．１ピコ秒程度と極めて速いため、どのような
使用条件においても、活性層の近傍では、ほぼ定常状態
が実現されるため、活性層とクラッド層のフェルミ準位
は一致する。

【００８９】そのため、本発明の半導体発光素子に本発
明の半導体素子の構造を採用することにより、少ない不
純物添加量において、活性層１３から第２のクラッド層
１８に少数キャリアとしてオーバーフローするキャリア
に対するヘテロ障壁を高くすることができる。

【００９０】半導体発光素子においては、一般的に、ア
クセプタ不純物の添加量が多くなると、活性層１３で発
生した光が、スピン−軌道相互作用分裂帯の電子を、重
いホールもしくは軽いホール帯へ励起するために吸収さ
れる、いわゆる価電子帯間吸収が強くなるので、キャリ
アオーバーフローを抑圧しても半導体発光素子の光出力
の向上には繋がらないことが明らかになっているが、不
純物添加量を少なくできる本発明に係る半導体発光素子
は、特に、アクセプタを添加不純物とするｐ側クラッド
層形成において利点がある。

【００９１】これらの結果から、本発明を採用すること
により半導体発光素子の高出力動作のみならず高い環境
温度での動作性能の向上が可能となる。

【００９２】次に、図７を参照して本発明に係る半導体
発光素子の実施形態例２を説明する。

【００９３】図７は、本発明に係る発導体発光素子の実
施形態例２を示す図である。この実施形態例２は、キャ
リアオーバーフローブロック層１６およびリークキャリ
ア障壁層１５，１７からなる層構成を多数積層させ、電
子に対する障壁高さの高い領域を広く取る構成とした例
であり、電子オーバーフロー効果を、より抑圧すること
ができる。

【００９４】また、図８は、本発明に係る半導体発光素
子の実施形態例３を示す図であり、この実施形態例３
は、キャリアオーバーフローブロック層１６およびリー
クキャリア障壁層１５，１７からなる層構成を適当な間
隔をおいて積層し、電子に対する多重量子障壁（ＭＱ
Ｂ）とした例である。通常、ＭＱＢは、クラッド層より
もバンドギャップの小さな材料の組み合わせから成る
が、本実施形態例３は、ヘテロ障壁を、より大きくでき
る為ＭＱＢのポテンシャル振幅が拡大可能となり、ＭＱ
Ｂの効果をより一層高めることができる。

【００９５】

【発明の効果】請求項１の発明に係る半導体素子は、ソ
ース層とリーク層とのヘテロ結合の近傍のリーク層側
に、所定の間隔でリークキャリア障壁層を設け、その間
にキャリアオーバーフローブロック層を設けたので、キ
ャリアオーバーフローを抑圧するのにリーク層における
少ない不純物添加量で達成することができる。

【００９６】また、請求項２の発明に係る半導体発光素
子は、請求項１の発明に係る半導体素子を用いて、活性
層と第２のクラッド層とのヘテロ結合の近傍の第２のク
ラッド層側に、所定の間隔でリークキャリア障壁層を設
け、その間にキャリアオーバーフローブロック層を設け
たので、活性層からのキャリアオーバーフローを抑圧す
るのに第２のクラッド層側における少ない不純物添加量
で達成することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体素子の実施形態例の構成を
示す図である。

【図２】量子閉じ込めの有無によるホールの状態密度を
表す図である。

【図３】同一のフェルミ準位における量子閉じ込めの有
無とホールのエネルギー分布を表わす図である。

【図４】本発明に係る半導体発光素子の実施形態例１の
構成を示す図である。

【図５】本発明に係る半導体発光素子の実施形態例１の
動作を説明するための図である。

【図６】本発明に係る半導体発光素子の製造手順を説明
するための図である。

【図７】本発明に係る半導体発光素子の実施形態例２の
構成を示す図である。

【図８】本発明に係る半導体発光素子の実施形態例３の
構成を示す図である。

【図９】従来の半導体発光素子の構成を示す図である。

【図１０】従来の半導体発光素子の構成を示す図であ
る。

【符号の説明】

１ ソース層 １ａ 伝導帯端 １ｂ 価電子帯端 ２ リーク層 ２ａ 伝導帯端 ２ｂ 価電子帯端 ３ スぺーサ層 ３ａ 伝導帯端 ３ｂ 価電子帯端 ４ リークキャリア障壁層 ４ａ 伝導帯端 ４ｂ 価電子帯端 ５ キャリアオーバーフローブロック層 ５ａ 伝導帯端 ５ｂ 価電子帯端 ６ リークキャリア障壁層 ６ａ 伝導帯端 ６ｂ 価電子帯端 １１ ｎ型ＩｎＰ基板 １２ 第１のクラッド層 １３ 活性層 １４ スペーサ層 １５ リークキャリア障壁層 １６ キャリアオーバーフローブロック層 １７ リークキャリア障壁層 １８ 第２のクラッド層 １９ 第１埋め込み層 ２０ 第２埋め込み層 ２１ Ｓｉ系耐酸誘電体膜 ２２ コンタクト層 ２３ ＡｕＧｅ ２４ ＡｕＺｎ ２５ 伝導帯フェルミ準位 ２６ 価電子帯フェルミ準位 ３０ エピタキシャル成長基板 ３１ メサ形成基板 ３２ 埋め込み基板 ３３ オーミック電極形成基板

Claims (2)

【特許請求の範囲】
1. 【請求項１】 オーバーフローキャリアを供給するソー
   ス層（１）と、該ソース層と同一又はこれより大きなバ
   ンドギャップを有して該ソース層に接合されて前記オー
   バーフローキャリアが漏洩して行くリーク層（２）と、 該接合の近傍の該リーク層に所定の間隔を置いて設けら
   れ、該リーク層よりバンドギャップ又はヘテロ障壁の大
   きい第１および第２のリークキャリア障壁層（４、６）
   を備え、 該第１および第２のリークキャリア障壁層の間にキャリ
   アオーバーフローブロック層（５）を形成したことを特
   徴とする半導体素子。
2. 【請求項２】 活性層（１３）と、 該活性層の一方にヘテロ接合され、該活性層よりバンド
   ギャップの大きい第１のクラッド層（１２）と、該活性
   層の他方にヘテロ接合され、該活性層よりバンドギャッ
   プの大きい第２のクラッド層（１４）とを備えた半導体
   発光素子において、 前記第２のクラッド層が、前記活性層とのヘテロ接合の
   近傍に所定の間隔を置いて前記第２のクラッド層よりバ
   ンドギャップの大きい第１および第２のリークキャリア
   障壁層（１５、１７）を備え、 前記第１および第２のリークキャリア障壁層の間にキャ
   リアオーバーフローブロック層（１６）を形成したこと
   を特徴とする半導体発光素子。