JP3199329B2 - 半導体レーザ装置の製造方法 - Google Patents
半導体レーザ装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体レーザ装置及びそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】光通信システムの大容量化、通信ネット
ワークの高度化にともない、光発信源である半導体レー
ザの高効率化、変調速度の高速化等の特性改善を得るた
めに高抵抗埋め込み型半導体レーザが注目されている。
高抵抗埋め込み型半導体レーザでは、活性領域の両側に
埋め込まれる高抵抗半導体層により、活性層を通らずに
流れるリーク電流は効果的に抑制され、またｐｎ接合を
埋め込み層に用いた埋め込み型半導体レーザに比べてレ
ーザ素子の電気容量を低減しているので変調速度が早
い。このような半導体レーザの従来例として特開平２−
２０６１９２号公報に示される図９のような埋め込み型
半導体レーザが知られている。
ワークの高度化にともない、光発信源である半導体レー
ザの高効率化、変調速度の高速化等の特性改善を得るた
めに高抵抗埋め込み型半導体レーザが注目されている。
高抵抗埋め込み型半導体レーザでは、活性領域の両側に
埋め込まれる高抵抗半導体層により、活性層を通らずに
流れるリーク電流は効果的に抑制され、またｐｎ接合を
埋め込み層に用いた埋め込み型半導体レーザに比べてレ
ーザ素子の電気容量を低減しているので変調速度が早
い。このような半導体レーザの従来例として特開平２−
２０６１９２号公報に示される図９のような埋め込み型
半導体レーザが知られている。
【０００３】ｎ型半導体基板１１上にｎ型クラッド層１
２と活性層１３とｐ型クラッド層１４とを含んだストラ
イプ状活性領域と、この活性領域の両側に電子を捕獲す
る深い準位を有する高抵抗半導体層１７とｎ型半導体層
６１を積層している。ｐ型クラッド層１４とｎ型半導体
層６１上にはｐ型キャップ層１８が形成されている。ｎ
型半導体層６１がｐ型キャップ層１８と高抵抗半導体層
１７を分離して、正孔に対する障壁となっており、ｐ型
キャップ層１８からの正孔と、高抵抗半導体層１７の深
い準位に捕獲された電子による再結合電流を抑制してい
る。６２はｐ型コンタクト層、１９、２０は電極であ
る。
２と活性層１３とｐ型クラッド層１４とを含んだストラ
イプ状活性領域と、この活性領域の両側に電子を捕獲す
る深い準位を有する高抵抗半導体層１７とｎ型半導体層
６１を積層している。ｐ型クラッド層１４とｎ型半導体
層６１上にはｐ型キャップ層１８が形成されている。ｎ
型半導体層６１がｐ型キャップ層１８と高抵抗半導体層
１７を分離して、正孔に対する障壁となっており、ｐ型
キャップ層１８からの正孔と、高抵抗半導体層１７の深
い準位に捕獲された電子による再結合電流を抑制してい
る。６２はｐ型コンタクト層、１９、２０は電極であ
る。
【０００４】しかしながらｎ型半導体層６１を、正孔に
対する障壁の効果をもたせて形成するにあたり、その厚
さは小数キャリア拡散長（ｐｎ接点から、順方向にバイ
アスを加えた時小数キャリアの濃度が空乏層に入る直前
の地点での濃度に対して半分の値になる地点までの長
さ）程度に設定し、かつｎ型半導体層のキャリア濃度は
動作時の注入キャリア濃度（ｎ型半導体層６１に注入す
るホール濃度）よりも大きくなるようにしなくてはなら
ない。なぜならば小数キャリア拡散長よりもｎ型半導体
層６１の厚さが薄ければホールは通りぬけてしまうし、
厚いとキャップ層１８の歪みが大きくなる。また、ｎ型
半導体層６１のキャリア濃度が低いとホールを止められ
ない。等の理由による。したがってこのｎ型半導体層の
厚さ及びキャリア濃度の制御が著しく困難であった。
対する障壁の効果をもたせて形成するにあたり、その厚
さは小数キャリア拡散長（ｐｎ接点から、順方向にバイ
アスを加えた時小数キャリアの濃度が空乏層に入る直前
の地点での濃度に対して半分の値になる地点までの長
さ）程度に設定し、かつｎ型半導体層のキャリア濃度は
動作時の注入キャリア濃度（ｎ型半導体層６１に注入す
るホール濃度）よりも大きくなるようにしなくてはなら
ない。なぜならば小数キャリア拡散長よりもｎ型半導体
層６１の厚さが薄ければホールは通りぬけてしまうし、
厚いとキャップ層１８の歪みが大きくなる。また、ｎ型
半導体層６１のキャリア濃度が低いとホールを止められ
ない。等の理由による。したがってこのｎ型半導体層の
厚さ及びキャリア濃度の制御が著しく困難であった。
【０００５】
【発明が解決しようとする課題】上述した従来の技術で
は、正孔に対する障壁の効果をもたせて形成するｎ型半
導体層の厚さ、不純物濃度などの条件が厳しく制限され
るという問題点があった。
は、正孔に対する障壁の効果をもたせて形成するｎ型半
導体層の厚さ、不純物濃度などの条件が厳しく制限され
るという問題点があった。
【０００６】このため、従来の技術では高抵抗半導体レ
ーザを製作するのが難しく、素子の不均一、歩留まりの
低下等を招き、高品質な半導体レーザを低価格で提供す
るのは困難であった。本発明の目的は形成条件の厳しい
ｎ型半導体層を持たない高効率、高速変調可能な半導体
レーザ及びその製造方法を提供するものである。
ーザを製作するのが難しく、素子の不均一、歩留まりの
低下等を招き、高品質な半導体レーザを低価格で提供す
るのは困難であった。本発明の目的は形成条件の厳しい
ｎ型半導体層を持たない高効率、高速変調可能な半導体
レーザ及びその製造方法を提供するものである。
【０００７】
【課題を解決するための手段】本発明はキャリアの再結
合により発光する半導体の発光領域と、該発光領域の両
側に形成された高抵抗半導体層と、前記発光領域及び前
記高抵抗半導体層上に形成されたキャップ層とを有し、
前記高抵抗半導体層は電子或いは正孔の一方のキャリア
を捕獲する深い準位を有すると共に前記キャップ層との
界面で他方のキャリアに対して高いエネルギー障壁とな
るバンド不連続のヘテロ接合を成すことを特徴とする半
導体レーザ装置を提供するものである。
合により発光する半導体の発光領域と、該発光領域の両
側に形成された高抵抗半導体層と、前記発光領域及び前
記高抵抗半導体層上に形成されたキャップ層とを有し、
前記高抵抗半導体層は電子或いは正孔の一方のキャリア
を捕獲する深い準位を有すると共に前記キャップ層との
界面で他方のキャリアに対して高いエネルギー障壁とな
るバンド不連続のヘテロ接合を成すことを特徴とする半
導体レーザ装置を提供するものである。
【０００８】また本発明が提供する半導体レーザ装置の
製造方法は、第１導電型の第１の半導体層を少くとも表
面に有する基板上に低不純物濃度の第２の半導体、及び
第２導電型の第３の半導体層を順次形成する工程と、前
記第２導電型の第３の半導体層表面にストライプ状のマ
スクを残置する工程と、前記マスク上から前記第２導電
型の第３の半導体層を選択的にエッチングする工程と、
該第２導電型の第３の半導体層をマスクとし、前記低不
純物濃度の第２の半導体層を選択的にエッチングして活
性領域を形成する工程と、該活性領域の両側に電子或い
は正孔の一方のキャリアを捕獲する深い準位を有する高
抵抗半導体層を選択的に埋め込み成長する工程と、前記
活性領域上及び前記高抵抗半導体層上に、前記高抵抗半
導体層との接触部でヘテロ接合を形成し、該ヘテロ接合
のバンド不連続が電子或いは正孔の他方のキャリアに対
して高いエネルギー障壁を成す第２の導電型のキャップ
層を形成する工程とを含むことを特徴とするものであ
る。
製造方法は、第１導電型の第１の半導体層を少くとも表
面に有する基板上に低不純物濃度の第２の半導体、及び
第２導電型の第３の半導体層を順次形成する工程と、前
記第２導電型の第３の半導体層表面にストライプ状のマ
スクを残置する工程と、前記マスク上から前記第２導電
型の第３の半導体層を選択的にエッチングする工程と、
該第２導電型の第３の半導体層をマスクとし、前記低不
純物濃度の第２の半導体層を選択的にエッチングして活
性領域を形成する工程と、該活性領域の両側に電子或い
は正孔の一方のキャリアを捕獲する深い準位を有する高
抵抗半導体層を選択的に埋め込み成長する工程と、前記
活性領域上及び前記高抵抗半導体層上に、前記高抵抗半
導体層との接触部でヘテロ接合を形成し、該ヘテロ接合
のバンド不連続が電子或いは正孔の他方のキャリアに対
して高いエネルギー障壁を成す第２の導電型のキャップ
層を形成する工程とを含むことを特徴とするものであ
る。
【０００９】ここで、発光領域は、半導体層を積層して
ダブルヘテロ接合やシングルヘテロ接合等を形成した様
な活性層とクラッド層を一体にした構造部或はｐｎ接合
を持つ構造部であり、これ自体キャリアの再結合を来す
領域のことである。高抵抗半導体層は発光領域やキャッ
プ層等の他の周辺の層や領域と比べて十分に高く絶縁体
に近い比抵抗を有する層である。第１の半導体層及び第
３の半導体層はクラッド層となるべき層であり、第１の
半導体層が基板を兼ねても良い。低不純物濃度の第２の
半導体層は発光装置の活性層として十分に機能するもの
であり、クラッド層となるべき第１及び第３の半導体層
に比べて十分に低い不純物濃度を有する。
ダブルヘテロ接合やシングルヘテロ接合等を形成した様
な活性層とクラッド層を一体にした構造部或はｐｎ接合
を持つ構造部であり、これ自体キャリアの再結合を来す
領域のことである。高抵抗半導体層は発光領域やキャッ
プ層等の他の周辺の層や領域と比べて十分に高く絶縁体
に近い比抵抗を有する層である。第１の半導体層及び第
３の半導体層はクラッド層となるべき層であり、第１の
半導体層が基板を兼ねても良い。低不純物濃度の第２の
半導体層は発光装置の活性層として十分に機能するもの
であり、クラッド層となるべき第１及び第３の半導体層
に比べて十分に低い不純物濃度を有する。
【００１０】
【作用】活性領域上および高抵抗半導体層上に素子を平
坦化するために形成された第２導電型のキャップ層は、
高抵抗半導体層とヘテロ接合を成し、このヘテロ接合で
のバンド不連続が第２導電型のキャップ層の一方の多数
キャリアに対して高いエネルギー障壁となっている。こ
のため活性層を通らない漏れ電流の一因である第２導電
型のキャップ層から流れ込む一方のキャリアと、高抵抗
半導体層に捕獲された他方のキャリアとの再結合による
電流が低減する。また、従来のｎ型半導体層を一層高抵
抗半導体層上に形成する埋め込み構造に比べて構造は簡
素化される。
坦化するために形成された第２導電型のキャップ層は、
高抵抗半導体層とヘテロ接合を成し、このヘテロ接合で
のバンド不連続が第２導電型のキャップ層の一方の多数
キャリアに対して高いエネルギー障壁となっている。こ
のため活性層を通らない漏れ電流の一因である第２導電
型のキャップ層から流れ込む一方のキャリアと、高抵抗
半導体層に捕獲された他方のキャリアとの再結合による
電流が低減する。また、従来のｎ型半導体層を一層高抵
抗半導体層上に形成する埋め込み構造に比べて構造は簡
素化される。
【００１１】
【実施例】図１〜図３の（ａ）〜（ｇ）を用いて本発明
による半導体レーザ装置の製造方法を説明する。本実施
例においては、長波長系材料である燐化インジウム（Ｉ
ｎＰ）系材料を用いた。
による半導体レーザ装置の製造方法を説明する。本実施
例においては、長波長系材料である燐化インジウム（Ｉ
ｎＰ）系材料を用いた。
【００１２】まず、図１（ａ）に示すように、（１０
０）面の出たｎ型ＩｎＰ基板１１上にＭＯＣＶＤ法を用
いて第１導電型の第１の半導体層としてＳｉドーピング
ｎ型ＩｎＰクラッド層１２（キャリア濃度１×１０18cm
-3）、発光波長１．３μｍまたは１．５５μｍのバンド
ギャップを有する低不純物濃度の第２の半導体層である
ＩｎＧａＡｓＰ活性層１３を厚さ約０．１μｍ、第３の
半導体層であるＺｎドーピングｐ型ＩｎＰクラッド層１
４（キャリア濃度０．５〜２×１０18cm-3）を厚さ１．
６μｍ、さらにｐ型ＩｎＧａＡｓＰ層１５を連続的にエ
ピタキシャル成長する。
０）面の出たｎ型ＩｎＰ基板１１上にＭＯＣＶＤ法を用
いて第１導電型の第１の半導体層としてＳｉドーピング
ｎ型ＩｎＰクラッド層１２（キャリア濃度１×１０18cm
-3）、発光波長１．３μｍまたは１．５５μｍのバンド
ギャップを有する低不純物濃度の第２の半導体層である
ＩｎＧａＡｓＰ活性層１３を厚さ約０．１μｍ、第３の
半導体層であるＺｎドーピングｐ型ＩｎＰクラッド層１
４（キャリア濃度０．５〜２×１０18cm-3）を厚さ１．
６μｍ、さらにｐ型ＩｎＧａＡｓＰ層１５を連続的にエ
ピタキシャル成長する。
【００１３】次に、図１（ｂ）に示すように、ＣＶＤ技
術によりＳｉＯ2 薄膜を２０００オングストローム（以
下Ａと記す）堆積し、フォトリソグラフィー技術により
＜１１０＞方向に幅約３μｍのＳｉＯ2 ストライプ状マ
スク１６を３００μｍ間隔で形成する。
術によりＳｉＯ2 薄膜を２０００オングストローム（以
下Ａと記す）堆積し、フォトリソグラフィー技術により
＜１１０＞方向に幅約３μｍのＳｉＯ2 ストライプ状マ
スク１６を３００μｍ間隔で形成する。
【００１４】次に、図１（ｃ）に示すように４元組成の
ＩｎＧａＡｓＰのみを選択的にエッチングするＳＨＷ
（硫酸：過酸化水素水：水）等のエッチャントを用い
て、ｐ型ＩｎＧａＡｓＰ層１５にストライプ状のパター
ンを形成する。
ＩｎＧａＡｓＰのみを選択的にエッチングするＳＨＷ
（硫酸：過酸化水素水：水）等のエッチャントを用い
て、ｐ型ＩｎＧａＡｓＰ層１５にストライプ状のパター
ンを形成する。
【００１５】次に、図２（ｄ）に示すように、２元組成
のＩｎｐのみを選択的にエッチングする塩素系のエッチ
ャントを用い、ｐ型ＩｎＧａＡｓＰ層１５をマスクとし
てｐ型ＩｎＰクラッド層１４をエッチングする。
のＩｎｐのみを選択的にエッチングする塩素系のエッチ
ャントを用い、ｐ型ＩｎＧａＡｓＰ層１５をマスクとし
てｐ型ＩｎＰクラッド層１４をエッチングする。
【００１６】次に図２（ｅ）に示すように、４元組成の
ＩｎＧａＡｓＰのみをエッチングするＳＨＷ等の選択的
エッチャントを用い、ｐ型クラッド層１４をマスクとし
てＩｎＧａＡｓＰ活性層１３をエッチングする。
ＩｎＧａＡｓＰのみをエッチングするＳＨＷ等の選択的
エッチャントを用い、ｐ型クラッド層１４をマスクとし
てＩｎＧａＡｓＰ活性層１３をエッチングする。
【００１７】次に、図（ｆ）に示すように、少なくとも
メサストライプ頂部にＳｉＯ2 ストライプ状マスク１６
を残したまま、メサストライプ以外の凹部に、鉄（Ｆ
ｅ）あるいはコバルト（Ｃｏ）等、電子を捕獲する深い
準位を形成する金属をドーピング（例えばＦｅドーピン
グ濃度５×１０16cm-3）した高抵抗ＩｎＰ層１７をＭＯ
ＣＶＤ成長法等により選択的にエピタキシャル成長す
る。
メサストライプ頂部にＳｉＯ2 ストライプ状マスク１６
を残したまま、メサストライプ以外の凹部に、鉄（Ｆ
ｅ）あるいはコバルト（Ｃｏ）等、電子を捕獲する深い
準位を形成する金属をドーピング（例えばＦｅドーピン
グ濃度５×１０16cm-3）した高抵抗ＩｎＰ層１７をＭＯ
ＣＶＤ成長法等により選択的にエピタキシャル成長す
る。
【００１８】次に、図３（ｇ）に示すように、ＳｉＯ2
ストライプ状マスクは沸化アンモニウムにより除去し
て、活性領域のメサストライプ上面および電流ブロック
層上の全面にｐ型ＧａＩｎＡｓキャップ層１８をＭＯＣ
ＶＤ成長法等によりエピタキシャル成長する。しかる
後、ｐ型キャップ層１８側にｐ側電極１９を形成し、全
体の厚さが１００μｍになるまで研磨した後ｎ側電極２
０を形成する。この後半導体レーザは劈開、分離して得
られる。
ストライプ状マスクは沸化アンモニウムにより除去し
て、活性領域のメサストライプ上面および電流ブロック
層上の全面にｐ型ＧａＩｎＡｓキャップ層１８をＭＯＣ
ＶＤ成長法等によりエピタキシャル成長する。しかる
後、ｐ型キャップ層１８側にｐ側電極１９を形成し、全
体の厚さが１００μｍになるまで研磨した後ｎ側電極２
０を形成する。この後半導体レーザは劈開、分離して得
られる。
【００１９】ここでｐ型ＩｎＧａＡｓＰ層１５をマスク
層として用いているのは次のような理由からである。Ｓ
ｉＯ2 をマスク層とする場合サイドエッチングが厳しい
ので深くＩｎＰ層を切る場合層の厚さを制御できない。
そこでＩｎＰと比較的格子定数が近いＩｎＧａＡｓＰ層
をマスク層として用いた場合はサイドエッチングがなく
異方的に選択エッチングが可能になる。
層として用いているのは次のような理由からである。Ｓ
ｉＯ2 をマスク層とする場合サイドエッチングが厳しい
ので深くＩｎＰ層を切る場合層の厚さを制御できない。
そこでＩｎＰと比較的格子定数が近いＩｎＧａＡｓＰ層
をマスク層として用いた場合はサイドエッチングがなく
異方的に選択エッチングが可能になる。
【００２０】この様にして形成した半導体レーザは、電
流をブロックし、活性層１３に主として電流を流すため
の層が、高抵抗ＩｎＰ層１７のみで済んでいる。これ
は、高抵抗ＩｎＰ層１７が電子を捕獲する深い準位によ
って電子を捕獲すると共に、ｐ型ＧａＩｎＡｓのキャッ
プ層との界面に形成したエネルギー障壁によって正孔を
通過させない様にすることで、電子−正孔の再結合に起
因するリーク電流の発生を抑えることができるからであ
る。従って従来の様にｎ型半導体層を高抵抗ＩｎＰ層１
７上に形成する必要がないため、この半導体レーザは構
造が簡素化できたことになる。むろん、製造工程におい
ても半導体層の形成工程が少くなるため、コスト低減や
スループット等の向上も図れる。
流をブロックし、活性層１３に主として電流を流すため
の層が、高抵抗ＩｎＰ層１７のみで済んでいる。これ
は、高抵抗ＩｎＰ層１７が電子を捕獲する深い準位によ
って電子を捕獲すると共に、ｐ型ＧａＩｎＡｓのキャッ
プ層との界面に形成したエネルギー障壁によって正孔を
通過させない様にすることで、電子−正孔の再結合に起
因するリーク電流の発生を抑えることができるからであ
る。従って従来の様にｎ型半導体層を高抵抗ＩｎＰ層１
７上に形成する必要がないため、この半導体レーザは構
造が簡素化できたことになる。むろん、製造工程におい
ても半導体層の形成工程が少くなるため、コスト低減や
スループット等の向上も図れる。
【００２１】ｐ型ＩｎＰ層からなるクラッド層１４の厚
さは、ｐ型キャップ層の成長により活性層１３のダメー
ジ、並びにｐ型クラッド層１４の歪、を考えると１．５
μｍを下限とする。また、ｐ型クラッド層１４から高抵
抗ＩｎＰ層１５へ流入する正孔に起因する漏れ電流を考
慮して、クラッド層１４の上限は２μｍ程度の厚さとす
るのが望ましい。
さは、ｐ型キャップ層の成長により活性層１３のダメー
ジ、並びにｐ型クラッド層１４の歪、を考えると１．５
μｍを下限とする。また、ｐ型クラッド層１４から高抵
抗ＩｎＰ層１５へ流入する正孔に起因する漏れ電流を考
慮して、クラッド層１４の上限は２μｍ程度の厚さとす
るのが望ましい。
【００２２】活性層の幅は厚すぎるとエッチング工程に
おいて、サイドエッチングが大きくなり制御が困難であ
る。したがって活性層上のクラッド層１４は０．５μｍ
〜１μｍ程度と薄く形成されてきたが、ＳｉＯ2 マスク
層による歪のため活性層の劣化が発生する。また、高抵
抗半導体層は電位勾配の大きさを考えると２μｍ〜２．
５μｍ程度と厚くしなくてはならずクラッド層が薄く形
成されているならばクラッド層と高抵抗半導体層の段差
が大きくキャップ層に歪が生じるという問題点を抱えて
いた。しかしながらクラッド層１４を厚くすると上記問
題点は解決するが、前述したように活性層の幅の制御が
非常に困難になるというジレンマがあった。
おいて、サイドエッチングが大きくなり制御が困難であ
る。したがって活性層上のクラッド層１４は０．５μｍ
〜１μｍ程度と薄く形成されてきたが、ＳｉＯ2 マスク
層による歪のため活性層の劣化が発生する。また、高抵
抗半導体層は電位勾配の大きさを考えると２μｍ〜２．
５μｍ程度と厚くしなくてはならずクラッド層が薄く形
成されているならばクラッド層と高抵抗半導体層の段差
が大きくキャップ層に歪が生じるという問題点を抱えて
いた。しかしながらクラッド層１４を厚くすると上記問
題点は解決するが、前述したように活性層の幅の制御が
非常に困難になるというジレンマがあった。
【００２３】そこで、本発明による製造方法では、ｐ型
クラッド層１４を１．５〜２μｍ程度と厚くすることに
より、ｐ型クラッド層１４がストライプ状のＳｉＯ2 マ
スク層１５による歪を緩和するため活性層の劣化が抑え
られ、しかも順次各層を選択エッチングすることにより
活性層の幅の制御も可能となっている。以下、同一箇所
は同一番号を付してその詳しい説明を省略する。図４〜
図５の（ａ）〜（ｃ）に本発明の第２の実施例を示す。
クラッド層１４を１．５〜２μｍ程度と厚くすることに
より、ｐ型クラッド層１４がストライプ状のＳｉＯ2 マ
スク層１５による歪を緩和するため活性層の劣化が抑え
られ、しかも順次各層を選択エッチングすることにより
活性層の幅の制御も可能となっている。以下、同一箇所
は同一番号を付してその詳しい説明を省略する。図４〜
図５の（ａ）〜（ｃ）に本発明の第２の実施例を示す。
【００２４】図２（ｅ）の状態の後にブロム・メタノー
ル溶液等による非選択的エッチングを施して、図４
（ａ）に示すようなストライプ状の活性領域とする。こ
のときのマスク幅は約５μｍとすれば良い。この後、少
なくともメサストライプ頂部にＳｉＯ2 ストライプ状マ
スク１６を残したまま、メサストライプ以外の凹部に、
鉄（Ｆｅ）あるいはコバルト（Ｃｏ）等、電子を捕獲す
る深い準位を形成する金属をドーピングした高抵抗Ｉｎ
Ｐ層１７をＭＯＣＶＤ成長法等により選択的にエピタキ
シャル成長する（図５（ｂ））。
ル溶液等による非選択的エッチングを施して、図４
（ａ）に示すようなストライプ状の活性領域とする。こ
のときのマスク幅は約５μｍとすれば良い。この後、少
なくともメサストライプ頂部にＳｉＯ2 ストライプ状マ
スク１６を残したまま、メサストライプ以外の凹部に、
鉄（Ｆｅ）あるいはコバルト（Ｃｏ）等、電子を捕獲す
る深い準位を形成する金属をドーピングした高抵抗Ｉｎ
Ｐ層１７をＭＯＣＶＤ成長法等により選択的にエピタキ
シャル成長する（図５（ｂ））。
【００２５】次に、図５（ｃ）に示すように、ＳｉＯ2
ストライプ状マスクは沸化アンモニウムにより除去し
て、活性領域のメサストライプ上面および電流ブロック
層上の全面にｐ型ＧａＩｎＡｓキャップ層１８をＭＯＣ
ＶＤ成長法等によりエピタキシャル成長する。しかる
後、ｐ型キャップ層１８側にｐ側電極１９を形成し、全
体の厚さが１００μｍ程度になるまで研磨した後ｎ側電
極２０を形成する。この後半導体レーザは劈開、分離し
て得られる。
ストライプ状マスクは沸化アンモニウムにより除去し
て、活性領域のメサストライプ上面および電流ブロック
層上の全面にｐ型ＧａＩｎＡｓキャップ層１８をＭＯＣ
ＶＤ成長法等によりエピタキシャル成長する。しかる
後、ｐ型キャップ層１８側にｐ側電極１９を形成し、全
体の厚さが１００μｍ程度になるまで研磨した後ｎ側電
極２０を形成する。この後半導体レーザは劈開、分離し
て得られる。
【００２６】ここで図１（ｅ）の状態の後にブロム・メ
タノール溶液等による非選択的エッチングを施した理由
を述べる。図２（ｄ）で用いた二元素性のＩｎＰのみを
選択的にエッチングする塩素系のエッチャントはＩｎＰ
を異方的にエッチングすることはできるが、界面の結晶
性を著しく悪くするという問題がある。そこでエッチン
グした界面が比較的良好な結晶性を示すブロム・メタノ
ール溶液を使用することにより活性層を含むメサの側面
をなめらかにでき素子の信頼性の向上を図ることができ
る。なお本実施例に示すようにあらかじめメサ構造を形
成することにより当方的なエッチャントを用いても活性
層の制御は可能なわけである。図６に、図５（ｃ）に示
す半導体レーザ装置に順バイアスをかけたときのＡ1Ａ
2 に沿ったバンド構造図を示す。点線は従来のｐ型キャ
ップ層にＩｎＰを使用した場合のバンド図である。
タノール溶液等による非選択的エッチングを施した理由
を述べる。図２（ｄ）で用いた二元素性のＩｎＰのみを
選択的にエッチングする塩素系のエッチャントはＩｎＰ
を異方的にエッチングすることはできるが、界面の結晶
性を著しく悪くするという問題がある。そこでエッチン
グした界面が比較的良好な結晶性を示すブロム・メタノ
ール溶液を使用することにより活性層を含むメサの側面
をなめらかにでき素子の信頼性の向上を図ることができ
る。なお本実施例に示すようにあらかじめメサ構造を形
成することにより当方的なエッチャントを用いても活性
層の制御は可能なわけである。図６に、図５（ｃ）に示
す半導体レーザ装置に順バイアスをかけたときのＡ1Ａ
2 に沿ったバンド構造図を示す。点線は従来のｐ型キャ
ップ層にＩｎＰを使用した場合のバンド図である。
【００２７】本発明による半導体発光装置によると、高
抵抗ＩｎＰ層１７とｐ型ＧａＩｎＡｓキャップ層１８の
ヘテロ接合における価電子帯バンド差２１が正孔２３に
対して高い障壁となる。この障壁はｐ型キャップ層から
の正孔２３が高抵抗ＩｎＰ層１５に流れ込むのを抑制す
る。また、ｎ型ＩｎＰ基板からのキャリアである電子２
２は高抵抗ＩｎＰ層１７にある深い準位に捕獲され正孔
と再結合することはない。ｐ型ＧａＩｎＡｓはｐ型Ｉｎ
Ｐに比べて抵抗率が小さい材料であるため、ｐ型キャッ
プ層の電流ブロック層上部に注入されたキャリアは容易
に活性領域に移動し、効率的に発光に寄与する。また、
上記半導体レーザは素子を平坦化するためのｐ型キャッ
プ層１８に、正孔に対する障壁作用（エネルギー障壁２
１によるもの）をもたせているので電流ブロック層を高
抵抗半導体のみで形成できている。従って、ｎ型半導体
層がない分構造を簡素化した埋め込み型高抵抗半導体レ
ーザを提供できる。
抵抗ＩｎＰ層１７とｐ型ＧａＩｎＡｓキャップ層１８の
ヘテロ接合における価電子帯バンド差２１が正孔２３に
対して高い障壁となる。この障壁はｐ型キャップ層から
の正孔２３が高抵抗ＩｎＰ層１５に流れ込むのを抑制す
る。また、ｎ型ＩｎＰ基板からのキャリアである電子２
２は高抵抗ＩｎＰ層１７にある深い準位に捕獲され正孔
と再結合することはない。ｐ型ＧａＩｎＡｓはｐ型Ｉｎ
Ｐに比べて抵抗率が小さい材料であるため、ｐ型キャッ
プ層の電流ブロック層上部に注入されたキャリアは容易
に活性領域に移動し、効率的に発光に寄与する。また、
上記半導体レーザは素子を平坦化するためのｐ型キャッ
プ層１８に、正孔に対する障壁作用（エネルギー障壁２
１によるもの）をもたせているので電流ブロック層を高
抵抗半導体のみで形成できている。従って、ｎ型半導体
層がない分構造を簡素化した埋め込み型高抵抗半導体レ
ーザを提供できる。
【００２８】本実施例においてはｐ型ＧａＩｎＡｓを基
板に用いるあるいは基板にあらかじめ成長させておき、
その上に電子を捕獲する深い準位を形成する金属ドーピ
ングした高抵抗ＩｎＰ層１７を形成することによりヘテ
ロ接合のバンド不連続を基板と高抵抗半導体層の間に作
ることもできる。図７は本発明による第３の実施例を示
す半導体レーザ装置の断面図である。
板に用いるあるいは基板にあらかじめ成長させておき、
その上に電子を捕獲する深い準位を形成する金属ドーピ
ングした高抵抗ＩｎＰ層１７を形成することによりヘテ
ロ接合のバンド不連続を基板と高抵抗半導体層の間に作
ることもできる。図７は本発明による第３の実施例を示
す半導体レーザ装置の断面図である。
【００２９】（１００）面の出たｐ型ＩｎＰ基板４１上
にＺｎドーピングｐ型ＩｎＰ層４２（キャリア濃度１×
１０18cm-3）厚さ０．５μｍ、アンドープＩｎＧａＡｓ
Ｐ活性層１３厚さ約０．１μｍ、Ｓｉドーピングｎ型Ｉ
ｎＰ層４３（キャリア濃度０．５〜２×１０18cm-3）厚
さ１μｍ、からなる積層構造が形成され、この積層構造
の両側には、チタン（Ｔｉ）等、正孔を捕獲する深い準
位を形成する金属をドーピング（例えばＴｉドーピング
濃度５×１０16cm-3）した高抵抗ＩｎＰ層４７を厚さ約
４μｍにて形成している。
にＺｎドーピングｐ型ＩｎＰ層４２（キャリア濃度１×
１０18cm-3）厚さ０．５μｍ、アンドープＩｎＧａＡｓ
Ｐ活性層１３厚さ約０．１μｍ、Ｓｉドーピングｎ型Ｉ
ｎＰ層４３（キャリア濃度０．５〜２×１０18cm-3）厚
さ１μｍ、からなる積層構造が形成され、この積層構造
の両側には、チタン（Ｔｉ）等、正孔を捕獲する深い準
位を形成する金属をドーピング（例えばＴｉドーピング
濃度５×１０16cm-3）した高抵抗ＩｎＰ層４７を厚さ約
４μｍにて形成している。
【００３０】活性領域を含む積層構造上および電流ブロ
ック層上の全面にｎ型キャップ層としてＳｉドーピング
ＧａＩｎＡｓ層４８（キャリア濃度１〜２×１０18cm-3
厚さ１．５μｍ）が形成されている。１９、２０は電極
である。図８に、図７に示す半導体レーザ装置に順バイ
アスをかけたときのＢ1 Ｂ2 に沿ったバンド構造図を示
す。点線は従来のｐ型キャップ層にＩｎＰを使用した場
合のバンド図である。
ック層上の全面にｎ型キャップ層としてＳｉドーピング
ＧａＩｎＡｓ層４８（キャリア濃度１〜２×１０18cm-3
厚さ１．５μｍ）が形成されている。１９、２０は電極
である。図８に、図７に示す半導体レーザ装置に順バイ
アスをかけたときのＢ1 Ｂ2 に沿ったバンド構造図を示
す。点線は従来のｐ型キャップ層にＩｎＰを使用した場
合のバンド図である。
【００３１】本発明による半導体発光装置によると、高
抵抗ＩｎＰ層４７とｎ型ＧａＩｎＡｓキャップ層４８間
のヘテロ接合における導電帯バンド差５１が電子２２に
対して高い障壁となる。この障壁はｎ型キャップ層から
の電子２２が高抵抗ＩｎＰ層４７に流れ込むのを抑制す
る。ｐ型ＩｎＰ基板からのキャリアである正孔２３は高
抵抗ＩｎＰ層４７にある深い準位に捕獲され電子と再結
合することはない。上記半導体レーザは素子を平坦化す
るためのｎ型キャップ層４８に電子に対する障壁作用を
もたせているので電流ブロック層４７を高抵抗半導体の
みで形成できている。従って、電流ブロック層が複数か
らなる埋め込み構造に比べて成長条件が格段に緩和し、
第２の実施例と同様の効果を期待できる。このように本
発明は基板にｐ型半導体を用いても実施可能である。
抵抗ＩｎＰ層４７とｎ型ＧａＩｎＡｓキャップ層４８間
のヘテロ接合における導電帯バンド差５１が電子２２に
対して高い障壁となる。この障壁はｎ型キャップ層から
の電子２２が高抵抗ＩｎＰ層４７に流れ込むのを抑制す
る。ｐ型ＩｎＰ基板からのキャリアである正孔２３は高
抵抗ＩｎＰ層４７にある深い準位に捕獲され電子と再結
合することはない。上記半導体レーザは素子を平坦化す
るためのｎ型キャップ層４８に電子に対する障壁作用を
もたせているので電流ブロック層４７を高抵抗半導体の
みで形成できている。従って、電流ブロック層が複数か
らなる埋め込み構造に比べて成長条件が格段に緩和し、
第２の実施例と同様の効果を期待できる。このように本
発明は基板にｐ型半導体を用いても実施可能である。
【００３２】本実施例においてはｐ型ＧａＩｎＡｓを基
板に用いるあるいは基板にあらかじめ成長させておき、
その上に電子を捕獲する深い準位を形成する金属をドー
ピングした高抵抗ＩｎＰ層１７を形成することによりヘ
テロ接合のバント不連続を基板と高抵抗半導体層の間に
作ることもできる。
板に用いるあるいは基板にあらかじめ成長させておき、
その上に電子を捕獲する深い準位を形成する金属をドー
ピングした高抵抗ＩｎＰ層１７を形成することによりヘ
テロ接合のバント不連続を基板と高抵抗半導体層の間に
作ることもできる。
【００３３】尚、本発明は前述した実施例に限定された
ものではなく、発明の趣旨を逸脱することなく種々の変
形が可能である。例えば、本発明はキャップ層としてＧ
ａＩｎＡｓＳｂ高抵抗半導体層としてＩｎＰの組合せ、
キャップ層としてＩｎＰ、高抵抗半導体層としてＡｌＡ
ｓＳｂＰの組合せなどの他の材料を用いた半導体レーザ
にも適用することが可能なものである。
ものではなく、発明の趣旨を逸脱することなく種々の変
形が可能である。例えば、本発明はキャップ層としてＧ
ａＩｎＡｓＳｂ高抵抗半導体層としてＩｎＰの組合せ、
キャップ層としてＩｎＰ、高抵抗半導体層としてＡｌＡ
ｓＳｂＰの組合せなどの他の材料を用いた半導体レーザ
にも適用することが可能なものである。
【００３４】
【発明の効果】本発明の半導体レーザの構造は、簡単で
ありしかも正孔あるいは電子に対する障壁をヘテロ接合
によるバンド不連続で形成することにより、電流狭窄も
十分に行うことができる。従って成長条件が格段に緩和
され、ＭＯＣＶＤ成長法等で形成することにより量産化
が図れる高効率で高速動作可能な半導体レーザ装置を提
供することができる。
ありしかも正孔あるいは電子に対する障壁をヘテロ接合
によるバンド不連続で形成することにより、電流狭窄も
十分に行うことができる。従って成長条件が格段に緩和
され、ＭＯＣＶＤ成長法等で形成することにより量産化
が図れる高効率で高速動作可能な半導体レーザ装置を提
供することができる。
【図１】 本発明の第１の実施例を示す断面図
【図２】 本発明の第１の実施例を示す断面図
【図３】 本発明の第１の実施例を示す断面図
【図４】 本発明の第２の実施例を示す断面図
【図５】 本発明の第２の実施例を示す断面図
【図６】 本発明の第２の実施例を説明する図
【図７】 本発明の第３の実施例を示す断面図
【図８】 本発明の第３の実施例を説明する図
【図９】 従来例を示す断面図
１１…ｎ型半導体基板 １２…ｎ型クラッド層 １３…活性層 １４…ｐ型クラッド層 １５…ｐ型ＩｎＧａＡｓＰ層 １６…ＳｉＯ2 マスク層 １７…電子を捕らえる深い準位を有する高抵抗半導体層 １８…ｐ型キャップ層 １９…ｐ側電極 ２０…ｎ側電極 ２１…正孔にたいして高いエネルギー障壁を成す価電子
帯のバンド不連続 ２２…電子 ２３…正孔 ４１…ｐ型半導体基板 ４２…ｐ型クラッド層 ４４…ｎ型クラッド層 ４７…正孔を捕らえる深い準位を有する高抵抗半導体層 ４８…ｎ型キャップ層 ５１…電子にたいして高いエネルギー障壁を成す電導帯
のバンド不連続 ６１…ｎ型半導体層 ６２…ｐ型コンタクト層
帯のバンド不連続 ２２…電子 ２３…正孔 ４１…ｐ型半導体基板 ４２…ｐ型クラッド層 ４４…ｎ型クラッド層 ４７…正孔を捕らえる深い準位を有する高抵抗半導体層 ４８…ｎ型キャップ層 ５１…電子にたいして高いエネルギー障壁を成す電導帯
のバンド不連続 ６１…ｎ型半導体層 ６２…ｐ型コンタクト層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01S 5/00 - 5/50
Claims (1)
- 【請求項１】 第１導電型の第１の半導体層を少くとも
表面に有する基板上に低不純物濃度の第２の半導体層、
及び第２導電型の第３の半導体層を順次積層形成する工
程と、前記第２導電型の第３の半導体層表面に、ストラ
イプ状のマスクを残置する工程と、前記マスク上から前
記第２導電型の第３の半導体層を選択的にエッチングす
る工程と、該第２導電型の第３の半導体層をマスクと
し、前記低不純物濃度の第２の半導体層を選択的にエッ
チングして活性領域を形成する工程と、該活性領域の両
側に電子或いは正孔の一方のキャリアを捕獲する深い準
位を有する高抵抗半導体層を選択的に埋め込み成長する
工程と、前記活性領域上及び前記高抵抗半導体層上に、
前記高抵抗半導体層との接触部でヘテロ接合を形成し、
該ヘテロ接合のバンド不連続が電子或いは正孔の他方の
キャリアに対して高いエネルギー障壁を成す第２導電型
のキャップ層を形成する工程とを含むことを特徴とする
半導体レーザ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06683092A JP3199329B2 (ja) | 1992-03-25 | 1992-03-25 | 半導体レーザ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06683092A JP3199329B2 (ja) | 1992-03-25 | 1992-03-25 | 半導体レーザ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275796A JPH05275796A (ja) | 1993-10-22 |
| JP3199329B2 true JP3199329B2 (ja) | 2001-08-20 |
Family
ID=13327149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06683092A Expired - Fee Related JP3199329B2 (ja) | 1992-03-25 | 1992-03-25 | 半導体レーザ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3199329B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5090144B2 (ja) * | 2006-12-11 | 2012-12-05 | ルネサスエレクトロニクス株式会社 | 埋込型半導体レーザおよびその製造方法 |
| US20210273414A1 (en) * | 2018-07-31 | 2021-09-02 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor laser device, and semiconductor laser device |
-
1992
- 1992-03-25 JP JP06683092A patent/JP3199329B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05275796A (ja) | 1993-10-22 |
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