JPH0537084A - 半導体レーザ装置 - Google Patents
半導体レーザ装置Info
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- JPH0537084A JPH0537084A JP18894291A JP18894291A JPH0537084A JP H0537084 A JPH0537084 A JP H0537084A JP 18894291 A JP18894291 A JP 18894291A JP 18894291 A JP18894291 A JP 18894291A JP H0537084 A JPH0537084 A JP H0537084A
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- Japan
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- type semiconductor
- type
- semiconductor layer
- semiconductor
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- Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
Abstract
(57)【要約】
【目的】 高効率で、かつ高速動作可能な半導体レーザ
装置を提供することを目的とする。 【構成】 ストライプ状の活性層を複数のクラッド層で
挾んで形成される活性領域と、活性領域を保持しｐ側電
極に接続されるｐ型半導体基板と、前記活性領域の両側
面を埋め込むように前記ｐ型半導体基板上に積層される
ｐ型半導体埋込層と、前記ｐ型半導体埋込層上に積層さ
れ、前記ｐ型半導体埋込層から拡散されてくる正孔に対
し高い障壁となるｎ型半導体層と、前記ｎ型半導体層上
に積層され、ｎ側電極から拡散されてくる電子を捕獲す
る深い準位を有する高抵抗半導体層とを備える。
装置を提供することを目的とする。 【構成】 ストライプ状の活性層を複数のクラッド層で
挾んで形成される活性領域と、活性領域を保持しｐ側電
極に接続されるｐ型半導体基板と、前記活性領域の両側
面を埋め込むように前記ｐ型半導体基板上に積層される
ｐ型半導体埋込層と、前記ｐ型半導体埋込層上に積層さ
れ、前記ｐ型半導体埋込層から拡散されてくる正孔に対
し高い障壁となるｎ型半導体層と、前記ｎ型半導体層上
に積層され、ｎ側電極から拡散されてくる電子を捕獲す
る深い準位を有する高抵抗半導体層とを備える。
Description
【０００１】
【産業上の利用分野】本発明は高効率で高速動作可能な
半導体レーザ装置に関する。
半導体レーザ装置に関する。
【０００２】
【従来の技術】光ファイバー通信用光源に用いられる半
導体レーザでは、高効率化、高速動作等の特性改善が要
求されている。具体的な動きとして、活性層領域だけに
電流を閉じ込め、レーザの電気容量を低減するための研
究および開発が埋め込み構造のレーザにおいて盛んに成
されている。
導体レーザでは、高効率化、高速動作等の特性改善が要
求されている。具体的な動きとして、活性層領域だけに
電流を閉じ込め、レーザの電気容量を低減するための研
究および開発が埋め込み構造のレーザにおいて盛んに成
されている。
【０００３】図３及び図４に埋め込み型レーザの従来技
術例を示す。図３は、榊原 等（例えば、昭和６２年秋
応用物理学会学術講演会 講演予稿集２０ａ−ＺＲ−
１）によるＰＰＩＢＨ（P-Substrate PartiallyInverte
d BH ）レーザを示す。
術例を示す。図３は、榊原 等（例えば、昭和６２年秋
応用物理学会学術講演会 講演予稿集２０ａ−ＺＲ−
１）によるＰＰＩＢＨ（P-Substrate PartiallyInverte
d BH ）レーザを示す。
【０００４】この半導体レーザはｐ型半導体基板１上に
形成され、活性層２を含むストライプ状の活性領域をｐ
−ＩｎＰ層３で埋め込み、電流ブロック層としてｎ−Ｉ
ｎＰ層４、ｐ−ＩｎＰ層５を順次成長させ、更にｎ−Ｉ
ｎＰ層６で活性領域及びＰ−ＩｎＰ層５を覆ってｐｎｐ
ｎ接合により電流狭窄を行っている。すなわち、電流ブ
ロック層を形成するｎ−ＩｎＰ層４及びｐ−ＩｎＰ層５
は逆接合を形成し、電流がほとんど流れない。
形成され、活性層２を含むストライプ状の活性領域をｐ
−ＩｎＰ層３で埋め込み、電流ブロック層としてｎ−Ｉ
ｎＰ層４、ｐ−ＩｎＰ層５を順次成長させ、更にｎ−Ｉ
ｎＰ層６で活性領域及びＰ−ＩｎＰ層５を覆ってｐｎｐ
ｎ接合により電流狭窄を行っている。すなわち、電流ブ
ロック層を形成するｎ−ＩｎＰ層４及びｐ−ＩｎＰ層５
は逆接合を形成し、電流がほとんど流れない。
【０００５】なお、ｎ−ＩｎＰ層６上には、ｎ型コンタ
クト層７がＮ側電極８との接続のために積層されてい
る。また、絶縁性の酸化膜９の存在により電流狭窄の補
助となっている。さらにＰ側電極１０が基板１に接続さ
れている。
クト層７がＮ側電極８との接続のために積層されてい
る。また、絶縁性の酸化膜９の存在により電流狭窄の補
助となっている。さらにＰ側電極１０が基板１に接続さ
れている。
【０００６】以上の半導体レーザにおいて、活性層２側
面をｐ型半導体層３で埋め込む構造では、一般に活性層
２側面をｎ型半導体層とする場合に比べて活性層２を通
らずに流れるリーク電流が効果的に抑制されることが知
られている。この例では、ｐ型基板１を用いているため
最初の埋込み再成長層をｐ−ＩｎＰ層３とし、埋め込み
成長した再成長界面を同一導電型としている。このよう
な埋め込み構造では、界面準位が生じないので再成長界
面を通してのリーク電流が少なく、長寿命化が期待でき
る。しかしながら、このようなｐｎ逆接合による電流狭
窄構造では、活性領域に、ある程度の大きな電流が流れ
込むと、活性領域からｐｎｐｎ接合部への漏れ電流がサ
イリスタにおけるゲート電流のように働き、ｐｎｐｎ接
合がサイリスタ動作を生じやすいという欠点がある。ま
た、電流ブロック層４，５のｐｎ逆接合において空乏層
が拡がるので、静電容量が大きく十分な高速動作が行え
ないという欠点もある。この静電容量を小さくするため
にはｐ−ＩｎＰ層５を低濃度化する必要があるが、低濃
度のｐ−ＩｎＰ層の成長は一般に困難であり、また低濃
度化により前述したｐｎｐｎ接合のサイリスタ動作を助
長しやすい等の問題点があった。
面をｐ型半導体層３で埋め込む構造では、一般に活性層
２側面をｎ型半導体層とする場合に比べて活性層２を通
らずに流れるリーク電流が効果的に抑制されることが知
られている。この例では、ｐ型基板１を用いているため
最初の埋込み再成長層をｐ−ＩｎＰ層３とし、埋め込み
成長した再成長界面を同一導電型としている。このよう
な埋め込み構造では、界面準位が生じないので再成長界
面を通してのリーク電流が少なく、長寿命化が期待でき
る。しかしながら、このようなｐｎ逆接合による電流狭
窄構造では、活性領域に、ある程度の大きな電流が流れ
込むと、活性領域からｐｎｐｎ接合部への漏れ電流がサ
イリスタにおけるゲート電流のように働き、ｐｎｐｎ接
合がサイリスタ動作を生じやすいという欠点がある。ま
た、電流ブロック層４，５のｐｎ逆接合において空乏層
が拡がるので、静電容量が大きく十分な高速動作が行え
ないという欠点もある。この静電容量を小さくするため
にはｐ−ＩｎＰ層５を低濃度化する必要があるが、低濃
度のｐ−ＩｎＰ層の成長は一般に困難であり、また低濃
度化により前述したｐｎｐｎ接合のサイリスタ動作を助
長しやすい等の問題点があった。
【０００７】図４に、特開平２−２０６１９２号公報に
示される埋め込み型レーザの構造図を示す。本従来例の
半導体レーザ装置は、ｎ型半導体基板１１上に活性層１
２、ｐ型クラッド層１３、及びｎ型クラッド層１４とを
含んだ２重ヘテロ構造のストライプ状活性領域と、この
活性領域の両側に電子を捕獲する深い準位を有する高抵
抗半導体層１５及びｎ型半導体層１６からなる電流ブロ
ック層とを設けた埋め込み構造を有する。
示される埋め込み型レーザの構造図を示す。本従来例の
半導体レーザ装置は、ｎ型半導体基板１１上に活性層１
２、ｐ型クラッド層１３、及びｎ型クラッド層１４とを
含んだ２重ヘテロ構造のストライプ状活性領域と、この
活性領域の両側に電子を捕獲する深い準位を有する高抵
抗半導体層１５及びｎ型半導体層１６からなる電流ブロ
ック層とを設けた埋め込み構造を有する。
【０００８】一般的な構造の半導体レーザ装置では、一
般に素子平坦化のために電流ブロック層１５上にも積層
されるｐ型クラッド層１３から流れ込む正孔が、高抵抗
半導体層１５の電子トラップに捕獲された電子と再結合
して再結合電流を生じ、活性層１２を通らないリーク電
流の一因となっていたが、本従来例では、正孔のバリア
としてｎ型半導体層１６を設け、ｎ型半導体層１６がｐ
型クラッド層１３と高抵抗半導体層１５を分離して正孔
に対する障壁となるようにすることで再結合電流を低減
している。
般に素子平坦化のために電流ブロック層１５上にも積層
されるｐ型クラッド層１３から流れ込む正孔が、高抵抗
半導体層１５の電子トラップに捕獲された電子と再結合
して再結合電流を生じ、活性層１２を通らないリーク電
流の一因となっていたが、本従来例では、正孔のバリア
としてｎ型半導体層１６を設け、ｎ型半導体層１６がｐ
型クラッド層１３と高抵抗半導体層１５を分離して正孔
に対する障壁となるようにすることで再結合電流を低減
している。
【０００９】従って、ｐｎ逆接合を用いた埋め込み層に
比べてレーザの静電容量が格段に低減できるため高速動
作が容易になる。
比べてレーザの静電容量が格段に低減できるため高速動
作が容易になる。
【００１０】しかしながら、このように活性層１２側面
に高抵抗半導体層１５が接している構造では、高抵抗半
導体層１５にドーピングされたＦｅやＣｏ等の不純物が
活性層に拡散して深い準位を形成し、それが非発光中心
となって閾値電流の増加や効率の低下等の問題を生じて
いた。
に高抵抗半導体層１５が接している構造では、高抵抗半
導体層１５にドーピングされたＦｅやＣｏ等の不純物が
活性層に拡散して深い準位を形成し、それが非発光中心
となって閾値電流の増加や効率の低下等の問題を生じて
いた。
【００１１】また、活性層１２側面領域ではｐｎ接合の
高電界が印加されており、高抵抗半導体層１５の局所的
なブレークダウンが起こるとともに、温度とともに局所
ブレークダウンによる電流が増加するため、半導体レー
ザの温度特性低下が起き易かった。つまり、半導体レー
ザの温度特性を表す目安としていわゆる特性温度（Ｔ
ｏ）があるが、図４の従来例では、ｐｎ逆接合を用いた
半導体レーザ（図３参照）に比し、このＴｏが低下し易
いという傾向がみられている。例えばＧａＩｎＡｓＰ／
ＩｎＰ系の半導体レーザでは、Ｔｏが７０Ｋ前後となる
のが一般的であるが、図４の例ではＴｏが４０〜５０Ｋ
程度と極端に低下するという問題があった。
高電界が印加されており、高抵抗半導体層１５の局所的
なブレークダウンが起こるとともに、温度とともに局所
ブレークダウンによる電流が増加するため、半導体レー
ザの温度特性低下が起き易かった。つまり、半導体レー
ザの温度特性を表す目安としていわゆる特性温度（Ｔ
ｏ）があるが、図４の従来例では、ｐｎ逆接合を用いた
半導体レーザ（図３参照）に比し、このＴｏが低下し易
いという傾向がみられている。例えばＧａＩｎＡｓＰ／
ＩｎＰ系の半導体レーザでは、Ｔｏが７０Ｋ前後となる
のが一般的であるが、図４の例ではＴｏが４０〜５０Ｋ
程度と極端に低下するという問題があった。
【００１２】
【発明が解決しようとする課題】従来の半導体レーザ装
置は、十分な電流狭窄と高速動作を兼ね備えた埋め込み
構造が得られないという問題があった。本発明はこの問
題を解決し、高効率で高速動作可能な半導体レーザ装置
を提供することを目的とする。
置は、十分な電流狭窄と高速動作を兼ね備えた埋め込み
構造が得られないという問題があった。本発明はこの問
題を解決し、高効率で高速動作可能な半導体レーザ装置
を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記課題を解決するため
の本発明は、ストライプ状の活性層を複数のクラッド層
で挾んで形成される活性領域と、前記活性領域を保持し
ｐ側電極に接続されるｐ型半導体基板と、前記活性領域
の両側面を埋め込むように前記ｐ型半導体基板上に積層
されるｐ型半導体埋込層と、前記ｐ型半導体埋込層上に
積層され、前記ｐ型半導体埋込層から拡散されてくる正
孔に対し高い障壁となるｎ型半導体層と、前記ｎ型半導
体層上に積層され、ｎ側電極から拡散されてくる電子を
捕獲する深い準位を有する高抵抗半導体層とを備えたこ
とを特徴とする。
の本発明は、ストライプ状の活性層を複数のクラッド層
で挾んで形成される活性領域と、前記活性領域を保持し
ｐ側電極に接続されるｐ型半導体基板と、前記活性領域
の両側面を埋め込むように前記ｐ型半導体基板上に積層
されるｐ型半導体埋込層と、前記ｐ型半導体埋込層上に
積層され、前記ｐ型半導体埋込層から拡散されてくる正
孔に対し高い障壁となるｎ型半導体層と、前記ｎ型半導
体層上に積層され、ｎ側電極から拡散されてくる電子を
捕獲する深い準位を有する高抵抗半導体層とを備えたこ
とを特徴とする。
【００１４】ここで、活性層だけがストライプ状でも良
いし、クラッド層を活性層と同様のストライプ状にして
も良い。高抵抗半導体層は、クラッド層や活性層等の他
の半導体層に比べて比抵抗の高い層である。
いし、クラッド層を活性層と同様のストライプ状にして
も良い。高抵抗半導体層は、クラッド層や活性層等の他
の半導体層に比べて比抵抗の高い層である。
【００１５】
【作用】周知のごとく半導体レーザ装置では、レーザ光
はクラッド層に挟まれた活性層内でレーザ発振されて外
部に放出される。ここで、レーザ光のエネルギー源は、
ｎ側電極から注入される電子とｐ側電極から注入される
正孔が活性層内で再結合することにより与えられる。従
って、活性層内で再結合することなく電極間を流れる漏
れ電流を最小限に押さえることが半導体レーザ装置の効
率化のため必要である。
はクラッド層に挟まれた活性層内でレーザ発振されて外
部に放出される。ここで、レーザ光のエネルギー源は、
ｎ側電極から注入される電子とｐ側電極から注入される
正孔が活性層内で再結合することにより与えられる。従
って、活性層内で再結合することなく電極間を流れる漏
れ電流を最小限に押さえることが半導体レーザ装置の効
率化のため必要である。
【００１６】すなわち、第１に、活性層の両側面を埋め
込む層がｐ型であるときレーザ光が効率良く発振される
という経験的事実に準拠して、ｐ型半導体埋込層が活性
領域の両側面を覆うように半導体基板上に積層した。こ
の場合、半導体基板がｎ型である場合には、ｐ型半導体
埋込層及びｎ型半導体基板のそれぞれに含まれる不純物
の違いにより、ｐ型半導体埋込層とｎ型半導体基板との
間の界面に不純物による界面準位が生じ、活性領域から
この界面を伝って漏れ電流が発生する恐れがある。そこ
で、本発明では半導体基板をｐ型に設定することによ
り、界面を同導電型にし、界面準位の発生を排除するこ
とにした。
込む層がｐ型であるときレーザ光が効率良く発振される
という経験的事実に準拠して、ｐ型半導体埋込層が活性
領域の両側面を覆うように半導体基板上に積層した。こ
の場合、半導体基板がｎ型である場合には、ｐ型半導体
埋込層及びｎ型半導体基板のそれぞれに含まれる不純物
の違いにより、ｐ型半導体埋込層とｎ型半導体基板との
間の界面に不純物による界面準位が生じ、活性領域から
この界面を伝って漏れ電流が発生する恐れがある。そこ
で、本発明では半導体基板をｐ型に設定することによ
り、界面を同導電型にし、界面準位の発生を排除するこ
とにした。
【００１７】第２に、ｎ側電極から拡散されてくる電子
を捕獲するに適した深い準位（電子トラップ）を有する
高抵抗半導体層をｎ型半導体層上に積層した。高抵抗半
導体層内の電子トラップに捕獲された電子はエネルギー
を放出して低いエネルギー状態におかれて束縛されるの
で、この準位から抜け出ることはできなくなる。それ
故、高抵抗半導体層は負の電位を帯びて電子に対する高
い障壁となる。
を捕獲するに適した深い準位（電子トラップ）を有する
高抵抗半導体層をｎ型半導体層上に積層した。高抵抗半
導体層内の電子トラップに捕獲された電子はエネルギー
を放出して低いエネルギー状態におかれて束縛されるの
で、この準位から抜け出ることはできなくなる。それ
故、高抵抗半導体層は負の電位を帯びて電子に対する高
い障壁となる。
【００１８】第３に、ｎ型半導体層がｐ型半導体埋込層
と高抵抗半導体層を分離するように配置され、上記ｐ型
半導体基板及びｐ型半導体埋込層から拡散されてくる正
孔に対して高い障壁となっている。それ故、ｎ型半導体
層は、ｐ型半導体埋込層から流れ込む正孔と高抵抗半導
体層の電子トラップに捕獲された電子とが再結合するの
を防いでいる。つまり、再結合により生じる再結合電流
を低減する作用をする。
と高抵抗半導体層を分離するように配置され、上記ｐ型
半導体基板及びｐ型半導体埋込層から拡散されてくる正
孔に対して高い障壁となっている。それ故、ｎ型半導体
層は、ｐ型半導体埋込層から流れ込む正孔と高抵抗半導
体層の電子トラップに捕獲された電子とが再結合するの
を防いでいる。つまり、再結合により生じる再結合電流
を低減する作用をする。
【００１９】ここで、ｎ型半導体層をｐ型半導体埋込層
上に積層する場合、活性領域の両側面がｎ型になる恐れ
があるが、ｐ型半導体埋込層からｎ型半導体層へ積極的
に不純物が拡散するように工夫することにより、活性領
域の両側面に近い部分のｎ型半導体層はｐ型に反転さ
れ、活性領域の両側面はｐ型に維持される。
上に積層する場合、活性領域の両側面がｎ型になる恐れ
があるが、ｐ型半導体埋込層からｎ型半導体層へ積極的
に不純物が拡散するように工夫することにより、活性領
域の両側面に近い部分のｎ型半導体層はｐ型に反転さ
れ、活性領域の両側面はｐ型に維持される。
【００２０】従って、ｐ型半導体埋込層から拡散されて
くる正孔及びｎ側電極から注入される電子は、それぞれ
ｎ型半導体層及び高抵抗半導体層からなる高い障壁によ
って再結合することができないので、漏れ電流の経路が
形成されることはない。つまり、本発明の半導体レーザ
装置では、高効率動作が可能となり、更に長寿命化も期
待できる。
くる正孔及びｎ側電極から注入される電子は、それぞれ
ｎ型半導体層及び高抵抗半導体層からなる高い障壁によ
って再結合することができないので、漏れ電流の経路が
形成されることはない。つまり、本発明の半導体レーザ
装置では、高効率動作が可能となり、更に長寿命化も期
待できる。
【００２１】また、ｎ型半導体層及び高抵抗半導体層で
構成される電流ブロック層は、ｐｎ逆接合を用いた従来
の埋め込み層に比べて静電容量が低減される。つまり、
本発明の半導体レーザ装置では高速動作が可能となる。
構成される電流ブロック層は、ｐｎ逆接合を用いた従来
の埋め込み層に比べて静電容量が低減される。つまり、
本発明の半導体レーザ装置では高速動作が可能となる。
【００２２】さらに、活性層は高抵抗半導体層と直接に
接していないので、非発光中心となる不純物が高抵抗半
導体層から活性層へ拡散することがないので、効率が低
下すること無く、更に長寿命化も期待できる。
接していないので、非発光中心となる不純物が高抵抗半
導体層から活性層へ拡散することがないので、効率が低
下すること無く、更に長寿命化も期待できる。
【００２３】
【実施例】本発明の一実施例に係る半導体レーザ装置の
断面図を図１に示す。また、この半導体レーザ装置の製
造工程を図２に示す。本実施例においては、長波長系材
料である燐化インジウム（ＩｎＰ）系材料の例を用いて
説明する。（１００）面の出たＺｎドーピングｐ型Ｉｎ
Ｐ基板２１（Ｐ＝２×１０18ｃｍ-3）上にＭＯＣＶＤ法
を用いてＺｎドーピングｐ型ＩｎＰ層２２（ｐ＝１．５
×１０18ｃｍ-3）を厚さ０．５μｍになるように積層
し、次いでＩｎＰ層２２上に発光波長１．３μｍまたは
１．５５μｍのバンドギャップを有するＩｎＧａＡｓＰ
活性層２３を厚さ０．１μｍになるように積層する。更
に活性層２３上にＳｉドーピングｎ型ＩｎＰ層２４（ｎ
＝１×１０18ｃｍ-3）を厚さ０．１μｍになるように積
層する。ＩｎＰ層２２，活性層２３，及びＩｎＰ層２４
はそれぞれ連続的にエピタキシャル成長により形成され
る。
断面図を図１に示す。また、この半導体レーザ装置の製
造工程を図２に示す。本実施例においては、長波長系材
料である燐化インジウム（ＩｎＰ）系材料の例を用いて
説明する。（１００）面の出たＺｎドーピングｐ型Ｉｎ
Ｐ基板２１（Ｐ＝２×１０18ｃｍ-3）上にＭＯＣＶＤ法
を用いてＺｎドーピングｐ型ＩｎＰ層２２（ｐ＝１．５
×１０18ｃｍ-3）を厚さ０．５μｍになるように積層
し、次いでＩｎＰ層２２上に発光波長１．３μｍまたは
１．５５μｍのバンドギャップを有するＩｎＧａＡｓＰ
活性層２３を厚さ０．１μｍになるように積層する。更
に活性層２３上にＳｉドーピングｎ型ＩｎＰ層２４（ｎ
＝１×１０18ｃｍ-3）を厚さ０．１μｍになるように積
層する。ＩｎＰ層２２，活性層２３，及びＩｎＰ層２４
はそれぞれ連続的にエピタキシャル成長により形成され
る。
【００２４】次に、ＣＶＤ技術によりＳｉＯ2 薄膜を約
２０００Å堆積し、フォトリソグラフィー技術により
（１１０）方向に幅約５μｍのＳｉＯ2 ストライプ状マ
スクを３００μｍ間隔で形成する。次に、化学的エッチ
ングによりｎ型ＩｎＰ層２４、ＩｎＧａＡｓＰ層２３、
及びｐ型ＩｎＰ層２２をメサストライプの高さが２〜３
μｍとなるように、また活性層のストライプ幅が約１μ
ｍとなるようにエッチングして活性領域を形成する（図
２（ａ）参照）。しかる後、少なくともメサストライプ
頂部にＳｉＯ2 ストライプ状マスクを残したまま、メサ
ストライプ以外の凹部分に、Ｚｎドーピングｐ型ＩｎＰ
層２５（ｐ＝０．５〜×１０18ｃｍ-3）を厚さ０．５μ
ｍでメサストライプ側面を覆うように埋め込み成長させ
る。さらに、ＩｎＰ層２５上にＳｉドーピングｎ型Ｉｎ
Ｐ層２６（ｎ＝１×１０18ｃｍ-3）を厚さ０．５μｍに
なるよう成長させ（図２（ｂ）参照）、またＩｎＰ層２
６上に鉄（Ｆｅ）あるいはコバルト（Ｃｏ）等の電子を
捕獲する深い準位を形成する金属をドーピング（例えば
Ｆｅを５×１０16ｃｍ-3）した高抵抗ＩｎＰ２７を厚み
３μｍになるように成長させる（図２（ｃ）参照）。Ｉ
ｎＰ層２５，２６，２７は順次ＭＯＣＶＤ成長法等によ
り選択的なエピタキシャル成長により形成される。ここ
で、ＭＯＣＶＤ法により埋め込み成長を行う場合、ｎ型
ＩｎＰ層２６の成長時において成長温度、成長速度など
の成長条件を最適化し、あるいは成長後にアニール等の
熱処理を施すことで、活性領域近傍のｎ型ＩｎＰ層２６
をその周囲にあるｐ型ＩｎＰ層２５からのＺｎ拡散によ
ってｐ型に反転させ、ｎ型ＩｎＰ層２６とｎ型ＩｎＰク
ラッド層２４との接続を切る操作を行う。
２０００Å堆積し、フォトリソグラフィー技術により
（１１０）方向に幅約５μｍのＳｉＯ2 ストライプ状マ
スクを３００μｍ間隔で形成する。次に、化学的エッチ
ングによりｎ型ＩｎＰ層２４、ＩｎＧａＡｓＰ層２３、
及びｐ型ＩｎＰ層２２をメサストライプの高さが２〜３
μｍとなるように、また活性層のストライプ幅が約１μ
ｍとなるようにエッチングして活性領域を形成する（図
２（ａ）参照）。しかる後、少なくともメサストライプ
頂部にＳｉＯ2 ストライプ状マスクを残したまま、メサ
ストライプ以外の凹部分に、Ｚｎドーピングｐ型ＩｎＰ
層２５（ｐ＝０．５〜×１０18ｃｍ-3）を厚さ０．５μ
ｍでメサストライプ側面を覆うように埋め込み成長させ
る。さらに、ＩｎＰ層２５上にＳｉドーピングｎ型Ｉｎ
Ｐ層２６（ｎ＝１×１０18ｃｍ-3）を厚さ０．５μｍに
なるよう成長させ（図２（ｂ）参照）、またＩｎＰ層２
６上に鉄（Ｆｅ）あるいはコバルト（Ｃｏ）等の電子を
捕獲する深い準位を形成する金属をドーピング（例えば
Ｆｅを５×１０16ｃｍ-3）した高抵抗ＩｎＰ２７を厚み
３μｍになるように成長させる（図２（ｃ）参照）。Ｉ
ｎＰ層２５，２６，２７は順次ＭＯＣＶＤ成長法等によ
り選択的なエピタキシャル成長により形成される。ここ
で、ＭＯＣＶＤ法により埋め込み成長を行う場合、ｎ型
ＩｎＰ層２６の成長時において成長温度、成長速度など
の成長条件を最適化し、あるいは成長後にアニール等の
熱処理を施すことで、活性領域近傍のｎ型ＩｎＰ層２６
をその周囲にあるｐ型ＩｎＰ層２５からのＺｎ拡散によ
ってｐ型に反転させ、ｎ型ＩｎＰ層２６とｎ型ＩｎＰク
ラッド層２４との接続を切る操作を行う。
【００２５】具体的には、ｐ型ＩｎＰ層２５のドーパン
トＺｎとｎ型ＩｎＰ層２６のドーパントＳｉのそれぞれ
の拡散定数の違いにより、Ｚｎは６００℃で、ＳｉはＺ
ｎよりも１００℃以上高い温度にならないと熱拡散が生
じにくい。それで、結晶成長温度を６００℃程度に制御
してＳｉの熱拡散を押え込みつつｐ型ＩｎＰ層２５から
のｎ型ＩｎＰ層２６へのＺｎ拡散を利用して活性領域２
２，２３，２４近傍のｎ型ＩｎＰ層２６をｐ型に反転さ
せる。
トＺｎとｎ型ＩｎＰ層２６のドーパントＳｉのそれぞれ
の拡散定数の違いにより、Ｚｎは６００℃で、ＳｉはＺ
ｎよりも１００℃以上高い温度にならないと熱拡散が生
じにくい。それで、結晶成長温度を６００℃程度に制御
してＳｉの熱拡散を押え込みつつｐ型ＩｎＰ層２５から
のｎ型ＩｎＰ層２６へのＺｎ拡散を利用して活性領域２
２，２３，２４近傍のｎ型ＩｎＰ層２６をｐ型に反転さ
せる。
【００２６】なお、ｐ型ＩｎＰ層２５及びｎ型ＩｎＰ層
２６を液相成長法（ＬＰＥ法）で成長させ、電流ブロッ
ク層となる高抵抗ＩｎＰ層２７をＭＯＣＶＤ法で成長す
るというようなハイブリッドな成長方法でも図１に示す
埋め込み構造を形成することができる。この場合ＬＰＥ
法の準熱平衡的な結晶成長により活性層側面等に清浄な
再成長界面を得ることができる。
２６を液相成長法（ＬＰＥ法）で成長させ、電流ブロッ
ク層となる高抵抗ＩｎＰ層２７をＭＯＣＶＤ法で成長す
るというようなハイブリッドな成長方法でも図１に示す
埋め込み構造を形成することができる。この場合ＬＰＥ
法の準熱平衡的な結晶成長により活性層側面等に清浄な
再成長界面を得ることができる。
【００２７】このように、本発明の半導体レーザ装置の
埋め込み構造は、成長方法及びその条件を最適化して製
造方法を適宜選定することが可能である。
埋め込み構造は、成長方法及びその条件を最適化して製
造方法を適宜選定することが可能である。
【００２８】ｎ型ＩｎＰ層２６及び高抵抗ＩｎＰ層２７
からなる電流ブロック層を成長させた後、ＳｉＯ2 スト
ライプ状マスクを弗化アンモニウムにより除去する。そ
の後、活性領域のメサストライプ上面及び電流ブロック
層上の全面に、素子平坦化のためのｎ型半導体層として
Ｓｉドーピングｎ型ＩｎＰ層２８（ｎ＝１〜２×１０18
ｃｍ-3）を厚さ１．５μｍでＭＯＣＶＤ成長法等により
エピタキシャル成長させる。また、更にＳｉドーピング
ｎ型ＩｎＧａＡｓＰコンタクト層２９（ｎ＝５×１０18
ｃｍ-3）を電極との接続のため厚さ０．５〜１μｍ成長
させる（図２（ｄ）参照）。しかる後、コンタクト層２
９上のｎ型半導体側に抵抗加熱蒸着法等によりＡｕＧ
ｅ、Ｎｉ、Ａｕを蒸着し、アニーリングして図１に示す
如くｎ側電極３０を形成する。その後、全体の厚さが１
００μｍ程度になるまで研磨し、ｐ型半導体側に抵抗加
熱蒸着法によりＡｕＺｎを蒸着し、アニーリングしてｐ
側電極３１を形成する。３００μｍの間隔で作成された
個々の半導体レーザ装置は（１１０）方向に劈開され分
離して得られる。
からなる電流ブロック層を成長させた後、ＳｉＯ2 スト
ライプ状マスクを弗化アンモニウムにより除去する。そ
の後、活性領域のメサストライプ上面及び電流ブロック
層上の全面に、素子平坦化のためのｎ型半導体層として
Ｓｉドーピングｎ型ＩｎＰ層２８（ｎ＝１〜２×１０18
ｃｍ-3）を厚さ１．５μｍでＭＯＣＶＤ成長法等により
エピタキシャル成長させる。また、更にＳｉドーピング
ｎ型ＩｎＧａＡｓＰコンタクト層２９（ｎ＝５×１０18
ｃｍ-3）を電極との接続のため厚さ０．５〜１μｍ成長
させる（図２（ｄ）参照）。しかる後、コンタクト層２
９上のｎ型半導体側に抵抗加熱蒸着法等によりＡｕＧ
ｅ、Ｎｉ、Ａｕを蒸着し、アニーリングして図１に示す
如くｎ側電極３０を形成する。その後、全体の厚さが１
００μｍ程度になるまで研磨し、ｐ型半導体側に抵抗加
熱蒸着法によりＡｕＺｎを蒸着し、アニーリングしてｐ
側電極３１を形成する。３００μｍの間隔で作成された
個々の半導体レーザ装置は（１１０）方向に劈開され分
離して得られる。
【００２９】以上の本発明の半導体レーザ装置におい
て、ｎ側電極３０から注入される電子と、ｐ側電極３１
から注入される正孔はストライプ状の活性層２３内に閉
じ込められて再結合し、再結合電流を生ずると共にレー
ザ光を発振する。
て、ｎ側電極３０から注入される電子と、ｐ側電極３１
から注入される正孔はストライプ状の活性層２３内に閉
じ込められて再結合し、再結合電流を生ずると共にレー
ザ光を発振する。
【００３０】一方、活性層２３を経由しない電子はｎ型
ＩｎＰ層２８を介して高抵抗ＩｎＰ層２７へ流れ込む
が、これらの電子は高抵抗ＩｎＰ層２７内のＦｅ又はＣ
ｏ等の電子を捕獲する深い準位にトラップされる。この
トラップされた電子はエネルギーを失って深い準位から
抜け出ることができなくなる。それ故、高抵抗ＩｎＰ層
２７は負の電位を帯びて電子に対し高いエネルギーレベ
ルになるため、電子を寄せ付けなくなり電子に対する障
壁となる。
ＩｎＰ層２８を介して高抵抗ＩｎＰ層２７へ流れ込む
が、これらの電子は高抵抗ＩｎＰ層２７内のＦｅ又はＣ
ｏ等の電子を捕獲する深い準位にトラップされる。この
トラップされた電子はエネルギーを失って深い準位から
抜け出ることができなくなる。それ故、高抵抗ＩｎＰ層
２７は負の電位を帯びて電子に対し高いエネルギーレベ
ルになるため、電子を寄せ付けなくなり電子に対する障
壁となる。
【００３１】また、活性層２３を経由しない正孔はｐ型
ＩｎＰ層２１、２５を介してｎ型ＩｎＰ層２６へ流れ込
む。ｎ型ＩｎＰ層２６は正孔に対して障壁として働くの
で正孔の流れは大幅に阻害される。それ故、ｎ型ＩｎＰ
層２６がｐ型ＩｎＰ層２５と高抵抗ＩｎＰ層２７との間
に設けられているので、正孔は高抵抗ＩｎＰ層２７内に
トラップされた電子と再結合することができない。
ＩｎＰ層２１、２５を介してｎ型ＩｎＰ層２６へ流れ込
む。ｎ型ＩｎＰ層２６は正孔に対して障壁として働くの
で正孔の流れは大幅に阻害される。それ故、ｎ型ＩｎＰ
層２６がｐ型ＩｎＰ層２５と高抵抗ＩｎＰ層２７との間
に設けられているので、正孔は高抵抗ＩｎＰ層２７内に
トラップされた電子と再結合することができない。
【００３２】結局、電子と正孔は活性層２３以外の領域
では再結合することができないので、再結合電流による
漏れ電流は実質的に封じ込められる。
では再結合することができないので、再結合電流による
漏れ電流は実質的に封じ込められる。
【００３３】また、ｐｎ逆接合を用いること無く漏れ電
流を防いでいるので、静電容量が大きくならず、動作速
度が早くなる。
流を防いでいるので、静電容量が大きくならず、動作速
度が早くなる。
【００３４】従って、本発明の半導体レーザ素子は閾値
電流、温度特性等の静的特性が従来のｐｎ逆接合による
埋め込み型半導体レーザと遜色ない特性が得られる。例
えば、レーザ共振器長を２５０μｍとした場合に閾値電
流が１０〜１５ｍＡ、特性温度Ｔ。が７０〜７５Ｋと良
好であった。また、素子の寄生容量は１ｐＦ前後と小さ
く、３ｄＢ低下の小信号変調帯域が１０ＧＨｚ以上にな
り非常に高速なもので得られた。
電流、温度特性等の静的特性が従来のｐｎ逆接合による
埋め込み型半導体レーザと遜色ない特性が得られる。例
えば、レーザ共振器長を２５０μｍとした場合に閾値電
流が１０〜１５ｍＡ、特性温度Ｔ。が７０〜７５Ｋと良
好であった。また、素子の寄生容量は１ｐＦ前後と小さ
く、３ｄＢ低下の小信号変調帯域が１０ＧＨｚ以上にな
り非常に高速なもので得られた。
【００３５】以上説明してきたように本発明による半導
体レーザ装置では、埋込み型半導体レーザの本来の特質
である高効率動作や温度特性等を損なうこと無く容易に
高速動作を達成することが可能になる。
体レーザ装置では、埋込み型半導体レーザの本来の特質
である高効率動作や温度特性等を損なうこと無く容易に
高速動作を達成することが可能になる。
【００３６】なお、本発明は前述した実施例に限定され
るものではなく、また、発明の趣旨を逸脱することなく
種々の変形が可能である。例えば本発明はＧａＡｌＡ
ｓ、ＡｌＧａＩｎＡｓ等他の半導体材料を用いた半導体
レーザにも適用することが可能なものである。
るものではなく、また、発明の趣旨を逸脱することなく
種々の変形が可能である。例えば本発明はＧａＡｌＡ
ｓ、ＡｌＧａＩｎＡｓ等他の半導体材料を用いた半導体
レーザにも適用することが可能なものである。
【００３７】
【発明の効果】以上説明したように本発明は、ストライ
プ状の活性層を複数のクラッド層で挾んで形成される活
性領域と、前記活性領域を保持しｐ側電極に接続される
ｐ型半導体基板と、前記活性領域の両側面を埋め込むよ
うに前記ｐ型半導体基板上に積層されるｐ型半導体埋込
層と、前記ｐ型半導体埋込層上に積層され、前記ｐ型半
導体埋込層から拡散されてくる正孔に対し高い障壁とな
るｎ型半導体層と、前記ｎ型半導体層上に積層され、ｎ
側電極から拡散されてくる電子を捕獲する深い準位を有
する高抵抗半導体層とを備えたので、高効率で、かつ高
速動作可能な半導体レーザ装置を低価格で提供すること
ができる。
プ状の活性層を複数のクラッド層で挾んで形成される活
性領域と、前記活性領域を保持しｐ側電極に接続される
ｐ型半導体基板と、前記活性領域の両側面を埋め込むよ
うに前記ｐ型半導体基板上に積層されるｐ型半導体埋込
層と、前記ｐ型半導体埋込層上に積層され、前記ｐ型半
導体埋込層から拡散されてくる正孔に対し高い障壁とな
るｎ型半導体層と、前記ｎ型半導体層上に積層され、ｎ
側電極から拡散されてくる電子を捕獲する深い準位を有
する高抵抗半導体層とを備えたので、高効率で、かつ高
速動作可能な半導体レーザ装置を低価格で提供すること
ができる。
【図１】本発明による半導体レーザ装置の一実施例の構
造を示す断面図である。
造を示す断面図である。
【図２】図１に示した半導体レーザ装置の製造工程を示
す断面図である。
す断面図である。
【図３】従来の半導体レーザ装置の構造を示す一部透視
した斜視図である。
した斜視図である。
【図４】従来の高抵抗埋め込み型レーザ構造を示す断面
図である。
図である。
２１ ｐ型半導体基板 ２２ Ｚｎドーピングｐ型ＩｎＰ層 ２３ ＩｎＧａＡｓＰ活性層 ２４ Ｓｉドーピングｎ型ＩｎＰ層 ２５ ＺｎドーピングＰ型ＩｎＰ層 ２６ Ｓｉドーピングｎ型ＩｎＰ層 ２７ 高抵抗ＩｎＰ層 ２８ Ｓｉドーピングｎ型ＩｎＰ層 ２９ Ｓｉドーピングｎ型ＩｎＧａＡｓＰコンタクト層 ３０ ｎ側電極 ３１ ｐ側電極
Claims (1)
- 【特許請求の範囲】 【請求項１】 ストライプ状の活性層を複数のクラッド
層で挾んで形成される活性領域と、 前記活性領域を保持しｐ側電極に接続されるｐ型半導体
基板と、 前記活性領域の両側面を埋め込むように前記ｐ型半導体
基板上に積層されるｐ型半導体埋め込み層と、 前記ｐ型半導体埋込層上に積層され、前記ｐ型半導体埋
込層から拡散されてくる正孔に対し高い障壁となるｎ型
半導体層と、 前記ｎ型半導体層上に積層され、ｎ側電極から拡散され
てくる電子を捕獲する深い準位を有する高抵抗半導体層
とを備えたことを特徴とする半導体レーザ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18894291A JPH0537084A (ja) | 1991-07-29 | 1991-07-29 | 半導体レーザ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18894291A JPH0537084A (ja) | 1991-07-29 | 1991-07-29 | 半導体レーザ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537084A true JPH0537084A (ja) | 1993-02-12 |
Family
ID=16232609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18894291A Pending JPH0537084A (ja) | 1991-07-29 | 1991-07-29 | 半導体レーザ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537084A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004235649A (ja) * | 2003-01-31 | 2004-08-19 | Osram Opto Semiconductors Gmbh | 電気コンタクト領域を備えたモジュールの製造方法および半導体層列および活性ゾーンを有するモジュール |
| JP2010010622A (ja) * | 2008-06-30 | 2010-01-14 | Sumitomo Electric Ind Ltd | 半導体光素子 |
| JP2010098069A (ja) * | 2008-10-15 | 2010-04-30 | Mitsubishi Electric Corp | 半導体レーザ素子の製造方法 |
| US7720123B2 (en) | 2006-08-28 | 2010-05-18 | Mitsubishi Electric Corporation | Buried type semiconductor laser |
-
1991
- 1991-07-29 JP JP18894291A patent/JPH0537084A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004235649A (ja) * | 2003-01-31 | 2004-08-19 | Osram Opto Semiconductors Gmbh | 電気コンタクト領域を備えたモジュールの製造方法および半導体層列および活性ゾーンを有するモジュール |
| US7720123B2 (en) | 2006-08-28 | 2010-05-18 | Mitsubishi Electric Corporation | Buried type semiconductor laser |
| JP2010010622A (ja) * | 2008-06-30 | 2010-01-14 | Sumitomo Electric Ind Ltd | 半導体光素子 |
| JP2010098069A (ja) * | 2008-10-15 | 2010-04-30 | Mitsubishi Electric Corp | 半導体レーザ素子の製造方法 |
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