JP2002026455A - 半導体光素子およびその製造方法 - Google Patents
半導体光素子およびその製造方法Info
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- JP2002026455A JP2002026455A JP2000200439A JP2000200439A JP2002026455A JP 2002026455 A JP2002026455 A JP 2002026455A JP 2000200439 A JP2000200439 A JP 2000200439A JP 2000200439 A JP2000200439 A JP 2000200439A JP 2002026455 A JP2002026455 A JP 2002026455A
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Abstract
(57)【要約】
【課題】 リークの少ない電流ブロック層を実現して、
高温特性や高出力特性に優れ、かつ高速応答が可能な半
導体光素子を提供する。 【解決手段】 ＭＯＣＶＤ法を用いて、面方位（１０
０）のｎ−ＩｎＰ基板１０１上にｎ−ＩｎＰクラッド層
１０２からｐ−ＩｎＰクラッド層１０５まで成長させ、
その上にＳｉＯ2マスク１０６を形成しこれを用いてメ
サエッチングを行った後、Ｉｎ0.52Ａｌ0.48Ａｓ層１０
７、ＦｅドープＩｎＰ層１０８、ｎ−ＩｎＰ層１０９を
成長させた後、ＳｉＯ2マスク１０６を除去し、ｐ−Ｉ
ｎＰ埋込み層１１０およびｐ+−ＩｎＧａＡｓコンタク
ト層１１１を成長させ、ｐ側電極１１４およびｎ側電極
１１５を形成する。
高温特性や高出力特性に優れ、かつ高速応答が可能な半
導体光素子を提供する。 【解決手段】 ＭＯＣＶＤ法を用いて、面方位（１０
０）のｎ−ＩｎＰ基板１０１上にｎ−ＩｎＰクラッド層
１０２からｐ−ＩｎＰクラッド層１０５まで成長させ、
その上にＳｉＯ2マスク１０６を形成しこれを用いてメ
サエッチングを行った後、Ｉｎ0.52Ａｌ0.48Ａｓ層１０
７、ＦｅドープＩｎＰ層１０８、ｎ−ＩｎＰ層１０９を
成長させた後、ＳｉＯ2マスク１０６を除去し、ｐ−Ｉ
ｎＰ埋込み層１１０およびｐ+−ＩｎＧａＡｓコンタク
ト層１１１を成長させ、ｐ側電極１１４およびｎ側電極
１１５を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体光素子とそ
の製造方法に関し、特に光通信システムの主構成要素と
なる半導体レーザ、半導体光増幅器、半導体光変調器お
よびそれらを組合せた光集積素子などの半導体光素子と
その製造方法に関するものである。
の製造方法に関し、特に光通信システムの主構成要素と
なる半導体レーザ、半導体光増幅器、半導体光変調器お
よびそれらを組合せた光集積素子などの半導体光素子と
その製造方法に関するものである。
【０００２】
【従来の技術】光通信等に用いられる半導体光素子で
は、しきい値電流の低減やモードの安定化等のために活
性層の両脇に電流ブロック層を有する埋込み構造が広く
用いられている。このような光デバイスの電流ブロック
層としては、ｐ型半導体層およびｎ型半導体層を交互に
形成したサイリスタ構造が多く用いられているが、この
構造では電流ブロック層部分が比較的大きな電気容量を
持つことになり、高速変調を妨げる要因となる。そこ
で、高速変調用のデバイスには、キャリアトラップによ
り高抵抗化する半絶縁性半導体層が電流ブロック層とし
て用いられており、例えば、ＩｎＰ基板上に形成する長
波長帯のレーザでは、一般に電子トラップとして機能す
るＦｅをドーピングしたＩｎＰが用いられている。
は、しきい値電流の低減やモードの安定化等のために活
性層の両脇に電流ブロック層を有する埋込み構造が広く
用いられている。このような光デバイスの電流ブロック
層としては、ｐ型半導体層およびｎ型半導体層を交互に
形成したサイリスタ構造が多く用いられているが、この
構造では電流ブロック層部分が比較的大きな電気容量を
持つことになり、高速変調を妨げる要因となる。そこ
で、高速変調用のデバイスには、キャリアトラップによ
り高抵抗化する半絶縁性半導体層が電流ブロック層とし
て用いられており、例えば、ＩｎＰ基板上に形成する長
波長帯のレーザでは、一般に電子トラップとして機能す
るＦｅをドーピングしたＩｎＰが用いられている。
【０００３】
【発明が解決しようとする課題】しかし、このような半
絶縁層を用いた素子は、サイリスタ構造を有する素子に
比べて、高温特性や高出力特性が劣っていた。これは、
後述のようにパイルアップや不純物取込効率の面方位依
存性によって抵抗率が低下して、活性層メサ側面近傍の
漏れ電流が大きくなるためである。すなわち、電流ブロ
ック層の成長すなわち２回目の結晶成長の際に、いわゆ
るパイルアップと呼ばれる成長界面への高濃度な不純物
（Ｓｉなど）の堆積が生じることが多く、この不純物に
よって生じるキャリア密度が半絶縁層のキャリアトラッ
プ密度と同程度あるいはそれ以上になる結果、２回目成
長界面での抵抗率が低くなっていた。また、電流ブロッ
ク層の成長において、メサ側面への成長は基板表面とは
異なる高次面への成長となるが、このような面ではキャ
リアをトラップする不純物（ドーパント）の結晶への取
込効率が低く、キャリアを生ずる不純物の取込効率が高
い場合がある。例えば、ＩｎＰの（１１１）Ｂ面の場合
では基板の面方位である（１００）面と比べて電子トラ
ップとなるＦｅの取込効率は低く、ドナーであるＳｉの
取込効率が高くなる。その結果、メサ側面ではキャリア
トラップ密度とバックグラウンドキャリア密度の差が小
さくなる、あるいは成長装置の状態によっては後者が前
者を上回ることもあり、その結果メサ側面での抵抗率が
低くなっていた。このような理由で、活性層メサ側面近
傍の漏れ電流が大きくなって、高温特性や高出力特性が
低下していた。
絶縁層を用いた素子は、サイリスタ構造を有する素子に
比べて、高温特性や高出力特性が劣っていた。これは、
後述のようにパイルアップや不純物取込効率の面方位依
存性によって抵抗率が低下して、活性層メサ側面近傍の
漏れ電流が大きくなるためである。すなわち、電流ブロ
ック層の成長すなわち２回目の結晶成長の際に、いわゆ
るパイルアップと呼ばれる成長界面への高濃度な不純物
（Ｓｉなど）の堆積が生じることが多く、この不純物に
よって生じるキャリア密度が半絶縁層のキャリアトラッ
プ密度と同程度あるいはそれ以上になる結果、２回目成
長界面での抵抗率が低くなっていた。また、電流ブロッ
ク層の成長において、メサ側面への成長は基板表面とは
異なる高次面への成長となるが、このような面ではキャ
リアをトラップする不純物（ドーパント）の結晶への取
込効率が低く、キャリアを生ずる不純物の取込効率が高
い場合がある。例えば、ＩｎＰの（１１１）Ｂ面の場合
では基板の面方位である（１００）面と比べて電子トラ
ップとなるＦｅの取込効率は低く、ドナーであるＳｉの
取込効率が高くなる。その結果、メサ側面ではキャリア
トラップ密度とバックグラウンドキャリア密度の差が小
さくなる、あるいは成長装置の状態によっては後者が前
者を上回ることもあり、その結果メサ側面での抵抗率が
低くなっていた。このような理由で、活性層メサ側面近
傍の漏れ電流が大きくなって、高温特性や高出力特性が
低下していた。
【０００４】この問題を解決するために、半絶縁層と活
性層および基板の間に低濃度にｐ型不純物がドープされ
た抵抗の高いIII−Ｖ族半導体層を有する構造が提案さ
れている（特許公報第２７４０１６５号）。この公報中
に記載された構造は、図４に示すように、電流ブロック
層構造が基板側からｎ−ＩｎＰ基板４１、ｎ−ＩｎＰバ
ッファ層４３、ｐ-−ＩｎＰブロック層４６、Ｆｅドー
プＩｎＰ高抵抗層４７の順になっており、また、ｐ-−
ＩｎＰブロック層４６はメサ部活性層４４上のｐ−Ｉｎ
Ｐクラッド層４５と接触している。すなわち、この構造
では、ｐ−ＩｎＰクラッド層４５は、メサ側面のｐ-−
ＩｎＰブロック層４６を介してメサ両脇の底面において
ｐ-−ＩｎＰブロック層４６とｎ−ＩｎＰバッファ層４
３との間に形成されるｐｎ接合（電位障壁が形成され
る）５０とつながることになる。これは、ｐ-−ＩｎＰ
の抵抗率がＦｅドープＩｎＰの抵抗率に比べて数桁低い
ことを考えれば、ＦｅドープＩｎＰ高抵抗層４７を通る
電流経路がｐ−ＩｎＰクラッド層４５からｐ-−ＩｎＰ
ブロック層４６の経路によってショートされていると考
えてもよい。この場合、ＦｅドープＩｎＰ高抵抗層４７
には電圧がほとんどかからず、印加された電圧とほぼ等
しい電圧がｐｎ接合５０にかかることになって、ｐｎ接
合５０の電位障壁が容易に低下することになる。高抵抗
（半絶縁）層埋込みの電流ブロック構造は、高抵抗層と
なるＦｅドープＩｎＰ層全体に電圧がかかることにより
ｎ−ＩｎＰとＦｅドープＩｎＰとの界面の電位障壁にか
かる電圧を低減させることにより高い耐圧を得るもので
あるが、上記の構造ではこの利点が機能しなくなるとい
う欠点があった。さらに、ｎ−ＩｎＰバッファ層４３と
ｐ-−ＩｎＰブロック層４６の間で電気容量が生じるた
め、変調速度の上限がこの電気容量によって制限される
可能性もあった。これに対しては、ｐ-−ＩｎＰ層のド
ーピング濃度を低減することで、電気容量を低減するこ
ともできるが、同時に電子阻止層としての機能が低下す
るという不都合が生じる。したがって、本発明の解決す
べき課題は、上述した従来技術の問題点を解決して、高
温特性や高出力特性に優れかつ高速応答を可能にする半
導体光素子およびその製造方法を提供できるようにする
ことである。
性層および基板の間に低濃度にｐ型不純物がドープされ
た抵抗の高いIII−Ｖ族半導体層を有する構造が提案さ
れている（特許公報第２７４０１６５号）。この公報中
に記載された構造は、図４に示すように、電流ブロック
層構造が基板側からｎ−ＩｎＰ基板４１、ｎ−ＩｎＰバ
ッファ層４３、ｐ-−ＩｎＰブロック層４６、Ｆｅドー
プＩｎＰ高抵抗層４７の順になっており、また、ｐ-−
ＩｎＰブロック層４６はメサ部活性層４４上のｐ−Ｉｎ
Ｐクラッド層４５と接触している。すなわち、この構造
では、ｐ−ＩｎＰクラッド層４５は、メサ側面のｐ-−
ＩｎＰブロック層４６を介してメサ両脇の底面において
ｐ-−ＩｎＰブロック層４６とｎ−ＩｎＰバッファ層４
３との間に形成されるｐｎ接合（電位障壁が形成され
る）５０とつながることになる。これは、ｐ-−ＩｎＰ
の抵抗率がＦｅドープＩｎＰの抵抗率に比べて数桁低い
ことを考えれば、ＦｅドープＩｎＰ高抵抗層４７を通る
電流経路がｐ−ＩｎＰクラッド層４５からｐ-−ＩｎＰ
ブロック層４６の経路によってショートされていると考
えてもよい。この場合、ＦｅドープＩｎＰ高抵抗層４７
には電圧がほとんどかからず、印加された電圧とほぼ等
しい電圧がｐｎ接合５０にかかることになって、ｐｎ接
合５０の電位障壁が容易に低下することになる。高抵抗
（半絶縁）層埋込みの電流ブロック構造は、高抵抗層と
なるＦｅドープＩｎＰ層全体に電圧がかかることにより
ｎ−ＩｎＰとＦｅドープＩｎＰとの界面の電位障壁にか
かる電圧を低減させることにより高い耐圧を得るもので
あるが、上記の構造ではこの利点が機能しなくなるとい
う欠点があった。さらに、ｎ−ＩｎＰバッファ層４３と
ｐ-−ＩｎＰブロック層４６の間で電気容量が生じるた
め、変調速度の上限がこの電気容量によって制限される
可能性もあった。これに対しては、ｐ-−ＩｎＰ層のド
ーピング濃度を低減することで、電気容量を低減するこ
ともできるが、同時に電子阻止層としての機能が低下す
るという不都合が生じる。したがって、本発明の解決す
べき課題は、上述した従来技術の問題点を解決して、高
温特性や高出力特性に優れかつ高速応答を可能にする半
導体光素子およびその製造方法を提供できるようにする
ことである。
【０００５】
【課題を解決するための手段】上記の課題を解決するた
め、本発明によれば、ｎ型半導体基板上に形成された活
性層を含むメサストライプと、該メサストライプの両側
面に形成されたｐ型側面カバー層と、該ｐ型側面カバー
層に接して前記ｎ型半導体基板上に形成された電流ブロ
ックとを有する半導体光素子であって、前記電流ブロッ
ク層が、前記ｎ型半導体基板表面上にｐ型半導体層を介
することなく形成された、電子をトラップする不純物を
有する半絶縁性半導体層を含んでいることを特徴とする
半導体光素子、が提供される。前記ｐ型側面カバー層と
してはｐ−ＩｎＰまたはｐ−ＩｎＡｌＡｓまたはｐ−Ｉ
ｎＧａＰなどが挙げられる。また、前記ｐ型側面カバー
層と前記電子をトラップする不純物を有する半絶縁性半
導体とのドーパントの相互拡散を避けるため、この間に
薄いアンドープ半導体層を挿入した構造とすることもで
きる。前記の薄いアンドープ半導体層としてはＩｎＰ層
が挙げられる。また、好ましくは、前記電流ブロック層
が、前記半絶縁性半導体層上にさらにｎ型半導体層を有
する。さらにまた、好ましくは、前記基板がＩｎＰ基板
であり、前記電子をトラップする不純物がＦｅである。
上記の構造は活性層を含むメサストライプが選択成長を
用いて作製された場合、あるいは該活性層を含むメサス
トライプ側面がほぼ（１１１）Ｂ面結晶である場合に特
に有効である。
め、本発明によれば、ｎ型半導体基板上に形成された活
性層を含むメサストライプと、該メサストライプの両側
面に形成されたｐ型側面カバー層と、該ｐ型側面カバー
層に接して前記ｎ型半導体基板上に形成された電流ブロ
ックとを有する半導体光素子であって、前記電流ブロッ
ク層が、前記ｎ型半導体基板表面上にｐ型半導体層を介
することなく形成された、電子をトラップする不純物を
有する半絶縁性半導体層を含んでいることを特徴とする
半導体光素子、が提供される。前記ｐ型側面カバー層と
してはｐ−ＩｎＰまたはｐ−ＩｎＡｌＡｓまたはｐ−Ｉ
ｎＧａＰなどが挙げられる。また、前記ｐ型側面カバー
層と前記電子をトラップする不純物を有する半絶縁性半
導体とのドーパントの相互拡散を避けるため、この間に
薄いアンドープ半導体層を挿入した構造とすることもで
きる。前記の薄いアンドープ半導体層としてはＩｎＰ層
が挙げられる。また、好ましくは、前記電流ブロック層
が、前記半絶縁性半導体層上にさらにｎ型半導体層を有
する。さらにまた、好ましくは、前記基板がＩｎＰ基板
であり、前記電子をトラップする不純物がＦｅである。
上記の構造は活性層を含むメサストライプが選択成長を
用いて作製された場合、あるいは該活性層を含むメサス
トライプ側面がほぼ（１１１）Ｂ面結晶である場合に特
に有効である。
【０００６】また、本発明によれば、ｎ型半導体基板上
に形成された活性層を含むメサストライプと、該メサス
トライプ両脇に形成された、電子阻止層と電子をトラッ
プする不純物を有する半絶縁性半導体層とが基板側から
この順に積層された電流ブロック層と、を有する半導体
光素子であって、前記電子阻止層は、その伝導帯の下端
のエネルギー準位が該電子阻止層と接する複数の半導体
層のそれぞれの伝導帯の下端のエネルギー準位よりも高
いことを特徴とする半導体光素子、が提供される。前記
電子阻止層としてはそのバンドギャップが前記電子阻止
層と接する前記複数の半導体層それぞれのバンドギャッ
プよりも広くなるような材料が挙げられる。具体的に
は、前記半導体基板がＩｎＰの場合、前記電子阻止層と
してはＩｎxＡｌ1-x Ａｓy Ｐ1-y （０＜ｘ＜１、０≦
ｙ≦１）またはＩｎＧａＰが挙げられる。あるいは、前
記電子阻止層としてＡｌＡｓ、ＩｎＡｌＡｓ、ＩｎＡｌ
ＡｓＰの中から選択した２種類または３種類の組合せか
らなる超格子構造も適用され得る。
に形成された活性層を含むメサストライプと、該メサス
トライプ両脇に形成された、電子阻止層と電子をトラッ
プする不純物を有する半絶縁性半導体層とが基板側から
この順に積層された電流ブロック層と、を有する半導体
光素子であって、前記電子阻止層は、その伝導帯の下端
のエネルギー準位が該電子阻止層と接する複数の半導体
層のそれぞれの伝導帯の下端のエネルギー準位よりも高
いことを特徴とする半導体光素子、が提供される。前記
電子阻止層としてはそのバンドギャップが前記電子阻止
層と接する前記複数の半導体層それぞれのバンドギャッ
プよりも広くなるような材料が挙げられる。具体的に
は、前記半導体基板がＩｎＰの場合、前記電子阻止層と
してはＩｎxＡｌ1-x Ａｓy Ｐ1-y （０＜ｘ＜１、０≦
ｙ≦１）またはＩｎＧａＰが挙げられる。あるいは、前
記電子阻止層としてＡｌＡｓ、ＩｎＡｌＡｓ、ＩｎＡｌ
ＡｓＰの中から選択した２種類または３種類の組合せか
らなる超格子構造も適用され得る。
【０００７】さらに本発明によれば、（１）ｎ型半導体
基板上に活性層を含むメサストライプを第１のマスクを
介して選択成長により形成する工程と、（２）前記メサ
ストライプ側面にｐ型側面カバー層を形成する工程と、
（３）前記メサストライプ上に形成された第２のマスク
を用いて、電子をトラップする不純物を有する半絶縁性
半導体層を前記メサストライプの両脇に成長させる工程
と、を有することを特徴とする半導体光素子の製造方
法、が提供される。好ましくは、前記第（３）の工程の
後、前記第２のマスクをそのまま用いて前記半絶縁性半
導体層上にｎ型半導体層を成長させる工程が付加され
る。また、好ましくは、前記第（１）の工程と前記第
（２）の工程との間に、少なくとも前記第１のマスクの
側面をエッチングして前記メサストライプ側面と前記第
１のマスクとの間に前記ｐ型側面カバー層を形成するた
めに所定の距離を確保する工程が挿入される。
基板上に活性層を含むメサストライプを第１のマスクを
介して選択成長により形成する工程と、（２）前記メサ
ストライプ側面にｐ型側面カバー層を形成する工程と、
（３）前記メサストライプ上に形成された第２のマスク
を用いて、電子をトラップする不純物を有する半絶縁性
半導体層を前記メサストライプの両脇に成長させる工程
と、を有することを特徴とする半導体光素子の製造方
法、が提供される。好ましくは、前記第（３）の工程の
後、前記第２のマスクをそのまま用いて前記半絶縁性半
導体層上にｎ型半導体層を成長させる工程が付加され
る。また、好ましくは、前記第（１）の工程と前記第
（２）の工程との間に、少なくとも前記第１のマスクの
側面をエッチングして前記メサストライプ側面と前記第
１のマスクとの間に前記ｐ型側面カバー層を形成するた
めに所定の距離を確保する工程が挿入される。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。本発明の実施の形態の半導体光素子の作製
方法は、メサストライプ形成後、メサ側面のみを露出さ
せる、若しくは、メサ上面および側面を露出させる誘電
体マスクを形成し、その誘電体マスクを用いて少なくと
もメサ側面にｐ型半導体層（ｐ型側面カバー層）を成長
させる。その後、上記マスクを除去し、新たにメサスト
ライプ上にマスクを形成し、電子をトラップする不純物
を有する半絶縁性半導体層とｎ型半導体層とを成長させ
る。その後に、前記誘電体マスクを除去し、ｐ型半導体
を成長させ、全体を埋め込むことにより半導体光素子を
形成する。また、本発明の別の実施の形態の半導体光素
子の作製方法は、まず全面成長およびエッチングまたは
選択成長により活性層を含むメサストライプを形成す
る。次に、そのメサストライプ上に形成された誘電体マ
スクを用いて電子阻止層と電子をトラップする不純物を
有する半絶縁性半導体層とｎ型半導体層とをこの順に成
長させる。その後に、前記誘電体マスクを除去し、ｐ型
半導体を成長させ、全体を埋め込むことにより半導体光
素子を形成する。なお、前者の実施の形態の場合には、
後の実施例で述べるように選択成長を用いて活性層を含
むメサストライプを形成する方が、全面成長とエッチン
グによって形成するよりもプロセスが簡易となる。
て説明する。本発明の実施の形態の半導体光素子の作製
方法は、メサストライプ形成後、メサ側面のみを露出さ
せる、若しくは、メサ上面および側面を露出させる誘電
体マスクを形成し、その誘電体マスクを用いて少なくと
もメサ側面にｐ型半導体層（ｐ型側面カバー層）を成長
させる。その後、上記マスクを除去し、新たにメサスト
ライプ上にマスクを形成し、電子をトラップする不純物
を有する半絶縁性半導体層とｎ型半導体層とを成長させ
る。その後に、前記誘電体マスクを除去し、ｐ型半導体
を成長させ、全体を埋め込むことにより半導体光素子を
形成する。また、本発明の別の実施の形態の半導体光素
子の作製方法は、まず全面成長およびエッチングまたは
選択成長により活性層を含むメサストライプを形成す
る。次に、そのメサストライプ上に形成された誘電体マ
スクを用いて電子阻止層と電子をトラップする不純物を
有する半絶縁性半導体層とｎ型半導体層とをこの順に成
長させる。その後に、前記誘電体マスクを除去し、ｐ型
半導体を成長させ、全体を埋め込むことにより半導体光
素子を形成する。なお、前者の実施の形態の場合には、
後の実施例で述べるように選択成長を用いて活性層を含
むメサストライプを形成する方が、全面成長とエッチン
グによって形成するよりもプロセスが簡易となる。
【０００９】
【実施例】次に、本発明のいくつかの実施例について図
面を参照して詳細に説明する。以下の実施例では、光素
子として半導体レーザを例に挙げる。本発明の第１の実
施例である半導体レーザの製造方法および作用について
図１（ａ）〜（ｅ）を参照して説明する。まず、図１
（ａ）に示すように、熱ＣＶＤ法を用いて、面方位が
（１００）のｎ−ＩｎＰ基板３０１上に約１５０ｎｍの
厚さのＳｉＯ2 膜を形成し、フォトリソグラフィおよび
エッチング技術により［０１１］方向に平行となるよう
な１対のＳｉＯ2 マスク１０２を形成する。本実施例で
は、マスク幅は１０μｍ、マスク間幅は１．５μｍとし
た。次に、このＳｉＯ2 マスク１０２を用いて活性層の
選択成長を行う。ＭＯＣＶＤ（Metal Organic Chemical
Vapor Deposition：有機金属気相成長）法により、厚
さ０．１０μｍのｎ−ＩｎＰクラッド層１０３、続い
て、厚さ６０ｎｍで波長組成１．３μｍのＩｎＧａＡｓ
Ｐ下部光閉じ込め層１０４ａを成長させ、次に、厚さ１
０ｎｍで波長組成１．３μｍのＩｎＧａＡｓＰ障壁層お
よび厚さ６ｎｍで波長組成１．７μｍの歪ＩｎＧａＡｓ
Ｐからなる７周期の多重量子井戸（バンドギャップ波長
は１．５５μｍ）を活性層１０４ｂとして成長させ、続
いて、厚さ６０ｎｍで波長組成１．３μｍのＩｎＧａＡ
ｓＰ上部光閉じ込め層１０４ｃを成長させる（なお、図
１（ａ）では、下部光閉じ込め層、活性層、上部光閉じ
込め層を一括して参照番号１０４にて示している）。最
後に、厚さ０．１０μｍのｐ−ＩｎＰクラッド層１０５
を成長させる。
面を参照して詳細に説明する。以下の実施例では、光素
子として半導体レーザを例に挙げる。本発明の第１の実
施例である半導体レーザの製造方法および作用について
図１（ａ）〜（ｅ）を参照して説明する。まず、図１
（ａ）に示すように、熱ＣＶＤ法を用いて、面方位が
（１００）のｎ−ＩｎＰ基板３０１上に約１５０ｎｍの
厚さのＳｉＯ2 膜を形成し、フォトリソグラフィおよび
エッチング技術により［０１１］方向に平行となるよう
な１対のＳｉＯ2 マスク１０２を形成する。本実施例で
は、マスク幅は１０μｍ、マスク間幅は１．５μｍとし
た。次に、このＳｉＯ2 マスク１０２を用いて活性層の
選択成長を行う。ＭＯＣＶＤ（Metal Organic Chemical
Vapor Deposition：有機金属気相成長）法により、厚
さ０．１０μｍのｎ−ＩｎＰクラッド層１０３、続い
て、厚さ６０ｎｍで波長組成１．３μｍのＩｎＧａＡｓ
Ｐ下部光閉じ込め層１０４ａを成長させ、次に、厚さ１
０ｎｍで波長組成１．３μｍのＩｎＧａＡｓＰ障壁層お
よび厚さ６ｎｍで波長組成１．７μｍの歪ＩｎＧａＡｓ
Ｐからなる７周期の多重量子井戸（バンドギャップ波長
は１．５５μｍ）を活性層１０４ｂとして成長させ、続
いて、厚さ６０ｎｍで波長組成１．３μｍのＩｎＧａＡ
ｓＰ上部光閉じ込め層１０４ｃを成長させる（なお、図
１（ａ）では、下部光閉じ込め層、活性層、上部光閉じ
込め層を一括して参照番号１０４にて示している）。最
後に、厚さ０．１０μｍのｐ−ＩｎＰクラッド層１０５
を成長させる。
【００１０】次に、上記の選択成長に用いたＳｉＯ2 マ
スク１０２を５０ｎｍの厚さになるまでエッチングす
る。このエッチングの際、ＳｉＯ2 マスク１０２はサイ
ドエッチングもされるので、マスク１０２の端は活性層
メサから約０．１μｍ程度離れたところにまで後退す
る。すなわち、マスク間開口幅は活性層メサよりも０．
２μｍ程度広くなる。次に、このマスクを用いて０．１
μｍ厚のｐ−ＩｎＰ側面カバー層１０６を成長させる。
これにより、図３（ｂ）のように、活性層メサがｐ−Ｉ
ｎＰ側面カバー層１０６で覆われた一回り大きなメサ構
造が完成する。次に、このように選択成長によって形成
された活性層を含むメサストライプの上面にＳｉＯ2 マ
スク１０７を形成する（図１（ｃ）参照）。このような
選択成長層上部へのＳｉＯ2 膜形成法については阪田ら
の論文（IEEE PHOTONICS TECHNOLOGY LETTERS, vol.8 N
o.2 pp.179-181 February 1996）に詳しい記載があり、
この記載に従って形成することができる。なお、このプ
ロセスでメサ両側にある、活性層およびｐ−ＩｎＰ側面
カバー層の選択成長に用いられたＳｉＯ2 マスク１０２
は取り除かれる。このメサ上面に形成されたＳｉＯ2 マ
スク１０７をマスクとして、メサ両脇に厚さ１．３μｍ
のＦｅドープＩｎＰ層１０８、厚さ０．２μｍのｎ−Ｉ
ｎＰ層１０９を成長させる（図１（ｃ）参照）。その
後、ＳｉＯ2 マスク１０７を除去し、図１（ｄ）に示す
ように、厚さ２．５μｍのｐ−ＩｎＰ埋込み層１１０お
よび厚さ０．３μｍのｐ+ −ＩｎＧａＡｓコンタクト層
１１１を成長させる。
スク１０２を５０ｎｍの厚さになるまでエッチングす
る。このエッチングの際、ＳｉＯ2 マスク１０２はサイ
ドエッチングもされるので、マスク１０２の端は活性層
メサから約０．１μｍ程度離れたところにまで後退す
る。すなわち、マスク間開口幅は活性層メサよりも０．
２μｍ程度広くなる。次に、このマスクを用いて０．１
μｍ厚のｐ−ＩｎＰ側面カバー層１０６を成長させる。
これにより、図３（ｂ）のように、活性層メサがｐ−Ｉ
ｎＰ側面カバー層１０６で覆われた一回り大きなメサ構
造が完成する。次に、このように選択成長によって形成
された活性層を含むメサストライプの上面にＳｉＯ2 マ
スク１０７を形成する（図１（ｃ）参照）。このような
選択成長層上部へのＳｉＯ2 膜形成法については阪田ら
の論文（IEEE PHOTONICS TECHNOLOGY LETTERS, vol.8 N
o.2 pp.179-181 February 1996）に詳しい記載があり、
この記載に従って形成することができる。なお、このプ
ロセスでメサ両側にある、活性層およびｐ−ＩｎＰ側面
カバー層の選択成長に用いられたＳｉＯ2 マスク１０２
は取り除かれる。このメサ上面に形成されたＳｉＯ2 マ
スク１０７をマスクとして、メサ両脇に厚さ１．３μｍ
のＦｅドープＩｎＰ層１０８、厚さ０．２μｍのｎ−Ｉ
ｎＰ層１０９を成長させる（図１（ｃ）参照）。その
後、ＳｉＯ2 マスク１０７を除去し、図１（ｄ）に示す
ように、厚さ２．５μｍのｐ−ＩｎＰ埋込み層１１０お
よび厚さ０．３μｍのｐ+ −ＩｎＧａＡｓコンタクト層
１１１を成長させる。
【００１１】次に、フォトリソグラフィによりレジスト
マスクを形成し、電気的分離のため活性層を中心として
１５μｍの間隔で深さ４〜５μｍの２本の溝１１２を形
成する。この上から熱ＣＶＤにより厚さ０．４μｍのＳ
ｉＯ2 膜１１３を形成し、活性層上部にフォトリソグラ
フィとエッチングによってＳｉＯ2 膜に幅１０μｍの開
口を設ける。続いて、厚さ５０ｎｍのＣｒ層、厚さ２０
０ｎｍのＡｕ層を順に蒸着し、その上からさらに、厚さ
５０ｎｍのＴｉ層、厚さ４００ｎｍのＡｕ層を順に重ね
て蒸着した後、フォトリソグラフィとイオンミリングに
より４層の金属薄膜の不要な部分を除去（図１（ｅ）で
は、左側の溝およびその周辺で４層金属薄膜が除去され
てＳｉＯ2 膜１１３が露出している）して、ｐ側電極１
１４を形成する。次に、劈開を容易にするためウエハ厚
が１００μｍとなるまでｎ−ＩｎＰ基板裏面を研磨し、
裏面にＡｕＧｅＮｉ合金を蒸着し、その上にＴｉ：５０
ｎｍ、Ａｕ：４００ｎｍを蒸着して、ｎ側電極１１５を
形成する（図１（ｅ）参照）。以上のように作製したウ
エハを劈開し、両端面に低反射膜をコーティングして半
導体レーザが完成する。
マスクを形成し、電気的分離のため活性層を中心として
１５μｍの間隔で深さ４〜５μｍの２本の溝１１２を形
成する。この上から熱ＣＶＤにより厚さ０．４μｍのＳ
ｉＯ2 膜１１３を形成し、活性層上部にフォトリソグラ
フィとエッチングによってＳｉＯ2 膜に幅１０μｍの開
口を設ける。続いて、厚さ５０ｎｍのＣｒ層、厚さ２０
０ｎｍのＡｕ層を順に蒸着し、その上からさらに、厚さ
５０ｎｍのＴｉ層、厚さ４００ｎｍのＡｕ層を順に重ね
て蒸着した後、フォトリソグラフィとイオンミリングに
より４層の金属薄膜の不要な部分を除去（図１（ｅ）で
は、左側の溝およびその周辺で４層金属薄膜が除去され
てＳｉＯ2 膜１１３が露出している）して、ｐ側電極１
１４を形成する。次に、劈開を容易にするためウエハ厚
が１００μｍとなるまでｎ−ＩｎＰ基板裏面を研磨し、
裏面にＡｕＧｅＮｉ合金を蒸着し、その上にＴｉ：５０
ｎｍ、Ａｕ：４００ｎｍを蒸着して、ｎ側電極１１５を
形成する（図１（ｅ）参照）。以上のように作製したウ
エハを劈開し、両端面に低反射膜をコーティングして半
導体レーザが完成する。
【００１２】本実施例のレーザ構造ではメサ側面がｐ−
ＩｎＰ側面カバー層１０６で覆われているため、基板１
０１およびｎ型クラッド層３０３からメサ側面を介した
電子漏れをほとんどなくすことができる。また、ｐ−Ｉ
ｎＰ側面カバー層１０６で覆われるのはメサ側面のみで
あり、その横の電流ブロック層部分にはｐ−ＩｎＰカバ
ー層１０６とつながるｐ−ＩｎＰ層は挿入されていない
ので、高抵抗である電流ブロック層１０８に印加電圧の
ほとんどがかかることになる。このためｎ−ＩｎＰ基板
１０１とＦｅドープＩｎＰ層１０８との界面には、ほと
んど電圧がかからず電位障壁が保たれる構造となる。さ
らに、ブロック層部分では、ｐ−ＩｎＰとｎ−ＩｎＰの
界面で生じる電気容量も生じない。したがって、本実施
例の構造では優れた高出力特性、高温特性を有するとと
もに高速変調が可能である。
ＩｎＰ側面カバー層１０６で覆われているため、基板１
０１およびｎ型クラッド層３０３からメサ側面を介した
電子漏れをほとんどなくすことができる。また、ｐ−Ｉ
ｎＰ側面カバー層１０６で覆われるのはメサ側面のみで
あり、その横の電流ブロック層部分にはｐ−ＩｎＰカバ
ー層１０６とつながるｐ−ＩｎＰ層は挿入されていない
ので、高抵抗である電流ブロック層１０８に印加電圧の
ほとんどがかかることになる。このためｎ−ＩｎＰ基板
１０１とＦｅドープＩｎＰ層１０８との界面には、ほと
んど電圧がかからず電位障壁が保たれる構造となる。さ
らに、ブロック層部分では、ｐ−ＩｎＰとｎ−ＩｎＰの
界面で生じる電気容量も生じない。したがって、本実施
例の構造では優れた高出力特性、高温特性を有するとと
もに高速変調が可能である。
【００１３】次に、図２（ａ）〜（ｄ）を参照して、第
２の実施例を説明する。なお、以下の実施例において第
１の実施例と共通するプロセスに対応する図中では図１
と同じ番号を用いている。まず、図２（ａ）に示すよう
に、ＭＯＣＶＤ（Metal Organic Chemical VaporDeposi
tion：有機金属気相成長）法を用いて、面方位（１０
０）のｎ−ＩｎＰ基板１０１上に厚さ０．２μｍのｎ−
ＩｎＰクラッド層２０２を形成し、次に、厚さ６０ｎｍ
で波長組成１．３μｍのＩｎＧａＡｓＰ下部光閉じ込め
層２０３ａを成長させ、続いて厚さ１０ｎｍで波長組成
１．３μｍのＩｎＧａＡｓＰ障壁層および厚さ６ｎｍで
波長組成１．７μｍの歪ＩｎＧａＡｓＰからなる７周期
の多重量子井戸（バンドギャップ波長は１．５５μｍ）
を活性層２０３ｂとして成長させ、続いて厚さ２０ｎｍ
で波長組成１．３μｍのＩｎＧａＡｓＰ上部光閉じ込め
層２０３ｃ（なお、図２（ａ）では、下部光閉じ込め
層、活性層、上部光閉じ込め層を一括して参照番号２０
３にて示してある）を成長させる。次に、厚さ９０ｎｍ
で波長組成１．２μｍのＩｎＧａＡｓＰ光ガイド層２０
４を成長させ、最後に厚さ５ｎｍのｐ−ＩｎＰクラッド
層２０５を成長させる。次に、電子ビームリソグラフィ
とエッチングにより光ガイド層２０４上に回折格子を形
成する（図示せず）。本実施例では、共振器の中心に４
分の１波長の位相シフトを有する回折格子を形成してい
る。次に、熱ＣＶＤ法を用いて約０．３μｍの厚さのＳ
ｉＯ2 膜を形成した後、フォトリソグラフィとエッチン
グにより［１１０］方向にＳｉＯ2 ストライプ２０６を
形成する（図２（ａ）参照）。このＳｉＯ2 ストライプ
２０６をマスクとしてメサエッチングを行った後、図２
（ｂ）に示すように、厚さ０．２μｍのＩｎ 0.52Ａｌ
0.48Ａｓ層２０７、厚さ２．０μｍのＦｅドープＩｎＰ
層２０８、厚さ０．３μｍのｎ−ＩｎＰ層２０９を成長
させる。その後、ＳｉＯ2 ストライプ２０６を除去し、
図２（ｃ）に示すように、厚さ２．５μｍのｐ−ＩｎＰ
埋込み層１１０および厚さ０．３μｍのｐ+ −ＩｎＧａ
Ａｓコンタクト層１１１を成長させる。以下、第１の実
施例と同様のプロセスを行うことによりレーザ構造が完
成する（図２（ｄ）参照）。
２の実施例を説明する。なお、以下の実施例において第
１の実施例と共通するプロセスに対応する図中では図１
と同じ番号を用いている。まず、図２（ａ）に示すよう
に、ＭＯＣＶＤ（Metal Organic Chemical VaporDeposi
tion：有機金属気相成長）法を用いて、面方位（１０
０）のｎ−ＩｎＰ基板１０１上に厚さ０．２μｍのｎ−
ＩｎＰクラッド層２０２を形成し、次に、厚さ６０ｎｍ
で波長組成１．３μｍのＩｎＧａＡｓＰ下部光閉じ込め
層２０３ａを成長させ、続いて厚さ１０ｎｍで波長組成
１．３μｍのＩｎＧａＡｓＰ障壁層および厚さ６ｎｍで
波長組成１．７μｍの歪ＩｎＧａＡｓＰからなる７周期
の多重量子井戸（バンドギャップ波長は１．５５μｍ）
を活性層２０３ｂとして成長させ、続いて厚さ２０ｎｍ
で波長組成１．３μｍのＩｎＧａＡｓＰ上部光閉じ込め
層２０３ｃ（なお、図２（ａ）では、下部光閉じ込め
層、活性層、上部光閉じ込め層を一括して参照番号２０
３にて示してある）を成長させる。次に、厚さ９０ｎｍ
で波長組成１．２μｍのＩｎＧａＡｓＰ光ガイド層２０
４を成長させ、最後に厚さ５ｎｍのｐ−ＩｎＰクラッド
層２０５を成長させる。次に、電子ビームリソグラフィ
とエッチングにより光ガイド層２０４上に回折格子を形
成する（図示せず）。本実施例では、共振器の中心に４
分の１波長の位相シフトを有する回折格子を形成してい
る。次に、熱ＣＶＤ法を用いて約０．３μｍの厚さのＳ
ｉＯ2 膜を形成した後、フォトリソグラフィとエッチン
グにより［１１０］方向にＳｉＯ2 ストライプ２０６を
形成する（図２（ａ）参照）。このＳｉＯ2 ストライプ
２０６をマスクとしてメサエッチングを行った後、図２
（ｂ）に示すように、厚さ０．２μｍのＩｎ 0.52Ａｌ
0.48Ａｓ層２０７、厚さ２．０μｍのＦｅドープＩｎＰ
層２０８、厚さ０．３μｍのｎ−ＩｎＰ層２０９を成長
させる。その後、ＳｉＯ2 ストライプ２０６を除去し、
図２（ｃ）に示すように、厚さ２．５μｍのｐ−ＩｎＰ
埋込み層１１０および厚さ０．３μｍのｐ+ −ＩｎＧａ
Ａｓコンタクト層１１１を成長させる。以下、第１の実
施例と同様のプロセスを行うことによりレーザ構造が完
成する（図２（ｄ）参照）。
【００１４】このように作製されたレーザ構造では、基
板２０１や活性層２０３ｂとＦｅドープＩｎＰ層２０８
との間に挿入されたＩｎＡｌＡｓ層２０７の伝導帯の下
端のエネルギー準位が周囲のＩｎＰの伝導帯下端のエネ
ルギー準位よりも高いので、基板２０１およびｎ型クラ
ッド層２０２からメサ側面近傍の低抵抗化しているＦｅ
ドープＩｎＰ層への電子の注入が阻止され、漏れ電流を
低減させる効果を得ることができる。これにより、優れ
た高出力特性、高温特性が実現される。また、ブロック
層にはｐｎ接合に起因する電気容量が生じないため高速
応答性にも優れている。なお、本実施例で用いたＩｎＡ
ｌＡｓはＩｎＰと格子整合する組成であるので、ＩｎＰ
上へ良好な品質の結晶を成長させることが可能である。
板２０１や活性層２０３ｂとＦｅドープＩｎＰ層２０８
との間に挿入されたＩｎＡｌＡｓ層２０７の伝導帯の下
端のエネルギー準位が周囲のＩｎＰの伝導帯下端のエネ
ルギー準位よりも高いので、基板２０１およびｎ型クラ
ッド層２０２からメサ側面近傍の低抵抗化しているＦｅ
ドープＩｎＰ層への電子の注入が阻止され、漏れ電流を
低減させる効果を得ることができる。これにより、優れ
た高出力特性、高温特性が実現される。また、ブロック
層にはｐｎ接合に起因する電気容量が生じないため高速
応答性にも優れている。なお、本実施例で用いたＩｎＡ
ｌＡｓはＩｎＰと格子整合する組成であるので、ＩｎＰ
上へ良好な品質の結晶を成長させることが可能である。
【００１５】次に、図３（ａ）〜（ｄ）を参照して、第
２の実施例を説明する。まず、図示してないが、面方位
が（１００）のｎ−ＩｎＰ基板３０１上に干渉露光法を
用いてリソグラフィとエッチングにより回折格子を形成
する。本実施例では、共振器の中心に４分の１波長の位
相シフトを有する回折格子を形成している。次に、この
基板３０１上に熱ＣＶＤ法を用いて約１００ｎｍの厚さ
のＳｉＯ2膜を形成し、フォトリソグラフィ技術によ
り、図３（ａ）に示すように、［０１１］方向に平行と
なるような１対のＳｉＯ2 マスク３０２を形成する。本
実施例では、マスク幅は１０μｍ、マスク間幅は１．５
μｍとする。続いて、このＳｉＯ2 マスク３０２を用い
て、メサストライプの選択成長を行う。まず、厚さ９０
ｎｍで波長組成１．１μｍのＩｎＧａＡｓＰ光ガイド層
３０３を成長させる。次に、厚さ１０ｎｍで波長組成
１．１μｍのＩｎＧａＡｓＰ障壁層および厚さ５ｎｍで
波長組成１．４μｍの歪ＩｎＧａＡｓＰからなる７周期
の多重量子井戸（バンドギャップ波長１．３μｍ）を活
性層３０４ｂとして成長させ、その後、厚さ６０ｎｍで
波長組成１．１μｍのＩｎＧａＡｓＰ光閉じ込め層３０
４ｃ（なお、図２（ａ）では、活性層と光閉じ込め層を
一括して参照番号３０４にて示してある）を成長させ
る。最後に、厚さ１５０ｎｍのｐ−ＩｎＰクラッド層３
０５を成長させる。次に、第１の実施例と同様の方法を
用いて、メサストライプの上面にＳｉＯ2マスク３０６
を形成する。このメサ上面に形成されたＳｉＯ2 マスク
３０６をマスクとして、図３（ｂ）に示すように、メサ
両脇に厚さ２０ｎｍのＩｎ0.15Ｇａ 0.85Ｐ層３０７、厚
さ１．３μｍのＦｅドープＩｎＰ層３０８、厚さ０．２
μｍのｎ−ＩｎＰ層３０９を順に成長させる。その後、
ＳｉＯ2 マスク３０６を除去し、図３（ｃ）に示すよう
に、厚さ２．５μｍのｐ−ＩｎＰ埋込み層３１０および
厚さ０．３μｍのｐ+ −ＩｎＧａＡｓコンタクト層３１
１を成長させる。以下、第１、第２の実施例と同様のプ
ロセスを行うことによりレーザ構造が完成する（図３
（ｄ）参照）。
２の実施例を説明する。まず、図示してないが、面方位
が（１００）のｎ−ＩｎＰ基板３０１上に干渉露光法を
用いてリソグラフィとエッチングにより回折格子を形成
する。本実施例では、共振器の中心に４分の１波長の位
相シフトを有する回折格子を形成している。次に、この
基板３０１上に熱ＣＶＤ法を用いて約１００ｎｍの厚さ
のＳｉＯ2膜を形成し、フォトリソグラフィ技術によ
り、図３（ａ）に示すように、［０１１］方向に平行と
なるような１対のＳｉＯ2 マスク３０２を形成する。本
実施例では、マスク幅は１０μｍ、マスク間幅は１．５
μｍとする。続いて、このＳｉＯ2 マスク３０２を用い
て、メサストライプの選択成長を行う。まず、厚さ９０
ｎｍで波長組成１．１μｍのＩｎＧａＡｓＰ光ガイド層
３０３を成長させる。次に、厚さ１０ｎｍで波長組成
１．１μｍのＩｎＧａＡｓＰ障壁層および厚さ５ｎｍで
波長組成１．４μｍの歪ＩｎＧａＡｓＰからなる７周期
の多重量子井戸（バンドギャップ波長１．３μｍ）を活
性層３０４ｂとして成長させ、その後、厚さ６０ｎｍで
波長組成１．１μｍのＩｎＧａＡｓＰ光閉じ込め層３０
４ｃ（なお、図２（ａ）では、活性層と光閉じ込め層を
一括して参照番号３０４にて示してある）を成長させ
る。最後に、厚さ１５０ｎｍのｐ−ＩｎＰクラッド層３
０５を成長させる。次に、第１の実施例と同様の方法を
用いて、メサストライプの上面にＳｉＯ2マスク３０６
を形成する。このメサ上面に形成されたＳｉＯ2 マスク
３０６をマスクとして、図３（ｂ）に示すように、メサ
両脇に厚さ２０ｎｍのＩｎ0.15Ｇａ 0.85Ｐ層３０７、厚
さ１．３μｍのＦｅドープＩｎＰ層３０８、厚さ０．２
μｍのｎ−ＩｎＰ層３０９を順に成長させる。その後、
ＳｉＯ2 マスク３０６を除去し、図３（ｃ）に示すよう
に、厚さ２．５μｍのｐ−ＩｎＰ埋込み層３１０および
厚さ０．３μｍのｐ+ −ＩｎＧａＡｓコンタクト層３１
１を成長させる。以下、第１、第２の実施例と同様のプ
ロセスを行うことによりレーザ構造が完成する（図３
（ｄ）参照）。
【００１６】本実施例のレーザ構造においては、基板３
０１や活性層３０４ｂとＦｅドープＩｎＰ電流ブロック
層３０８との間に挿入されたＩｎＧａＰ層３０７のバン
ドギャップエネルギーがＩｎＰのバンドギャップエネル
ギーよりも大きく、その伝導帯下端のエネルギー準位は
周囲のＩｎＰの伝導帯の下端のエネルギー準位よりも高
いので、第２の実施例と同様に、基板３０１からメサ側
面近傍の低抵抗化しているＦｅドープＩｎＰ層３０８へ
の電子の注入が阻止され、漏れ電流を低減させる効果を
得ることができる。これにより、優れた高出力特性、高
温特性が実現される。またブロック層にはｐｎ接合に起
因する電気容量が生じないため高速応答性にも優れてい
る。なお、本実施例で用いたＩｎＧａＰは基板であるＩ
ｎＰとは格子整合しないが、成長膜厚を格子緩和が生じ
る臨界膜厚以下とすれば良好な品質の結晶を成長させる
ことが可能である。
０１や活性層３０４ｂとＦｅドープＩｎＰ電流ブロック
層３０８との間に挿入されたＩｎＧａＰ層３０７のバン
ドギャップエネルギーがＩｎＰのバンドギャップエネル
ギーよりも大きく、その伝導帯下端のエネルギー準位は
周囲のＩｎＰの伝導帯の下端のエネルギー準位よりも高
いので、第２の実施例と同様に、基板３０１からメサ側
面近傍の低抵抗化しているＦｅドープＩｎＰ層３０８へ
の電子の注入が阻止され、漏れ電流を低減させる効果を
得ることができる。これにより、優れた高出力特性、高
温特性が実現される。またブロック層にはｐｎ接合に起
因する電気容量が生じないため高速応答性にも優れてい
る。なお、本実施例で用いたＩｎＧａＰは基板であるＩ
ｎＰとは格子整合しないが、成長膜厚を格子緩和が生じ
る臨界膜厚以下とすれば良好な品質の結晶を成長させる
ことが可能である。
【００１７】なお、本発明の製造方法は上記した各種形
態に限定されるものではなく、その要旨を逸脱しない範
囲で各種の変形が可能である。例えば、上記の第１の実
施例では、活性層メサを選択成長させた後、ＳｉＯ2の
サイドエッチングを利用してマスク間幅を広げている
が、フォトリソグラフィとエッチングを用いてマスク間
幅を広げることも可能である。また、メサ側面に成長さ
せたｐ−ＩｎＰ側面カバー層とＦｅドープＩｎＰ電流ブ
ロック層とのドーパントの相互拡散を避けるため、この
間に薄いアンドープＩｎＰを挿入した構造とすることも
可能である。さらに、第３の実施例において、側面カバ
ー層の材料としてｐ−ＩｎＰの代りにｐ−ＩｎＡｌＡｓ
やｐ−ＩｎＧａＰなどを適用することももちろん可能で
ある。第２の実施例では、電子阻止層としたＩｎＡｌＡ
ｓを用いているが、他にもＩｎＡｌＡｓＰや、さらに
は、バルク層に限定されず、ＡｌＡｓ、ＩｎＡｌＡｓ、
ＩｎＡｌＡｓＰから選択・組合せた超格子なども適用可
能である。第３の実施例では、電子阻止層としてＩｎＧ
ａＰを用いているが、ＩｎＰよりもバンドギャップが大
きな半導体としてＩｎＡｌＰなども適用可能である。ま
た、上記の例では、ＩｎＰ基板上のＩｎＧａＡｓＰ系レ
ーザについて説明したが、活性層にＩｎＡｌＧａＡｓ、
ＩｎＧａＡｌＰ、ＩｎＧａＮＡｓその他の材料系を用い
てもよく、さらに基板もＩｎＰに限定されず、ＧａＡｓ
基板上のＩｎＧａＡｓＰ系、ＧａＮ基板上のＩｎＡｌＧ
ａＮ系レーザなどにも適応可能である。また、本発明は
半導体レーザのみでなく半導体光増幅器、半導体光変調
器およびそれらを組み合わせた光集積素子などの様々な
光素子に適用が可能である。
態に限定されるものではなく、その要旨を逸脱しない範
囲で各種の変形が可能である。例えば、上記の第１の実
施例では、活性層メサを選択成長させた後、ＳｉＯ2の
サイドエッチングを利用してマスク間幅を広げている
が、フォトリソグラフィとエッチングを用いてマスク間
幅を広げることも可能である。また、メサ側面に成長さ
せたｐ−ＩｎＰ側面カバー層とＦｅドープＩｎＰ電流ブ
ロック層とのドーパントの相互拡散を避けるため、この
間に薄いアンドープＩｎＰを挿入した構造とすることも
可能である。さらに、第３の実施例において、側面カバ
ー層の材料としてｐ−ＩｎＰの代りにｐ−ＩｎＡｌＡｓ
やｐ−ＩｎＧａＰなどを適用することももちろん可能で
ある。第２の実施例では、電子阻止層としたＩｎＡｌＡ
ｓを用いているが、他にもＩｎＡｌＡｓＰや、さらに
は、バルク層に限定されず、ＡｌＡｓ、ＩｎＡｌＡｓ、
ＩｎＡｌＡｓＰから選択・組合せた超格子なども適用可
能である。第３の実施例では、電子阻止層としてＩｎＧ
ａＰを用いているが、ＩｎＰよりもバンドギャップが大
きな半導体としてＩｎＡｌＰなども適用可能である。ま
た、上記の例では、ＩｎＰ基板上のＩｎＧａＡｓＰ系レ
ーザについて説明したが、活性層にＩｎＡｌＧａＡｓ、
ＩｎＧａＡｌＰ、ＩｎＧａＮＡｓその他の材料系を用い
てもよく、さらに基板もＩｎＰに限定されず、ＧａＡｓ
基板上のＩｎＧａＡｓＰ系、ＧａＮ基板上のＩｎＡｌＧ
ａＮ系レーザなどにも適応可能である。また、本発明は
半導体レーザのみでなく半導体光増幅器、半導体光変調
器およびそれらを組み合わせた光集積素子などの様々な
光素子に適用が可能である。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
半絶縁性半導体を電流ブロック層として用いる埋込み型
半導体光素子において、パイルアップや不純物取込効率
の面方位依存性によって抵抗率が低下したメサ側面を通
じて生じる漏れ電流を抑制することが可能となる。これ
により、優れた高温特性、高出力特性と高速応答を同時
に実現することが可能となる半導体光素子を提供でき
る。
半絶縁性半導体を電流ブロック層として用いる埋込み型
半導体光素子において、パイルアップや不純物取込効率
の面方位依存性によって抵抗率が低下したメサ側面を通
じて生じる漏れ電流を抑制することが可能となる。これ
により、優れた高温特性、高出力特性と高速応答を同時
に実現することが可能となる半導体光素子を提供でき
る。
【図１】 本発明の第１の実施例である半導体レーザの
製造方法を示す工程順の断面図。
製造方法を示す工程順の断面図。
【図２】 本発明の第２の実施例である半導体レーザの
製造方法を示す工程順の断面図。
製造方法を示す工程順の断面図。
【図３】 本発明の第３の実施例である半導体レーザの
製造方法を示す工程順の断面図。
製造方法を示す工程順の断面図。
【図４】 従来例の断面図。
１０１ ｎ−ＩｎＰ基板 １０２ ＳｉＯ2 マスク １０３ ｎ−ＩｎＰクラッド層 １０４ 下部光閉じ込め層、多重量子井戸層および上部
光閉じ込め層からなる複合層 １０５ ｐ−ＩｎＰクラッド層 １０６ ｐ−ＩｎＰ側面カバー層 １０７ ＳｉＯ2 マスク １０８ ＦｅドープＩｎＰ層 １０９ ｎ−ＩｎＰ層 １１０ ｐ−ＩｎＰ埋込み層 １１１ ｐ+ −ＩｎＧａＡｓコンタクト層 １１２ 分離溝 １１３ ＳｉＯ2 膜 １１４ ｐ側電極 １１５ ｎ側電極 ２０１ ｎ−ＩｎＰ基板 ２０２ ｎ−ＩｎＰクラッド層 ２０３ 下部光閉じ込め層、多重量子井戸層および上部
光閉じ込め層からなる複合層 ２０４ ＩｎＧａＡｓＰ光ガイド層 ２０５ ｐ−ＩｎＰクラッド層 ２０６ ＳｉＯ2 ストライプ ２０７ ＩｎＡｌＡｓ層 ２０８ ＦｅドープＩｎＰ層 ２０９ ｎ−ＩｎＰ層 ２１０ ｐ−ＩｎＰ埋込み層 ２１１ ｐ+ −ＩｎＧａＡｓコンタクト層 ３０１ ｎ−ＩｎＰ基板 ３０２ ＳｉＯ2 マスク ３０３ 光ガイド層 ３０４ 多重量子井戸層および光閉じ込め層からなる複
合層 ３０５ ｐ−ＩｎＰクラッド層 ３０６ ＳｉＯ2 マスク ３０７ ＩｎＧａＰ層 ３０８ ＦｅドープＩｎＰ層 ３０９ ｎ−ＩｎＰ層 ３１０ ｐ−ＩｎＰ埋込み層 ３１１ ｐ+ −ＩｎＧａＡｓコンタクト層 ４１ ｎ−ＩｎＰ基板 ４３ ｎ−ＩｎＰバッファ層 ４４ 活性層 ４５ ｐ−ＩｎＰクラッド層 ４６ ｐ- −ＩｎＰブロック層 ４７ ＦｅドープＩｎＰ高抵抗層 ５０ ｐｎ接合
光閉じ込め層からなる複合層 １０５ ｐ−ＩｎＰクラッド層 １０６ ｐ−ＩｎＰ側面カバー層 １０７ ＳｉＯ2 マスク １０８ ＦｅドープＩｎＰ層 １０９ ｎ−ＩｎＰ層 １１０ ｐ−ＩｎＰ埋込み層 １１１ ｐ+ −ＩｎＧａＡｓコンタクト層 １１２ 分離溝 １１３ ＳｉＯ2 膜 １１４ ｐ側電極 １１５ ｎ側電極 ２０１ ｎ−ＩｎＰ基板 ２０２ ｎ−ＩｎＰクラッド層 ２０３ 下部光閉じ込め層、多重量子井戸層および上部
光閉じ込め層からなる複合層 ２０４ ＩｎＧａＡｓＰ光ガイド層 ２０５ ｐ−ＩｎＰクラッド層 ２０６ ＳｉＯ2 ストライプ ２０７ ＩｎＡｌＡｓ層 ２０８ ＦｅドープＩｎＰ層 ２０９ ｎ−ＩｎＰ層 ２１０ ｐ−ＩｎＰ埋込み層 ２１１ ｐ+ −ＩｎＧａＡｓコンタクト層 ３０１ ｎ−ＩｎＰ基板 ３０２ ＳｉＯ2 マスク ３０３ 光ガイド層 ３０４ 多重量子井戸層および光閉じ込め層からなる複
合層 ３０５ ｐ−ＩｎＰクラッド層 ３０６ ＳｉＯ2 マスク ３０７ ＩｎＧａＰ層 ３０８ ＦｅドープＩｎＰ層 ３０９ ｎ−ＩｎＰ層 ３１０ ｐ−ＩｎＰ埋込み層 ３１１ ｐ+ −ＩｎＧａＡｓコンタクト層 ４１ ｎ−ＩｎＰ基板 ４３ ｎ−ＩｎＰバッファ層 ４４ 活性層 ４５ ｐ−ＩｎＰクラッド層 ４６ ｐ- −ＩｎＰブロック層 ４７ ＦｅドープＩｎＰ高抵抗層 ５０ ｐｎ接合
Claims (19)
- 【請求項１】 ｎ型半導体基板上に形成された活性層を
含むメサストライプと、該メサストライプの両側面に形
成されたｐ型側面カバー層と、該ｐ型側面カバー層に接
して前記ｎ型半導体基板上に形成された電流ブロック層
とを有する半導体光素子であって、前記電流ブロック層
が、前記ｎ型半導体基板表面上にｐ型半導体層を介する
ことなく形成された、電子をトラップする不純物を有す
る半絶縁性半導体層を含んでいることを特徴とする半導
体光素子。 - 【請求項２】 ｎ型半導体基板上に形成された活性層を
含むメサストライプと、該メサストライプの両脇に形成
された、電子阻止層と電子をトラップする不純物を有す
る半絶縁性半導体層とが基板側からこの順に積層された
電流ブロック層と、を有する半導体光素子であって、前
記電子阻止層は、その伝導帯の下端のエネルギー準位が
該電子阻止層と接する複数の半導体層のそれぞれの伝導
帯の下端のエネルギー準位よりも高いことを特徴とする
半導体光素子。 - 【請求項３】 前記電流ブロック層が、前記半絶縁性半
導体層上にさらにｎ型半導体層を有していることを特徴
とする請求項１または２に記載の半導体光素子。 - 【請求項４】 前記電子阻止層は、そのバンドギャップ
が前記電子阻止層と接する前記複数の半導体層のそれぞ
れのバンドギャップよりも広いことを特徴とする請求項
２または３に記載の半導体光素子。 - 【請求項５】 前記電子阻止層が、Ｉｎx Ａｌ1-x Ａｓ
y Ｐ1-y （０＜ｘ＜１、０≦ｙ≦１）またはＩｎＧａＰ
から形成されていることを特徴とする請求項２、３また
は４に記載の半導体光素子。 - 【請求項６】 前記電子阻止層が、ＡｌＡｓ、ＩｎＡｌ
Ａｓ、ＩｎＡｌＡｓＰの中から選択した２種類または３
種類の組合せからなる超格子構造であることを特徴とす
る請求項２または３に記載の半導体光素子。 - 【請求項７】 前記ｐ型側面カバー層が、ｐ−ＩｎＰま
たはｐ−ＩｎＡｌＡｓまたはｐ−ＩｎＧａＡｓの何れか
により形成されていることを特徴とする請求項１または
３に記載の半導体光素子。 - 【請求項８】 前記ｐ型側面カバー層と前記電子をトラ
ップする不純物を有する半絶縁性半導体とのドーパント
の相互拡散を避けるため、その間に薄いアンドープ半導
体層が挿入されていることを特徴とする請求項１、３ま
たは７に記載の半導体光素子。 - 【請求項９】 前記薄いアンドープ半導体層がＩｎＰ層
であることを特徴とする請求項８に記載の半導体光素
子。 - 【請求項１０】 活性層を含むメサストライプが選択成
長により形成されたこと、あるいは該活性層を含むメサ
ストライプの側面がほぼ（１１１）Ｂ面であることを特
徴とする請求項１〜９の何れかに記載の半導体光素子。 - 【請求項１１】 前記基板がＩｎＰ基板であり、前記電
子をトラップする不純物がＦｅであることを特徴とする
請求項１〜１０の何れかに記載の半導体光素子。 - 【請求項１２】 前記半導体光素子が半導体レーザ、半
導体光増幅器、半導体光変調器あるいはこれらの組合せ
からなることを特徴とする請求項１〜１１の何れかに記
載の半導体光素子。 - 【請求項１３】 （１）ｎ型半導体基板上に活性層を含
むメサストライプを第１のマスクを介して選択成長によ
り形成する工程と、 （２）前記メサストライプ側面にｐ型側面カバー層を形
成する工程と、 （３）前記メサストライプ上に形成された第２のマスク
を用いて、電子をトラップする不純物を有する半絶縁性
半導体層を前記メサストライプの両脇に成長させる工程
と、を有することを特徴とする半導体光素子の製造方
法。 - 【請求項１４】 前記第（１）の工程と前記第（２）の
工程との間に、少なくとも前記第１のマスクの側面をエ
ッチングして前記メサストライプ側面と前記第１のマス
クとの間に前記ｐ型側面カバー層を形成するために所定
の距離を確保する工程が挿入されることを特徴とする請
求項１３に記載の半導体光素子の製造方法。 - 【請求項１５】 前記メサストライプ側面と前記第１の
マスクとの間に前記ｐ型側面カバー層を形成するために
所定の距離を確保する工程が、レジストマスクを形成す
ることなく行われることを特徴とする請求項１４に記載
の半導体光素子の製造方法。 - 【請求項１６】 （１′）ｎ型半導体基板上に活性層を
含むエピタキシャル成長層を形成する工程と、 （２′）前記エピタキシャル成長層を選択的にエッチン
グしてメサストライプを形成する工程と、 （３′）前記メサストライプの側面を除いたメサストラ
イプ上面および両脇部分を覆う第３のマスクを形成する
工程と、 （４′）前記メサストライプの側面にｐ型半導体層を形
成する工程と、 （５′）前記第３のマスクを除去する工程と、 （６′）前記メサストライプ上に第４のマスクを形成す
る工程と、 （７′）前記第４のマスクを用いて電子をトラップする
不純物を有する半絶縁性半導体層を前記ｎ型半導体基板
上に成長させる工程と、を有することを特徴とする半導
体光素子の製造方法。 - 【請求項１７】 （１）ｎ型半導体基板上に活性層を含
むメサストライプを形成する工程と、 （２）前記メサストライプ上に第５のマスクを形成する
工程と、 （３）前記第５のマスクを用いて周囲の半導体層よりも
伝導帯の下端のエネルギー準位が高い半導体層と電子を
トラップする不純物を有する半絶縁性半導体層とをこの
順に成長させる工程と、を有することを特徴とする半導
体光素子の製造方法。 - 【請求項１８】 （１）ｎ型半導体基板上に活性層を含
むメサストライプを形成する工程と、 （２）前記メサストライプ上に第６のマスクを形成する
工程と、 （３）前記第６のマスクを用いて周囲の半導体層よりも
バンドギャップが広い半導体層と電子をトラップする不
純物を有する半絶縁性半導体層とをこの順に成長させる
工程と、 - 【請求項１９】 前記第（３）または前記第（７′）の
工程の後、前記メサストライプ上に形成されているマス
クをそのまま用いて前記半絶縁性半導体層上にｎ型半導
体層を成長させる工程が付加されることを特徴とする請
求項１３〜１８の何れかに記載の半導体光素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000200439A JP2002026455A (ja) | 2000-07-03 | 2000-07-03 | 半導体光素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000200439A JP2002026455A (ja) | 2000-07-03 | 2000-07-03 | 半導体光素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002026455A true JP2002026455A (ja) | 2002-01-25 |
Family
ID=18698316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000200439A Pending JP2002026455A (ja) | 2000-07-03 | 2000-07-03 | 半導体光素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002026455A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005167050A (ja) * | 2003-12-04 | 2005-06-23 | Nec Compound Semiconductor Devices Ltd | 高抵抗埋め込み型半導体レーザ及びその製造方法 |
| CN100354701C (zh) * | 2003-11-21 | 2007-12-12 | 中国科学院半导体研究所 | 偏振不灵敏半导体光放大器的制作方法 |
| JP2011249767A (ja) * | 2010-04-27 | 2011-12-08 | Sumitomo Electric Device Innovations Inc | 光半導体装置の製造方法 |
| WO2020145025A1 (ja) * | 2019-01-07 | 2020-07-16 | Ｄｏｗａエレクトロニクス株式会社 | 半導体発光素子及び半導体発光素子の製造方法 |
| CN112259649A (zh) * | 2020-11-05 | 2021-01-22 | 武汉敏芯半导体股份有限公司 | 一种超辐射发光二极管及其制作方法 |
-
2000
- 2000-07-03 JP JP2000200439A patent/JP2002026455A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2020109817A (ja) * | 2019-01-07 | 2020-07-16 | Ｄｏｗａエレクトロニクス株式会社 | 半導体発光素子及び半導体発光素子の製造方法 |
| US11888090B2 (en) | 2019-01-07 | 2024-01-30 | Dowa Electronics Materials Co., Ltd. | Semiconductor light-emitting element and method of producing semiconductor light-emitting element |
| CN112259649A (zh) * | 2020-11-05 | 2021-01-22 | 武汉敏芯半导体股份有限公司 | 一种超辐射发光二极管及其制作方法 |
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