JP2005167050A - 高抵抗埋め込み型半導体レーザ及びその製造方法 - Google Patents
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Abstract
【課題】 活性層への電流注入効率を高めてレーザ特性を改善した半導体レーザとその製造方法を提供する。
【解決手段】 基板11上に形成された活性層12bを含むメサ部12と、このメサ部を狭窄しメサ部よりも膜厚の大きい高抵抗埋め込み層13と、メサ部及び高抵抗埋め込み層の上面にわたって形成されるクラッド層15と、高抵抗埋め込み層13とクラッド層15との境界面の全面にわたって高抵抗埋め込み層とクラッド層との間での不純物の相互拡散を防止するホールトラップ層14を備える。高抵抗埋め込み層13とクラッド層15との間の不純物の相互拡散を防止し、高抵抗埋め込み層での電流リークパスを防止して活性層への電流注入の効率を改善し、発光効率を改善する。
【選択図】 図1
【解決手段】 基板11上に形成された活性層12bを含むメサ部12と、このメサ部を狭窄しメサ部よりも膜厚の大きい高抵抗埋め込み層13と、メサ部及び高抵抗埋め込み層の上面にわたって形成されるクラッド層15と、高抵抗埋め込み層13とクラッド層15との境界面の全面にわたって高抵抗埋め込み層とクラッド層との間での不純物の相互拡散を防止するホールトラップ層14を備える。高抵抗埋め込み層13とクラッド層15との間の不純物の相互拡散を防止し、高抵抗埋め込み層での電流リークパスを防止して活性層への電流注入の効率を改善し、発光効率を改善する。
【選択図】 図1
Description
本発明は、InP基板上に高抵抗埋め込み層としてFeドープInP高抵抗埋め込み層を備える光通信用直接変調あるいは変調器集積型の半導体レーザ及びその製造方法に関する。
近年の増大する通信トラフィック量に対応するため、光通信に用いられる半導体レーザとして、10Gb/s以上の変調速度を持つ直接変調あるいは変調器集積半導体レーザが提案されている。半導体レーザにおいて高速変調を可能にするためには、素子の寄生容量を低減する必要がある。通常半導体レーザの活性層への電流狭窄機構としてpnpnサイリスタ構造を利用しているが、pnジャンクションに起因する寄生容量が発生し、高速変調の妨げとなる。これを回避する手法として、寄生容量の発生しない、半絶縁性の高抵抗埋め込み層により電流ブロック層を形成し、電流狭窄を行う手法が採られている。
図6は従来のこの種の半導体レーザの断面構造を説明するための図である。n型InP基板111上にn型InGaAsガイド層112a、InGaAsP多重量子井戸(MQW)構造の活性層112b、p型InPクラッド層115、p型InGaAsコンタクト層116を順次形成した後、これらの層をドライエッチングにてダブルヘテロ(DH)構造の垂直メサ部112を形成する。次いで、エッチングした領域にFe−InP高抵抗埋め込み層113を成長して前記垂直メサ部112を埋め込み電流狭窄を行う。その後上面に電極117を形成する。このような半導体レーザとしては特許文献1に記載の構造がある。
この半導体レーザでは、電子は高抵抗埋め込み層113でブロックされ、垂直メサ部112へ集中的に流れる。ホールはコンタクト層116から注入され、MQW活性層112bで電子と再結合する。ただし、高抵抗埋め込み層113はホールに対してはトラップとして作用しない為、ホールは高抵抗埋め込み層115に漏れる。そのため、pnpnサイリスタより電流狭窄機能は緩いが、pnジャンクションが存在しないため寄生容量が小さく、高速変調が可能である。
特開平6−85390号公報
図7は従来の他の半導体レーザの断面構造を説明するための図である。n型InP基板121上にストライプ状に形成した誘電体膜をマスクにした狭幅選択成長により下部光閉じ込め層122a、MQW活性層122b、上部光閉じ込め層122cからなるDH構造のメサ部122を形成する。次いで、前記基板上にFe−InP高抵抗埋め込み層123及びn型InPホールトラップ層124を順次成長して電流狭窄を行い、さらに全面にp型InPクラッド層125及びp型InGaAsコンタクト層126を成長し、上面に電極127を形成する。
この半導体レーザの基本的な利点は、図6に示した半導体レーザと同じであるが、n型InPホールトラップ層124がp型InPクラッド層125からFe−InP高抵抗埋め込み層123へのホールの注入を抑制することができる利点が得られる。このような半導体レーザとしては特許文献2に記載の構造がある。なお、狭幅選択成長によるメサ部の形成技術は特許文献3に記載されている。
特開2002−26455号公報
特開平4−105383号公報
図6に記載した半導体レーザでは、所要の耐圧(電流ブロック特性)を得る為には、少なくともFe−InP高抵抗埋め込み層113は1μm必要であるが、このFe−InP高抵抗埋め込み層113を成長する際に露出しているp型InPクラッド層115との接触が起こり、図8に示すように、Fe−InP高抵抗埋め込み層113のドーパントとしてのFeと、p型InPクラッド層115のドーパントのZnとの間で相互拡散が生じる。そのためFe−InP高抵抗埋め込み層113の耐圧が低下、電流リークパスが生じ、MQW活性層112bへの電流注入の効率が低下し、これに起因してレーザ特性が劣化する。
この問題に対しては、図9に示すように、メサ部112をn型InGaAsガイド層112a、InGaAsPMQW活性層112b、p型InPクラッド層112cで構成するとともに、メサ部112の高さを低くし、かつFe−InP高抵抗埋め込み層113の上面にn型InPホールトラップ層114を形成した構造が提案されている。ホールトラップ層114は図7の半導体レーザのホールトラップ層124と同じ機能を有する。このように構成して上層のp型InPクラッド層115とFe−InP高抵抗埋め込み層113の接触面積を減少するようにしても、Fe−InP高抵抗埋め込み層113は1μm以上必要なのでメサ部112の高さよりも高くなり、p型InPクラッド層115とFe−InP高抵抗埋め込み層113の接触は避けられず、特にメサ部112の両側に沿ってFe−InP高抵抗埋め込み層113の一部に(111)B面113aが出現するため、この面を窓口としてドーパントの相互拡散が発生し易くなり、レーザ特性の劣化を改善することは難しい。
また、図7に記載した半導体レーザにおいても同様な問題があり、図10に示すように、Fe−InP高抵抗埋め込み層123をメサ部122の高さ以上に成長させるため、メサ部の両側に(111)B面123aが出現し、この(111)B面123aを窓口にそれぞれの層のドーパントのZnとFe相互拡散が起こり、半導体レーザのレーザ特性が劣化する。
本発明の目的は、活性層への電流注入効率を高めてレーザ特性を改善した半導体レーザとその製造方法を提供することにある。
本発明は、基板上に形成された活性層を含むメサ部と、このメサ部を狭窄しメサ部よりも膜厚の大きい高抵抗埋め込み層と、メサ部及び高抵抗埋め込み層の上面にわたって形成されるクラッド層とを備える半導体レーザにおいて、高抵抗埋め込み層とクラッド層との境界面には当該境界面の全面にわたって高抵抗埋め込み層とクラッド層との間での不純物の相互拡散を防止する層を備えることを特徴とする。
また、本発明の製造方法は、基板上に活性層を含むメサ部を形成する工程と、当該メサ部を狭窄する高抵抗埋め込み層を形成する工程と、高抵抗埋め込み層の表面にホールトラップ層を形成する工程と、メサ部及びホールトラップ層上にクラッド層を形成する工程とを含み、特にホールトラップ層を形成する工程では、V族原料の流量、成長温度、成長速度を調整して III族原料のマイグレーション長を制御することを特徴とする。また、前記メサ部を形成する工程として、狭幅選択成長法を用いることが好ましい。
本発明の半導体レーザでは、注入された電子は高抵抗埋め込み層でトラップされ、ホールはホールトラップ層でトラップされ、メサ部の活性層への狭窄を受ける。さらに、ホールトラップ層を高抵抗埋め込み層とクラッド層の境界面の全面に形成することで、高抵抗埋め込み層とクラッド層との間の不純物の相互拡散を防止し、高抵抗埋め込み層での電流リークパスを防止して活性層への電流注入の効率を改善する。図5はFe−InP高抵抗埋め込み層におけるZnとFeの濃度プロファイルを示すSIMS分析図である。同図(a)は高抵抗埋め込み層の上面にn型InPホールトラップ層が成長されていない場合(従来構造)であり、同図(b)は高抵抗埋め込み層の上面にn型InPホールトラップ層が成長されている本発明の場合である。この図に示すように、n型InPホールトラップ層によってZnとFeの相互拡散が抑制されていることが判る。これにより、半導体レーザの発光効率を改善し、レーザ特性を改善することが可能になる。
本発明の半導体レーザでは、基板は(100)基板で構成され、高抵抗埋め込み層には前記メサ部に沿った領域に(111)B面が形成され、この(111)B面に不純物の相互拡散を防止する層を備える。この場合、相互拡散を防止する層は高抵抗埋め込み層の上に形成されたホールトラップ層の一部で構成される。この相互拡散を防止する層の厚さは前記(111)B面上において少なくとも 0.1μm以上である。
本発明の半導体レーザでは、高抵抗埋め込み層はFe−InP層であり、ホールトラップ層はn型InP層であり、クラッド層はp型InP層であり、ホールトラップ層は高抵抗埋め込み層に含まれるFeとクラッド層に含まれるZnとの相互拡散を防止する構成とする。例えば、ホールトラップ層はSiドープのInP層で構成する。また、メサ部は狭幅選択成長法によって形成されていることが好ましい。
次に、本発明の実施例を図面を参照して説明する。図1は本発明の実施例1の断面図であり、図6に示した従来の半導体レーザと同様に、発振波長 1.3〜 1.6μm帯の高抵抗埋め込み型光通信用直接変調あるいは変調器集積型の半導体レーザに適用した実施例の一部を示している。(100)n型InP基板11上にn型InGaAsガイド層12a、InGaAsPMQW活性層12b、p型InPクラッド層12cを順次形成した後、これらの層をドライエッチングにてダブルヘテロ(DH)構造の垂直メサ部12を形成する。このとき、p型InPクラッド層12cは薄く形成し垂直メサ部12の高さを 0.5μm程度の低い高さにする。次いで、エッチングした領域にFe−InP高抵抗埋め込み層13、n型InPホールトラップ層14を順次成長して前記垂直メサ部12を埋め込み電流狭窄を行う。このとき、Fe−InP高抵抗埋め込み層13の膜厚を1μm程度とすることにより、垂直メサ部12に沿った領域に(111)B面23aが形成されるが、MOVPE法の条件を適切に設定することで、この(111)B面13a上にもn型InPホールトラップ層14の一部が所要の膜厚で成長される。このn型InPホールトラップ層14の膜厚は、平坦部で 0.4μm程度、(111)B面13a上で 0.1μm程度である。具体的な成長条件としては、垂直メサ部12を埋め込む際にCl系を添加し、さらに実施例1と同様にV族流量、成長速度の調整等によりマイグレーション長を制御することが必要である。しかる上で、p型InPクラッド層15を高抵抗埋め込み層上において 1.5μm程度の厚さに、p型InGaAsコンタクト層16を 0.2μm程度の厚さに形成する。さらに、その上面に電極17を形成する。
ここで、本発明においては前記Fe−InP高抵抗埋め込み層13上に形成したn型InPホールトラップ層14をFe−InP高抵抗埋め込み層13に生じている(111)B面13a上にも成長して、この(111)B面13aを被覆するように構成することが特徴である。通常、(111)B面13aは成長に寄与する結合の数が少ないため、その上に成長させるInPホールトラップ層14の成長は極めて遅くなり、MOVPE法を従来一般に行われている方法で成長するのみでは(111)B面13a上に所望の厚さに成長させることは困難である。そのため、(111)B面13a上にInPホールトラップ層14を所望の厚さの成長を行うには適切な条件を用いる必要がある。
このように(111)B面13a上にMOVPE法によりInPホールトラップ層14を適切に成長させるには、 III族原料の供給が成長の律速となり、 III族原料のマイグレーション長が形状制御の支配的な因子の一つとなるため、この III族原料の表面マイグレーション長を調整する必要がある。ここで、「表面マイグレーション長」とは基板に供給される III族原料種が基板に取り込まれる、あるいは成長に寄与するまでに結晶表面上を移動できる距離である。このようなマイグレーション長の制御には、V族原料の流量(以下「V族流量」と称する)、成長温度、成長速度などのパラメータを調整することが好ましい。すなわち、図2を参照すると、MOVPEによるInPホールトラップ層14の結晶成長ではV族原料を過剰に供給しつつ、成長時には III族原料の流量で成長速度を調整する。この際、 III族原料が基板表面付近にまで達したときにV族原料と反応しエピタキシャル成長が生じるが、この際に III族原料が基板上を移動する距離(基板に取り込まれるまでの距離)が「表面マイグレーション長」である。したがって、図2(a)のように、V族原料流量が少ない場合には III族原料がV族原料と接触する確率は低くなり、マイグレーション長は長くなるが、図2(b)のように、V族原料流量が多い場合には III族原料がV族原料と接触する確率は高くなり、マイグレーション長は短くなる。このパラメータ制御により、マイグレーション長を短くして(111)B面の(100)面に対する成長速度比を25%以上に制御すれば、(111)B面上に適切なInPホールトラップ層14を成長することが可能である。
このMOVPE法におけるInPホールトラップ層14の成長条件は、成長炉の形体によって異なるため具体的な数値は特定できないが、Fe−InP高抵抗埋め込み層13とn型InPホールトラップ層14の各成長時におけるV族流量を1:2程度の比になるように設定することが好ましい。
以上の構成によれば、基板側であるn側から注入された電子は、Fe−In高抵抗埋め込み層13ではFeの形成する深いアクセプタ準位にトラップされMQW活性層12bへの狭窄を受ける。また、Fe−InP高抵抗埋め込み層13が1μm程度の厚さを持っているため、容易にトンネルすることができず、所要の耐圧(電流ブロック特性)を得ることが可能になる一方、p側から注入されるホールは、n型InPホールトラップ層14へ到達したものはトラップされ、ホールもMQW活性層12bへ狭窄を受ける。
さらに、n型InPホールトラップ層14は前記したホールトラップとしての機能と同時に、Fe−InP高抵抗埋め込み層13のドーパントのFeと、p型InPクラッド層15のドーパントのZnとの相互拡散を防止するための不純物相互拡散防止膜としても機能する。
このn型InPホールトラップ層14による相互拡散防止効果により、FeとZnとの相互拡散が要因となっていたFe−InP高抵抗埋め込み層13の耐圧が低下して、電流リークパスが生じ、MQW活性層12bへの電流注入の効率が低下することが防止される。その結果、MQW活性層12bに効率的に電流が注入され、レーザの発光効率の低下を抑制し、レーザ特性を改善することが可能になる。因みに、図3は従来構造と本実施例構造の各半導体レーザにおける光出力−電流特性を比較して示す特性図であり、本実施例の半導体レーザの特性が改善されていることが判る。
ここで、n型InPホールトラップ層14のドーパントはSiであるが、特にSiに限定されるものではない。すなわち、n型とp型のドーパントは結晶中でそれぞれカチオン、アニオンとして振る舞い、その一部がp−n接合部でお互い引きつけられる。しかしその状態で留まっているため、拡散が発生することはない。したがって、当該n型InPホールトラップ層のドーパントがSiに限定されることはない。
また、n型InPホールトラップ層14の膜厚は不純物の相互拡散を防止する作用の面から見ればなるべく厚く形成することが好ましいが、Fe−InP高抵抗埋め込み層の(111)B面上における成長速度が(100)面よりも遅いため、デバイスの処理時間との関係から適切な厚さに調整する必要がある。本実施例のように成長速度を高めに制御することが可能であれば、デバイス処理に大きな影響を与えることなく十分に厚い膜厚に形成することができる。なお、従来技術のMOVPE法においても、ホールトラップ層が(111)B面にも薄く成長する場合があるが、本実施例のように成長条件を調整しない限り通常の技術では相互拡散を防止する程度の膜厚に成長させることはできず、本実施例のような作用効果を期待することは難しい。
実施例1によれば、p型InPクラッド層12cを薄く形成しているので、垂直メサ部12を形成する際のドライエッチング深さを小さくできるため、良好な形状を持つ垂直メサ部を安定に作製することができる。
図4は本発明の実施例2の断面図であり、図7に示した従来の半導体レーザと同様に、発振波長 1.3〜 1.6μm帯の高抵抗埋め込み型光通信用直接変調あるいは変調器集積型の半導体レーザに適用した実施例の一部を示している。(100)InP基板21上に、図には表れないがストライプ状の誘電体膜を形成し、この誘電体膜をマスクにして下部光閉じ込め層22a、MQW活性層22b、上部光閉じ込め層22cを順次狭幅選択成長により成長してDH構造のメサ部22を形成する。このメサ部22の高さは0.45μm程度とする。次いで、前記基板21上にMOVPE法によりFe−InP(FeドープInP)高抵抗埋め込み層23を成長し、続いてその表面にn型InPホールトラップ層24を成長する。このとき、Fe−InP高抵抗埋め込み層23の厚さは1μmであるため、メサ部22に沿った領域には傾斜した(111)B面23aが表れるが、前記n型InPホールトラップ層24はこの(111)B面23a上にも形成される。このn型InPホールトラップ層24の膜厚は平坦部で 0.4μm程度、(111)B面23a上で 0.1μm程度である。しかる後、全面にp型InPクラッド層25をFe−InP高抵抗埋め込み層23上において 1.6μm程度の厚さに成長し、その上にp型InGaAsコンタクト層26を0.25μm程度の厚さに成長する。さらにその上に電極27を形成する。
実施例2の半導体レーザでは、実施例1と同様に、基板側であるn側から注入された電子は、Fe−In高抵抗埋め込み層23ではFeの形成する深いアクセプタ準位にトラップされMQW活性層22bへの狭窄を受ける。また、Fe−InP高抵抗埋め込み層23が1μm程度の厚さを持っているため、容易にトンネルすることができず、所要の耐圧(電流ブロック特性)を得ることが可能になる一方、p側から注入されるホールは、n型InPホールトラップ層24へ到達したものはトラップされ、ホールもMQW活性層22bへ狭窄を受ける。さらに、n型InPホールトラップ層24がFe−InP高抵抗埋め込み層23の(111)B面23a上に所要の厚さに形成されているので、Fe−InP高抵抗埋め込み層23とp型InPクラッド層25との間のZnとFeの相互拡散が抑制され、Fe−InP高抵抗埋め込み層25の耐圧が向上し、MQW活性層22bへの電流注入の効率が改善され、レーザ特性を改善することが可能になる。
また、この実施例2ではメサ部22を狭幅選択成長法により形成しているので、実施例1に比較してエッチング工程が不要になり、製造工数が削減できる。
11 n型InP基板
12 メサ部
12a n型InGaAsガイド層
12b InGaAsPMQW活性層
13 Fe−InP高抵抗埋め込み層
14 n型InPホールトラップ層
15 p型InPクラッド層
16 p型InGaAsコンタクト層
17 電極
21 n型InP基板
22 メサ部
22a 下部光閉じ込め層
22b MQW活性層
22c 上部光閉じ込め層
23 Fe−InP高抵抗埋め込み層
24 n型InPホールトラップ層
25 p型InPクラッド層
26 p型InGaAsコンタクト層
27 電極
12 メサ部
12a n型InGaAsガイド層
12b InGaAsPMQW活性層
13 Fe−InP高抵抗埋め込み層
14 n型InPホールトラップ層
15 p型InPクラッド層
16 p型InGaAsコンタクト層
17 電極
21 n型InP基板
22 メサ部
22a 下部光閉じ込め層
22b MQW活性層
22c 上部光閉じ込め層
23 Fe−InP高抵抗埋め込み層
24 n型InPホールトラップ層
25 p型InPクラッド層
26 p型InGaAsコンタクト層
27 電極
Claims (9)
- 基板上に形成された活性層を含むメサ部と、前記メサ部を狭窄し前記メサ部よりも膜厚の大きい高抵抗埋め込み層と、前記メサ部及び前記高抵抗埋め込み層の上面にわたって形成されるクラッド層とを備える半導体レーザにおいて、前記高抵抗埋め込み層と前記クラッド層との境界面には当該境界面の全面にわたって前記高抵抗埋め込み層と前記クラッド層との間での不純物の相互拡散を防止する層を備えることを特徴とする高抵抗埋め込み型半導体レーザ。
- 前記基板は(100)基板で構成され、前記高抵抗埋め込み層には前記メサ部に沿った領域に(111)B面が形成され、この(111)B面に前記不純物の相互拡散を防止する層を備えることを特徴とする請求項1に記載の高抵抗埋め込み型半導体レーザ。
- 前記相互拡散を防止する層は前記高抵抗埋め込み層の上に形成されたホールトラップ層の一部で構成されていることを特徴とする請求項2に記載の高抵抗埋め込み型半導体レーザ。
- 前記相互拡散を防止する層の厚さは前記(111)B面上において少なくとも 0.1μm以上であることを特徴とする請求項3に記載の高抵抗埋め込み型半導体レーザ。
- 前記高抵抗埋め込み層はFe−InP層であり、前記ホールトラップ層はn型InP層であり、前記クラッド層はp型InP層であり、前記ホールトラップ層は前記高抵抗埋め込み層に含まれるFeと前記クラッド層に含まれるZnとの相互拡散を防止することを特徴とする請求項1ないし4のいずれかに記載の高抵抗埋め込み型半導体レーザ。
- 前記ホールトラップ層はSiドープのInP層であることを特徴とする請求項5に記載の高抵抗埋め込み型半導体レーザ。
- 前記メサ部は狭幅選択成長法によって形成されていることを特徴とする請求項1ないし6のいずれかに記載の高抵抗埋め込み型半導体レーザ。
- 基板上に活性層を含むメサ部を形成する工程と、前記メサ部を狭窄する高抵抗埋め込み層を形成する工程と、前記高抵抗埋め込み層の表面にホールトラップ層を形成する工程と、前記メサ部及びホールトラップ層上にクラッド層を形成する工程とを含む半導体レーザの製造方法において、前記ホールトラップ層を形成する工程では、V族原料の流量、成長温度、成長速度を調整して III族原料のマイグレーション長を制御することを特徴とする高抵抗埋め込み型半導体レーザの製造方法。
- 前記メサ部を形成する工程に狭幅選択成長法を用いることを特徴とする請求項8に記載の高抵抗埋め込み型半導体レーザの製造方法。
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