JP2942404B2 - 埋込へテロ構造半導体レーザの製造方法 - Google Patents
埋込へテロ構造半導体レーザの製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は光ファイバ通信に使用
される通信用半導体レーザの製造方法に関するものであ
る。
される通信用半導体レーザの製造方法に関するものであ
る。
【０００２】
【従来の技術】図４は埋込ヘテロ構造（ＢＨ構造）の長
波長半導体レーザのひとつであるＰＰＩＢＨ構造レーザ
（Electronics Letters Vol.23, p.546, 1987年に記
載）の活性領域近傍の断面模式図である。図において、
１はｐ型ＩｎＰ基板、２はｐ型ＩｎＰバッファ層、３は
ＩｎＧａＡｓＰ活性層，４はｎ型ＩｎＰクラッド層、５
はｐ型ＩｎＰ埋込層、６はｎ型ＩｎＰブロック層、７は
ｐ型ＩｎＰブロック層、８はｎ型ＩｎＰクラッド層であ
る。
波長半導体レーザのひとつであるＰＰＩＢＨ構造レーザ
（Electronics Letters Vol.23, p.546, 1987年に記
載）の活性領域近傍の断面模式図である。図において、
１はｐ型ＩｎＰ基板、２はｐ型ＩｎＰバッファ層、３は
ＩｎＧａＡｓＰ活性層，４はｎ型ＩｎＰクラッド層、５
はｐ型ＩｎＰ埋込層、６はｎ型ＩｎＰブロック層、７は
ｐ型ＩｎＰブロック層、８はｎ型ＩｎＰクラッド層であ
る。
【０００３】この構造は図６に示すように、以下の手順
で作製される。まず、ｐ型ＩｎＰ基板１上全面にわたっ
て、ｐ型ＩｎＰバッファ層２，ＩｎＧａＡｓＰ活性層
３，ｎ型ＩｎＰクラッド層４をＭＯＣＶＤ法により成長
した後、(a) に示すように、基板に達する溝をストライ
プ状に写真製版，エッチングにより作製する。溝に挟ま
れたメサの幅は約１．３μｍ、溝の幅は約１３μｍであ
る。次に、(b) に示すように、ＬＰＥ法、あるいはＭＯ
ＣＶＤ法により、ｐ型ＩｎＰ埋込層５，ｎ型ＩｎＰブロ
ック層６，ｐ型ＩｎＰブロック層７を成長する。ＬＰＥ
法により成長する場合は、融液の過飽和度を調整するこ
とにより、上記の層をメサの上には成長させないで、溝
の中及び溝の外の平坦部分に成長させる。ＭＯＣＶＤ法
により成長する場合は、メサの上部をＳｉＯ2 膜等で覆
い、メサの上には成長させないようにする。次に、(c)
に示すように、全面にわたってｎ型ＩｎＰクラッド層８
を成長する。
で作製される。まず、ｐ型ＩｎＰ基板１上全面にわたっ
て、ｐ型ＩｎＰバッファ層２，ＩｎＧａＡｓＰ活性層
３，ｎ型ＩｎＰクラッド層４をＭＯＣＶＤ法により成長
した後、(a) に示すように、基板に達する溝をストライ
プ状に写真製版，エッチングにより作製する。溝に挟ま
れたメサの幅は約１．３μｍ、溝の幅は約１３μｍであ
る。次に、(b) に示すように、ＬＰＥ法、あるいはＭＯ
ＣＶＤ法により、ｐ型ＩｎＰ埋込層５，ｎ型ＩｎＰブロ
ック層６，ｐ型ＩｎＰブロック層７を成長する。ＬＰＥ
法により成長する場合は、融液の過飽和度を調整するこ
とにより、上記の層をメサの上には成長させないで、溝
の中及び溝の外の平坦部分に成長させる。ＭＯＣＶＤ法
により成長する場合は、メサの上部をＳｉＯ2 膜等で覆
い、メサの上には成長させないようにする。次に、(c)
に示すように、全面にわたってｎ型ＩｎＰクラッド層８
を成長する。
【０００４】ＬＰＥ法により成長する場合は、(b) と
(c) は一度に続けて成長することができるが、ＭＯＣＶ
Ｄ法では、(b）の成長を行った後、メサ上部のＳｉＯ2
膜等を除去してから(c) の成長を行う必要がある。
(c) は一度に続けて成長することができるが、ＭＯＣＶ
Ｄ法では、(b）の成長を行った後、メサ上部のＳｉＯ2
膜等を除去してから(c) の成長を行う必要がある。
【０００５】次に、図４の構造の電流狭窄効果について
説明する。図４の構造にｐ型ＩｎＰ基板１側が＋になる
ように電圧を印加すると、活性層３のあるメサの部分に
はｐｎ接合に順方向電圧が加わり電流が流れるが、メサ
の外側の領域では、層構造がｐｎｐｎとなり、逆バイア
ス接合ができるため、電流は流れない。このため、電流
は活性層３に集中して流れ、発光再結合に有効に寄与す
る。
説明する。図４の構造にｐ型ＩｎＰ基板１側が＋になる
ように電圧を印加すると、活性層３のあるメサの部分に
はｐｎ接合に順方向電圧が加わり電流が流れるが、メサ
の外側の領域では、層構造がｐｎｐｎとなり、逆バイア
ス接合ができるため、電流は流れない。このため、電流
は活性層３に集中して流れ、発光再結合に有効に寄与す
る。
【０００６】
【発明が解決しようとする課題】上記従来の構造におい
て、活性領域以外を流れるリーク電流の主な経路として
は、矢印１１で示される経路がある。このリーク電流を
低減するためには、ｎ型ブロック層６をできるだけ活性
層に近づける必要があるが、結晶成長における制御が難
しく、再現性良くリーク電流を抑えることは困難であ
る。さらに、ｎ型ブロック層を活性層に近づけた場合、
図５に示すように、ｎ型ブロック層の先端がメサ上部の
ｎ型クラッド層４とつながりやすくなる。この場合、ｎ
型ＩｎＰ層はｐ型ＩｎＰ層に比べて１桁以上抵抗が低い
ために、矢印１２で示す経路でｎ型ＩｎＰ層６及びｎ型
ＩｎＰクラッド層４を通して大きなリーク電流が流れ
る。
て、活性領域以外を流れるリーク電流の主な経路として
は、矢印１１で示される経路がある。このリーク電流を
低減するためには、ｎ型ブロック層６をできるだけ活性
層に近づける必要があるが、結晶成長における制御が難
しく、再現性良くリーク電流を抑えることは困難であ
る。さらに、ｎ型ブロック層を活性層に近づけた場合、
図５に示すように、ｎ型ブロック層の先端がメサ上部の
ｎ型クラッド層４とつながりやすくなる。この場合、ｎ
型ＩｎＰ層はｐ型ＩｎＰ層に比べて１桁以上抵抗が低い
ために、矢印１２で示す経路でｎ型ＩｎＰ層６及びｎ型
ＩｎＰクラッド層４を通して大きなリーク電流が流れ
る。
【０００７】また、経路１１のリーク電流については、
通常は、×印のｐｎ接合は活性領域のｐｎ接合よりも電
位障壁が高いため、リーク電流は活性層３を流れる電流
に比べて少ない。しかし、×印のｐｎ接合は２回目の成
長の前に高温にさらされた界面に形成されるｐｎ接合で
あるために劣化しやすく、その結果、電位障壁が低くな
り、リーク電流が増大する。
通常は、×印のｐｎ接合は活性領域のｐｎ接合よりも電
位障壁が高いため、リーク電流は活性層３を流れる電流
に比べて少ない。しかし、×印のｐｎ接合は２回目の成
長の前に高温にさらされた界面に形成されるｐｎ接合で
あるために劣化しやすく、その結果、電位障壁が低くな
り、リーク電流が増大する。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、リーク電流を低減するための結
晶成長での難しい制御が不要で、かつｐｎ接合の劣化に
よるリーク電流の増大の起こらない埋込構造半導体レー
ザの製造方法を提供することを目的とする
ためになされたもので、リーク電流を低減するための結
晶成長での難しい制御が不要で、かつｐｎ接合の劣化に
よるリーク電流の増大の起こらない埋込構造半導体レー
ザの製造方法を提供することを目的とする
【０００９】
【課題を解決するための手段】この発明に係る埋込へテ
ロ構造半導体レーザの製造方法は、ｐ型の半導体基板上
に、ｐ型クラッド層、活性層、ｎ型クラッド層を積層す
る工程と、上記の表面にストライプ状の選択マスクを形
成してｐ型不純物を拡散する工程と、上記の選択マスク
をマスクとしてエッチングを行い、その側面にｐ型不純
物の拡散された領域が残るようにメサを形成する工程
と、上記メサ側面を覆うｐ型埋込層を含む電流ブロック
層を成長する工程とを備えたものである。
ロ構造半導体レーザの製造方法は、ｐ型の半導体基板上
に、ｐ型クラッド層、活性層、ｎ型クラッド層を積層す
る工程と、上記の表面にストライプ状の選択マスクを形
成してｐ型不純物を拡散する工程と、上記の選択マスク
をマスクとしてエッチングを行い、その側面にｐ型不純
物の拡散された領域が残るようにメサを形成する工程
と、上記メサ側面を覆うｐ型埋込層を含む電流ブロック
層を成長する工程とを備えたものである。
【００１０】
【作用】この発明における半導体レーザでは、メサの側
面がｐ型であるので、ｎ型ＩｎＰブロック層がメサとつ
ながってもｎ型ＩｎＰブロック層及びｎ型ＩｎＰクラッ
ド層を通してリーク電流が流れることはない。そのた
め、結晶成長における制御が容易になる。
面がｐ型であるので、ｎ型ＩｎＰブロック層がメサとつ
ながってもｎ型ＩｎＰブロック層及びｎ型ＩｎＰクラッ
ド層を通してリーク電流が流れることはない。そのた
め、結晶成長における制御が容易になる。
【００１１】さらに、高温にさらされた界面にｐｎ接合
が形成されないため、ｐｎ接合の劣化によるリーク電流
の増大の心配がない。
が形成されないため、ｐｎ接合の劣化によるリーク電流
の増大の心配がない。
【００１２】
【実施例】以下、この発明の実施例を図について説明す
る。図１において、１〜８は図１の１〜８と同じ層であ
る。また、９はＺｎ拡散ｐ型領域である。
る。図１において、１〜８は図１の１〜８と同じ層であ
る。また、９はＺｎ拡散ｐ型領域である。
【００１３】この半導体レーザの製造方法を図２で説明
する。まず、基板１上に２〜４までの層を成長した後、
ウエハ表面に幅２〜３μｍ程度のストライプ状のＳｉＮ
膜１０を形成する。このＳｉＮ膜を選択マスクとしてＺ
ｎを拡散する。Ｚｎ拡散は深さ方向のみでなく、マスク
の下に横方向へも進んでいるため、Ｚｎが拡散されたｐ
型領域９は、図２(a) のようになる。
する。まず、基板１上に２〜４までの層を成長した後、
ウエハ表面に幅２〜３μｍ程度のストライプ状のＳｉＮ
膜１０を形成する。このＳｉＮ膜を選択マスクとしてＺ
ｎを拡散する。Ｚｎ拡散は深さ方向のみでなく、マスク
の下に横方向へも進んでいるため、Ｚｎが拡散されたｐ
型領域９は、図２(a) のようになる。
【００１４】次に、上記のＳｉＮ膜をマスクとしてエッ
チングを行い、メサを形成する。図２(b) に示すよう
に、エッチング後のメサの側面にはＺｎが拡散されたｐ
型領域９が形成されることとなる。
チングを行い、メサを形成する。図２(b) に示すよう
に、エッチング後のメサの側面にはＺｎが拡散されたｐ
型領域９が形成されることとなる。
【００１５】上記のように、拡散とエッチングで同じマ
スクを用いて、セルフアラインで精度良く(b) に示すよ
うな形状が得られる。次に、ＳｉＮ膜１０を除去し、
(c) に示すように、従来の場合と同様に層５〜８を成長
する。
スクを用いて、セルフアラインで精度良く(b) に示すよ
うな形状が得られる。次に、ＳｉＮ膜１０を除去し、
(c) に示すように、従来の場合と同様に層５〜８を成長
する。
【００１６】このような本実施例による半導体レーザ及
びその製造方法では、メサの側面部はｐ型であるので、
ｎ型ＩｎＰブロック層６がメサとつながっても図５のよ
うにｎ型どうしがつながることはないので、抵抗の低い
ｎ型層を通して大きなリーク電流が流れる恐れがない。
従って、ｎ型ＩｎＰブロック層６はメサとつながるよう
に成長すればよく、位置を精密に制御する必要がなくな
るため、再現性が向上する。
びその製造方法では、メサの側面部はｐ型であるので、
ｎ型ＩｎＰブロック層６がメサとつながっても図５のよ
うにｎ型どうしがつながることはないので、抵抗の低い
ｎ型層を通して大きなリーク電流が流れる恐れがない。
従って、ｎ型ＩｎＰブロック層６はメサとつながるよう
に成長すればよく、位置を精密に制御する必要がなくな
るため、再現性が向上する。
【００１７】また、×印で示したメサ上部のｐｎ接合は
拡散で形成されたもので、高温にさらされた再成長界面
に形成されたものではない。従って、図１の×印のｐｎ
接合は劣化しにくく、図４の矢印１１で示される活性層
３の脇を流れるリーク電流が増大する恐れがない。その
結果、信頼性の高い半導体レーザが得られる。
拡散で形成されたもので、高温にさらされた再成長界面
に形成されたものではない。従って、図１の×印のｐｎ
接合は劣化しにくく、図４の矢印１１で示される活性層
３の脇を流れるリーク電流が増大する恐れがない。その
結果、信頼性の高い半導体レーザが得られる。
【００１８】なお、上記実施例では、メサを形成する前
にＺｎを拡散したが、図３の他の実施例に示すように、
メサを形成してから拡散を行ってもよい。即ち、まず、
図３(a) に示すように、ＳｉＮ膜をマスクとしてエッチ
ングを行い、メサを形成する。次に、図３(b) に示すよ
うに、Ｚｎを拡散し、メサの側面をｐ型に反転する。そ
の後、ＳｉＮ膜を除去し、層５〜８を成長する。このよ
うな実施例においても上記第１の実施例と同様の効果が
得られる。
にＺｎを拡散したが、図３の他の実施例に示すように、
メサを形成してから拡散を行ってもよい。即ち、まず、
図３(a) に示すように、ＳｉＮ膜をマスクとしてエッチ
ングを行い、メサを形成する。次に、図３(b) に示すよ
うに、Ｚｎを拡散し、メサの側面をｐ型に反転する。そ
の後、ＳｉＮ膜を除去し、層５〜８を成長する。このよ
うな実施例においても上記第１の実施例と同様の効果が
得られる。
【００１９】
【発明の効果】以上のように、この発明に係る半導体レ
ーザの製造方法によれば、メサの側面をｐ型に反転した
後、ｐ型埋込層，ｎ型ブロック層を埋込成長するので、
ｎ型ブロック層がメサとつながってリーク電流の原因と
なることがないという効果がある。
ーザの製造方法によれば、メサの側面をｐ型に反転した
後、ｐ型埋込層，ｎ型ブロック層を埋込成長するので、
ｎ型ブロック層がメサとつながってリーク電流の原因と
なることがないという効果がある。
【００２０】また、高温にさらされた界面にｐｎ接合が
形成されないため、ｐｎ接合の劣化によるリーク電流増
大の恐れがないという効果がある。
形成されないため、ｐｎ接合の劣化によるリーク電流増
大の恐れがないという効果がある。
【図面の簡単な説明】
【図１】この発明の第１の実施例による半導体レーザを
示す断面模式図である。
示す断面模式図である。
【図２】この発明の第１の実施例による製造方法を示す
断面模式図である。
断面模式図である。
【図３】この発明の他の実施例による製造方法を示す断
面模式図である。
面模式図である。
【図４】従来の埋込構造半導体レーザを示す断面模式図
である。
である。
【図５】従来の埋込構造半導体レーザの電流リーク経路
を示す断面模式図である。
を示す断面模式図である。
【図６】従来の埋込構造半導体レーザの製造方法を示す
断面模式図である。
断面模式図である。
１ ｐ型ＩｎＰ基板 ２ ｐ型ＩｎＰバッファ層 ３ ＩｎＧａＡｓＰ活性層 ４ ｎ型ＩｎＰクラッド層 ５ ｐ型ＩｎＰ埋込層 ６ ｎ型ＩｎＰブロック層 ７ ｐ型ＩｎＰブロック層 ８ ｎ型ＩｎＰクラッド層 ９ Ｚｎ拡散ｐ型領域
Claims (1)
- 【請求項１】 ｐ型の半導体基板上に、ｐ型クラッド
層、活性層、ｎ型クラッド層を積層する工程と、上記の
表面にストライプ状の選択マスクを形成してｐ型不純物
を拡散する工程と、上記の選択マスクをマスクとしてエ
ッチングを行い、その側面にｐ型不純物の拡散された領
域が残るようにメサを形成する工程と、上記メサ側面を
覆うｐ型埋込層を含む電流ブロック層を成長する工程と
を備えたことを特徴とする埋込へテロ構造半導体レーザ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31554191A JP2942404B2 (ja) | 1991-10-31 | 1991-10-31 | 埋込へテロ構造半導体レーザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31554191A JP2942404B2 (ja) | 1991-10-31 | 1991-10-31 | 埋込へテロ構造半導体レーザの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129723A JPH05129723A (ja) | 1993-05-25 |
| JP2942404B2 true JP2942404B2 (ja) | 1999-08-30 |
Family
ID=18066590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31554191A Expired - Lifetime JP2942404B2 (ja) | 1991-10-31 | 1991-10-31 | 埋込へテロ構造半導体レーザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2942404B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8385379B2 (en) | 2010-01-07 | 2013-02-26 | Furukawa Electric Co., Ltd | Optical semiconductor device and pumping light source for optical fiber amplifier |
| WO2019193679A1 (ja) * | 2018-04-04 | 2019-10-10 | 三菱電機株式会社 | 半導体レーザおよびその製造方法 |
-
1991
- 1991-10-31 JP JP31554191A patent/JP2942404B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05129723A (ja) | 1993-05-25 |
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