KR920002201B1 - 반도체 레이저 소자 및 그 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 레이저 소자 및 그 제조방법

제1도는 종래 DC-PBH LD의 수직 단면도.

제2도는 본 발명에 의한 새로운 DC-PBH LD의 수직단면도.

* 도면의 주요부분에 대한 부호의 설명

1, 10 : n형 반도체 기관 2, 20 : n형 클래드층

3, 30 : 활성층 4, 40 : p형 클래드층

5, 50 : p형 표면안정화층 6 : p형 전류제한층

7,70 : n형 전류제한층 8 : 중간층

9, 90 : 오믹층 11 : 리지

66 : 확산층

본 발명은 반도체 레이저 소자 및 그 제조방법에 관한 것으로, 특히 새로운 더불 채널형 플래이너 매입 헤테로집합 레이저 다이오드(Double-channel type planar Buried Hetero Juncton Laser Diode : 이하 DC-PBH LD라 칭함) 및 그 제조방법에 관한 것이다.

최근 광통신 시스템에 있어서, 광통신용 신호광원으로 반도체 레이저 다이오드가 사용되고 있고, 이러한 반도체 레이저 다이오드는 실온에서 연속적으로 동작 가능한 2중 이종접합 레이저 다이오드가 주로 사용되고 있다. 특히, 이러한 레이저 다이오드는 레이저를 발생하는 방향에 따라 좁고 가느다란 부분으로 전류주입이 제한되게 설계되고 스트립의 기하학적 구조에 따라 여러 가지 종류의 레이저 다이오드가 소개되고 있다. 이들중의 하나로 고속디지탈 변조용으로서 사용되는 DC-PBH LD는 제1도에 도시한 바와 같은 수직 단면구조를 가지고 있다. 제1도에 있어서, 종래의 DC-PBH LD는 n형 GaAs 기판(1)에 액상 에피택시(Liquid Phase Epitary : LPE)의 방법으로 4층의 화합물 금속액체를 순차적으로 성장시킨다. 4층의 화합물층은 n형 Aly Ga₁-yAs(2), Alx Ga₁-xAs(3), p형 Aly Ga₁-yAs(4) 및 p형 GaAs(5)이다. 여기서 Alx Ga₁-xAs층은 활성층(3)으로서 이는 그의 아래와 위에 있는 n형 Aly Ga₁-yAs 및 p형 Aly Ga₁-yAs의 클래드층(Clad)(2) (4)에 대해 에너지 밴드캡은 더 작고 광굴절률은 더 큰 화합물 조성비를 갖는다. 즉 여기서 조성비의 조건은 1≥y〉x〉0을 만족하여야 한다. 이어서, 레이저 동작 방향에 따라 좁은 가느다란 스트립구조를 만들기 위하여 소정폭의 활성층(3) 양쪽에 채널(12), 즉 홈을 일정폭, 일정깊이로 포토레지스트공정 및 에칭공정에 의하여 형성하고 이 홈의 측벽에 드러난 활성층(3)의 측면을 충분히 덮을 수 있게 전류 제한층인 p형 Aly Ga₁-yAs 화합물층(6)을 액상 에피택시 방법으로 성장한다. 그리고나서 리지(ridge)부분(11)을 제외한 전면에 전류제한층인 n형 Aly Ga₁-yAs층(7)을 LPE 기법으로 성장한다. 그런다음 계속해서 전면에 중간층인 p형 Aly Ga₁-yAs층(8) 및 오믹층인 p형 GaAs층(9)을 차례로 LEP기법으로 성장한다.

이와같이 구성한 DC-PBH LD의 n형 GaAs 기판(1)에 네가티브전극을 p형 GaAs층(9)에 포지티브전극을 연결하여 전압을 가하면 리지부분(11)을 제외한 부분에서 형성된 n형 Aly Ga₁-yAs층(6)과 p형 Aly Ga1-yAs층(7)의 PN 접합은 역바이어스되므로 리지부분(11)에서만 순방향 바이어스가 인가되어 활성층(3)에 캐리어가 주입되게 되고 이에 미소전류로도 주입전자와 정공의 농도는 높아져서 이득이 증가하게 된다. 또 활성층(3)의 굴절율이 클래드층(2) (4)의 굴절율보다 크므로 레이저광도 활성층내로 쳐지게 되고 그결과 광의 유도방출에 의해서 광강도가 증폭되어 레이저발진에 도달되어 위상이 일정한 레이저광이 외부로 방출되게 된다.

이러한 종래의 DC-PBH LD는 활성층(3)에만 캐리어의 주입과 광양자의 광학적 국한을 위한 활성층(3)의 측면제한 구성이 LPE기법에 의해 성장시킨 2층의 PN 접합구조를 사용하기 때문에 수 ㎛치수의 정확한 측면 얼라인 먼트가 곤란하다.이러한 측면 얼라인 먼트의 곤란성은 DC-PBH LD의 수율을 저하시키는 큰 원인이 되고 있다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 더블 채널의 표면에 p형 확산층을 가지는 새로운 DC-PBH LD를 제공하는데 있다.

본 발명의 다른 목적은 볼 발명에 의한 DC-PBH LD의 제조에 가장 적합한 제조방법을 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명의 DC-PBH LD은 제1전도형의 반도체 기관과, 이 기관상에 형성한 제1전도형의 제1클래드층과, 이 제1클래드층상에 형성한 얇은 활성층과, 상기 활성층상에 형성한 제2전도형의 제2클래드층과, 상기 제2클래드층상에 형성한 얇은 제2전도형의 표면안정화층을 구비한 것에서 있어서, 상기 표면안정화층, 제2클래드층, 활성층 그리고 제1클래드층의 일부까지의 깊이를 가지고 이들 4층구조를 중앙 및 좌, 우로 3분하는 한쌍의 홈과, 상기 홈표면으로부터 확산된 소정두께의 제2전도형의 확산층과, 상기 중앙부분의 표면안정화층을 제외한 전면상에 그리고 상기 홈을 매우는 상태로 형성한 제1전도형의 전류제한층과 상기 전류제한층 및 중앙부분의 표면안정화층상에 형성한 제2전도형의 오믹층을 구비한 것을 특징으로 한다.

또한 본 발명의 제조방법은 제1전도형의 반도체 기판상에 제1전도형의 제1클래드층, 활성층, 제2전도형의 제2클레드층 및 제2전도형의 표면안정화층을 순차적으로 성장하는 제1단계와, 상기 제1단계에서 성장된 표면안정화층, 제2클래드층, 활성층 및 제1클레드층의 일부까지 활성층의 소정폭을 정의하기 위한 홈마스크를 적용하여 에칭하는 제2단계와 상기 제2단계에서 에칭된 홈의 표면을 통하여 제2전도형의 불순물을 확산하는 제3단계와, 상기 제3단계 이후 에칭된 부분의 사이에 있는 표면안정화층을 제외한 전면에, 그리고 상기 에칭된 부분에 매워지도록 제2전도형의 전류제한층을 성장시키는 제4단계와, 상기 제4단계에서 성장된 전류제한층과 표면안정화층상에 제2전도형의 오믹층을 성장시키는 제5단계로 이루어진것을 특징으로 한다.

이하 첨부된 도면을 통하여 본 발명의 실시예를 보다 상세히 설명한다.

제2도는 본 발명에 의한 DC-PBH LD의 수직단면도이다. 제2도에 있어서, 제1전도형, 가령 n형 GaAs 반도체 기판(10)에 제1전도형의 제1클래드층(20)인 3원 n형 AlY Ga₁-yAs 화합물층과, 활성층(30)인 도우핑되지 않은 3원 Alx Ga₁-xAs 화합물층과, 제2전도형의 제2클래드층(40)인 3원 p형 Aly Ga₁-yAs화합물층과, 제2전도형의 표면안정화층(passivation)(50)인 p형 GaAs층을 가령 LPE 기법에 의해 각각 소정두께로 성장시켜서 형성한다. 그런연후에 SiO₂같은 유전체로 덮고 포토레지스트 기법으로 중앙부위에 소정폭의 활성층을 정의하기 위한 홈마스크를 적용하여서 에칭기법으로 예컨대 폭 5∼10㎛, 깊이 4㎛로 한쌍의 홈(12)을 형성한다.이 홈(12)의 표면을 통하여 제2전도형, 가령 p형 불순물, 예컨대 Zn을 1∼2×10⁸정도의 농도로 확산시켜 u자형의 확산층(66)을 형성한다. 이 확산층(66)의 깊이는 소정 농도에서 소수 케리어의 확산 깊이보다 길게 형성되어야 한다. 이는 소수 캐리어에 의한 누설전류를 최소화할 수 있다. 상기 확산공정이 끝나면 제1전도형의 전류제한층(70)인 3원 n형 Aly Ga₁-yAs 화합물층을 중앙 부위의 표면안정화층(50)을 제외한 전면에 그리고 상기 한쌍의 홈(12)에 채워지도록 LPE 기법으로 성장하여서 형성한다. 그런 연후에 계속해서 상기 전류제한층 뿐만 아니라 중앙부위의 표면안정화층(50)까지의 전면에 제2전도형의 오믹층, 가령 p형 불순물이 강하게 도우핑된 GaAs층을 LPE 기법으로 성장시켜서 형성한다. 여기서 3원 화합물의 조성비는 1≥y〉x〉0의 조건을 만족한다.

이와같이 구성한 본 발명의 DC-PBH LD는 오믹층(90)에 포지티브 전극이 기판(10)에 네가티브 전극이 각각 연결되어 전압이 인가되면 Zn 확산층(66)과 n형 전류제한층(70)간의 접합면에 PN역바이어스가 걸리게 되어 전류는 중앙부분의 리지(11)부분을 통해서만 흐르게 된다. 따라서, 밴드갭이 상하 클래드층(20) (40)보다 낮은 활성층(30)에 다량 주입된 전자전공의 재결합시에 광이 발생되고 이광은 활성층(30)보다 굴절율이 낮은 상하 클래드층(20) (40) 및 양측 전류제한층(70)에 의해 둘러싸인 활성층내에 광학적으로 국한 되게 된다.

이와같이 본 발명에서는 DC-PBH LD의 전류제한 구조를 Zn 확산공정을 통하여 형성하므로 종래의 액상에피택시 성장조성에 의한 측면 얼라이 먼트와 같은 세심한 주의를 할 필요가 없으며 반도체 레이저소자의 수율을 향상시킬 수 있다.

Claims (6)

1. 제1의 전도형의 반도체 기판 : 상기 기판의 1주면상에 형성한 제1의 전도형의 제1클래드층; 상기 제1클래드층 상에 형성한 얇은 활성층; 상기 활성층상에 형성한 제2의 전도형의 제2클래드층; 그리고, 상기 제2클레드층상에 형성한 얇은 제2의 전도형의 표면안정화층을 구비한 더블 채널형 평면 매입 헤테로 접합 반도체 레이저 소자에 있어서, 상기 표면안정화층, 제2클래드층, 활성층 그리고 제1클래드층의 일부까지의 깊이를 가지고 이들을 중앙 및 좌, 우로 3분하는 한쌍의 홈; 상기 홈표면으로부터 확산된 소정 두께의 제2전도형의 확산층; 상기 중앙부분의 표면안정화층을 제외한 전면상에 그리고 상기 홈을 매우는 상태로 형성한 제1의 전도형의 전류 제한층; 상기 전류제한층 및 중앙부분의 표면안정화층상에 형성한 제2전도형의 오믹층을 구비하여서 된 것을 특징으로 하는 반도체 레이저 소자.
2. 제1항에 있어서, 상기 확산층(66)의 깊이는 적어도 소정농도에서 소수캐리어의 확산길이보다 깊게 형성하는 것을 특징으로 하는 반도체 레이저 소자.
3. 제1항에 있어서, 제1전도형은 n형이고 제2전도형은 p형이며 상기 확산층(66)에 확산되는 불순물은 Zn으로 하는 것을 특징으로 하는 반도체 레이저 소자.
4. 제1의 전도형의 반도체 기판상에 제1의 전도형의 제1클래드층, 활성층, 제2의 전도형의 제2클래드층 및 제2전도형의 표면안정화층을 순차적으로 성장시키는 제1단계; 상기 제1단계에서 성장된 표면안정화층, 제2클래드층, 활성층, 그리고 제1클래드층의 일부까지 활성층의 소정폭을 정의하기 위한 홈마스크를 적용하여 에칭하는 제2단계; 상기 제2단계에서 에칭된 부분의 표면을 통하여 제2전도형의 불순물을 확산하는 제3단계; 상기 제3단계 이후 에칭된 부분의 사이에 있는 표면안정화층을 제외한 전면에, 그리고 상기 에칭된 부분이 매워지도록 제2전도형이 전류제한층을 성장시키는 제4단계; 그리고, 상기 제4단계에서 성장된 전류제한층과 표면안정화층상에 제2전도형의 오믹층을 성장시키는 제5단계로 이루어진 것을 특징으로 하는 반도체 레이저 소자의 제조방법.
5. 제4항에 있어서, 상기 제1전도형이 n형이고 제2전도형이 p형인 조건하에서 상기 제3단계의 확산 불순물은 Zn으로 하는 것을 특징으로 하는 반도체 레이저 소자의 제조방법.
6. 제4항에 있어서, 상기 각 성장단계는 액상 에피택시 기법을 사용하는 것을 특징으로 하는 반도체 레이저 소자의 제조방법.

Images