KR100234349B1 - 레이저다이오드의 제조방법 - Google Patents

레이저다이오드의 제조방법 Download PDF

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Abstract

이 발명은 레이저다이오드의 제조방법에 관한 것으로 임계전류를 낮게하고 빛의 가로방향 모드를 제한하기 위하여 P형 전극을 통해 주입되는 정공들이 제 2 클래드층에서 확산되는 것을 최소화하기 위하여 P형영역을 전류차단층에 상기 제 2 클래드층과 겹쳐 활성층과의 거리를 좁히도록 형성한다. 따라서, 주입되는 정공들이 제 2 클래드층에서 확산되는 것을 최소화하므로 임계전류를 낮게하며 빛의 가로방향 모드를 제한할 수 있다. 또한, 다른 실시예는 한번의 에피택시로 결정성장하므로 공정이 간단하고 결함이 발생되지 않는다.

Description

레이저다이오드의 제조방법
제1a∼b도는 종래의 레이저다이오드의 제조공정도.
제2a∼c도는 이 발명의 일실시예에 따른 레이저다이오드의 제조공정도.
제3a∼c도는 이 발명의 다른 실시예에 따른 레이저다이오드의 제조공정도이다.
이 발명은 레이저다이오드의 제조방법에 관한 것으로, 특히 가시영역의 빛을 방출하는 레이저다이오드의 제조방법에 관한 것이다.
레이저다이오드(laser diode : 이하 LD라 칭함)는 반도체의 PN접합부근에서 전자와 정공의 재결합에 의해 빛을 발생하는 것으로 반도체 레이저라고도 한다.
일반적인 표시소자로 이용되는 발광다이오드(LED)는 발생되는 빛을 자연방출하는데 비해 LD는 유도방출에 의해 방출하므로 간섭성과 방향성이 있다. LD는 자외선영역의 빛을 방출하는 것과 가시영역의 빛을 방출하는 것으로 구분된다. 상기 가시영역의 빛을 방출하는 LD는 광디스크메모리(optical disk memory), 정보처리장치(information processing system) 및 He-Ne 레이저의 대체용으로 이용된다. 상기 가시영역의 빛을 방출하는 레이저다이오드는 대한민국 특허청 특허출원번호 90-16339(발명의 명칭 : 반도체 발광소자)에 게시되어 있다.
제 1(a) ∼(b) 도는 상기 종래의 레이저다이오드의 제조공정도이다.
제 1(a) 도를 참조하면, N형 GaAs의 반도체기판(11) 상부에 통상의MOCVD(Metal Organic Chemical Vapor Deposition)로 N형 GaAs의 버퍼층(13), N형 InGaAlP의 제 1 클래드층(15), N형 INGaP의 활성층(17), P형 InGaAlP의 제 2 클래드층(19) 및 N형 GaAs의 전류차단층(21)을 순차적으로 성장한다. 그 다음, 상기 전류차단층(21)을 메사에칭(meas etching)하여 상기 제 2 클래드층(19)을 노출한다.
제 1(b) 도를 참조하면, 상기 전류차단층(21)의 상부에 상기 결정성장법에 의해 상기 제 2 클래드층(19)과 접촉되도록 P형 GaAs의 캡층(23)을 형성한다. 그 다음, 상기 캡층(23)의 상부에 P형전극(25)을 반도체기판(11)의 하부표면에 N형전극(26)을 형성한다.
상술한 바와같이 제조된 레이저다이오드는 P형 및 N형전극의 사이에 전압을 인가하면 P형 전극을 통해 주입되는 정공과 N형전극을 통해 주입되는 전자가 활성층에서 재결합하여 빛을 발생하는데, 상기 전류차단층에 의해 전류통로가 제한되어 임계전류를 낮게한다.
그러나, 상기 레이저다이오드는 전류차단층에 의해 제한된 전류가 제 2 클래드층에서 확산되므로 임계전류를 낮게하는데 한계가 있는 문제점이 있었다. 또한, 상기 발생된 빛이 활성층의 가로방향으로 확산되어 가로방향 모드를 제한하기 어려운 문제점이 있었다.
따라서, 이 발명의 목적은 낮은 임계전류를 가지는 레이저다이오드의 제조방법을 제공함에 있다.
이 발명의 다른 목적은 발생되는 빛의 확산을 방지하여 가로방향 모드를 제한할 수 있는 레이저다이오드의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위하여 이 발명은 제 1 도전형의 반도체기판의 표면에 제 1 도전형의 버퍼층, 제 1 도전형의의 클래드층, 활성층, 제 2 도전형의 제 2 클래드층 및 제 1 도전형의 전류차단층을 한번의 스텝으로 결정성장시키는 제 1 공정과, 상기 전류차단층, 제 2 클래드층, 활성층 및 제 1 클래드층을 메사에칭하는 제 2 공정과, 상술한 구조의 전표면에 제 3 도전형의 제 2 클래드층을 결정성장시키는 제 3 공정과 상기 제 3 클래드층의 표면에 절연막을 형성하는 제 4 공정과, 상기 활성층 상부의 절연막을 제거한 후 상기 제 3 클래드층에 제 2 클래드층과 겹치도록 제 2 도전형영역을 형성하는 제 5 공정과, 제 1 및 제 2 도전형전극을 형성하는 제 6 공정을 구비함을 특징으로 한다.
상기 목적들을 달성하기 위하여 이 발명은 제 1 도전형의 반도체기판의 표면에 제 1 도전형의 버퍼층, 제 1 도전형의 제 1 클래드층, 활성층, 제 2 도전형의 제 2 클래트층 및 제 1 도전형의 전류차단층을 결정성장하는 제 1 공정과, 상기 전류차단층을 줄무늬 형태의 메사구조를 갖도록 에칭하는 제 2 공정과, 상술한 구조의 전표면에 절연막을 형성하는 제 3 공정과, 상기 절연막과 전류차단층을 V-홈을 길게 형성하는 제 4 공정과, 상기 V-홈을 통해 상기 전류제한층에 상기 제 2 클래드층과 겹치도록 제 2 도선형 영역을 형성하는 제 5 공정과, 제 1 및 제 2 도전형전극을 형성하는 제 6 공정을 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 이 발명을 상세히 설명한다.
제 2(a)∼(c) 도는 이 발명의 일실시예에 따른 레이저다이오드의 제조공정이다.
제 2(a) 도를 참조하면, N+형의 GaAs의 반도체기판(31)상에 MOCVD로 0.3∼0.6㎛ 정도의 N형 GaAs의 버퍼층(33), 1.2∼1.7㎛ 정도의 N형 In1-y(GaAl)yP의 제 1 클래드층(35), 0.1∼0.2㎛ 정도의 P형 In1-yGayP의 활성층(37), 1.2∼1.7㎛ 정도의 P형 In1-y(GaAl)yP의 제 2 클래드층(39), 0.3∼0.6㎛ 정도의 N형 GaAs의 전류차단층(41)을 일단계(one step)에피택시하여 순차적으로 적층한다. 상기에서 활성층(37)은 N형, P형 또는 불순물이 도핑되지 않는 I형중 어느 도전형으로 형성할 수 있으며, InGaP의 물질특성에 의해 가시영역의 빛을 발생한다. 또한, 상기 제 1 및 제 2 클래드층(35),(39)은 상기 버퍼층(39) 및 전류차단층(41)과 격자정합(lattice matching)을 이루기 위해 y는 0.5정도가 되어야 하며, Al이 함유되므로 상기 활성층(37)보다 광굴절률이 크게 되어 발생된 빛이 상기 활성층(37)에 제한된다.
제 2(b) 도를 참조하면, 통상의 포토리소그래피(Photolithography) 방법에 상기 전류차단층(41), 제 2 클래드층(39), 활성층(37) 및 제 1 클래드층(35)을 메사에칭하여 상기 활성층(37)을 제한한다. 이때, 상기 전류차단층(41)은 황산계로, 제 1 및 제 2 클래드층(35),(39)과 활성층(37)은 HaPO4: HCl이 1 : 1로 혼합된 것으로 2단계 에칭한다. 그 다음, 상술한 구조의 전표면에 상기 결정성장방법과 동일한 방법으로 2단계 에피택시하여 1.2∼1.7㎛ 정도의 불순물이 도핑되지 않는 I형 In1-y(GaAl)yP의 제 3 클래드층(43)을 형성한다. 상기 제 3 클래드층(43)은 상기 활성층(37)에서 발생된 빛이 확산되는 것을 방지하여 가로방향 모드를 정확히 제어할 수 있다. 그 다음, 상기 제 3 클래드층(43)의 표면에 SiO2또는 SiN4등으로 절연막(45)을 형성한다.
제 2(c) 도를 참조하면, 상기 활성층(37) 상부의 절연막(45)을 제거하여 상기 제 3 클래드층(43)을 노출시킨다. 그 다음, 상기 노출된 제 3 클래드층(43)에 상기 제 2 클래드층(39)과 겹치도록 Zn등을 1E19∼1E20/cm2정도의 고농도로 확산하여 P형영역(47)을 형성한다. 상기 P형영역(47)은 제 2 클래드층(39)에서 정공이 확산되는 것을 최소화하여 임계전류를 낮게한다. 그 다음 상기 절연막(45)의 상부에 상기 P형영역(47)과 접촉되도록 AuZn/Au으로 P형전극(49)을, 반도체기판(31)의 하부표면에 AuGe/Au으로 N형전극(50)을 형성한다.
제 3(a)∼(c) 도는 이 발명의 다른 실시예에 따른 레이저다이오드의 제조공정도이다.
제 3(a) 도를 참조하면, N+형의 GaAs의 반도체기판(31)상에 LPE 또는 MOCVD로 0.3∼0.6㎛ 정도의 N형 GaAs의 버퍼층(33), 1.2∼1.7㎛ 정도의 N형 In1-y(GaAl)yP의 제 1 클래드층(35), 0.1∼0.2㎛ 정도의 P형 In1-yGayP의 활성층(37), 1.2∼1.7㎛ 정도의 P형 In1-y(GaAl)yP의 제 2 클래드층(39), 0.3∼0.6㎛ 정도의 N형 GaAs의 전류차단층(41)을 한번의 에피택시에 의해 순차적으로 적층한다. 상기 층들은 한번의 애피택시로 결정성장하므로 공정이 간단하고 결함이 발생되지 않는다.
제 3(b) 도를 참조하면, 상기 전류차단층(41)을 통상의 포토리소그래피에 의해 선택적 에칭하여 줄무늬형태의 메사구조를 만든다. 그 다음, 상술한 고조의 전표면에 SiO2또는 Si3N4등을 침적하여 절연막(45)을 형성한다.
제 3(c) 도을 참조하면, 상기 절연막(45)과 상기 전류차단층(41)을 메사에칭하여 V-홈(V-Groove)를 형성한다. 그 다음, 상기 V-홈을 통해 Zn등의 불순물을 고농도로 확산시켜 상기 전류차단층(41)에 제 2 클래드층(39)과 겹치도록 P형영역(47)을 형성한다. 계속해서, 상기 상기 절연막(45)의 상부에 상기 P형영역(47)과 접촉되도록 AuZn/Au으로 P형전극(49)을, 반도체기판(31)의 하부표면에 AuGe/Au으로 N형전극(50)을 형성한다.
상술한 바와같이 P형전극을 통해 주입되는 정공들이 제 2 클래드층에서 확산되는 것을 최소화하기 위하여 P형 영역을 전류차단층에 상기 제 2 클래드층과 겹쳐 활성층과의 거리를 좁히도록 형성한다.
따라서, 이 발명은 주입되는 정공들이 제 2 클래드층에서 확산되는 것을 최소화하므로 임계전류를 낮게하며 빛의 가로방향 모드를 제한할 수 있는 잇점이 있다. 또한, 이 발명의 다른 실시예는 한번의 에피택시로 결정성장하므로 공정이 간단하고 결함이 발생되지 않는 잇점을 갖는다.

Claims (7)

  1. 제 1 도전형의 반도체기판의 표면에 제 1 도전형의 버퍼층, 제 1 도전형의의 클래드층, 활성층, 제 2 도전형의 제 2 클래드층 및 제 1 도전형의 전류차단층을 한번의 스텝으로 결정성장시키는 제 1 공정과, 상기 전류차단층, 제 2 클래드층, 활성층 및 제 1 클래드층을 메사에칭하는 제 2 공정과, 상술한 구조의 전표면에 제 3 도전형의 제 3 클래드층을 결정성장시키는 제 3 공정과, 상기 제 3 클래드층의 표면에 절연막을 형성하는 제 4 공정과, 상기 활성층 상부의 절연막을 제거한 후 상기 제 3 클래드층에 제 2 클래드층과 겹치도록 제 2 도전형영역을 형성하는 제 5 공정과, 제 1 및 제 2 도전형전극을 형성하는 제 6 공정을 구비하는 레이저다이오드의 제조방법.
  2. 제1항에 있어서, 제1도전형은 N형, 제2도전형은 P형, 제3도전형은 I형인 레이저다이오드의 제조방법.
  3. 제1항에 있어서, 상기 제1 및 제3공정을 LPE 또는 MOCVD중 어느하나로 형성하는 레이저다이오드의 제조방법.
  4. 제1항에 있어서, 상기 활성층을 In1-yGayP로, 제1 및 제2클래트층을 In1-y(GaAl)yP로 형성한 레이저다이오드의 제조방법.
  5. 제4항에 있어서, 상기 y가 0.5 정도인 레이저다이오드의 제조방법.
  6. 제1항에 있어서, 상기 메사에칭은 전류차단층을 에칭하는 1단계와, 제1 및 제2클래드층과 활성층을 에칭하는 2단계로 이루어지는 레이저다이오드의 제조방법.
  7. 제 1 도전형의 반도체기판의 표면에 제 1 도전형의 버퍼층, 제 1 도전형의 제 1 클래드층, 활성층, 제 2 도전형의 제 2 클래트층 및 제 1 도전형의 전류차단층을 결정성자아는 제 1 공정과, 상기 전류차단층을 줄무늬 형태의 메사구조를 갖도록 에칭하는 제 2 공정과, 상술한 구조의 전표면에 절연막을 형성하는 제 3 공정과, 상기 절연막과 전류차단층을 V-홈을 길게 형성하는 제 4 공정과, 상기 V-홈을 통해 상기 전류제한층에 상기 제 2 클래드층과 겹치도록 제 2 도선형 영역을 형성하는 제 5 공정과, 제 1 및 제 2 도전형전극을 형성하는 제 6 공정을 구비한 레이저다이오드의 제조방법.
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