KR940011270B1 - 레이저 다이오드의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

레이저 다이오드의 제조방법
제 1(a) 도∼제 1(c) 도는 종래의 레이저 다이오드의 제조공정도.
제 2(a) 도∼제 2(c) 도는 이 발명에 따른 레이저 다이오드의 제조공정도이다.
이 발명은 레이저 다이오드의 제조방법에 관한 것으로, 특히 1차 및 2차 에피택시층들 사이에서 양호한 계면 상태를 얻을 수 있는 레이저 다이오드의 제조방법에 관한 것이다.
레이저 다이오드(LASER Diode ; 이하 LD라 칭함)는 주입되는 전자와 정공이 PN접합면에서 재결합하여 빛을 방출하는 것으로 반도체 레이저라고도 한다.
일반적으로, 표시소자로 이동되는 발광 다이오드(LED)는 발생되는 광을 자연방출하는데 비해 LD는 유도방출에 의해 광을 방출하므로 광은 간섭성과 방향층이 있다. 또한, LD는 고체레이저 및 개스레이저등과 같은 일반적인 레이저에 비해 소형이고, 효율이 좋으며 광의 직접변조등의 특성에 의해 광통신및 광디스크 메모리등의 정보처리장치에 이용되고 있으며 광신호처리 및 광센서등 이용분야가 확대되고 있다.
제1(a)도∼제1(c)도는 종래 LD의 제조공정도이다.
제1(a)도는 참조하면, P형 GaAs의 반도체기판(11)의 표면에 액상에피택시(Liquid Phase Epitaxy ; 이하 LPE라 칭함) 또는 유기금속화학기상증착(Metal Organic Chemical Vapor Deposition, 이하 MOCVD라 칭함)법으로 1차 에피택시하여 P형 AlyGa1-yAs의 제 1 클래드층(clad layer, 13), P형 AlxGa1-xAs의 활성층(15), N형 AlyGa1-yAs의 제 2 클래드층(17) 및 P형 GaAs의 전류차단층(19)을 순차적으로 적층한다.
제1(b)도를 참조하면, 상기 전류차단층(19)의 소정부분에 스트라이프(stripe)형상의 개구(20)를 형성하여 상기 제 2 클래드층(17)을 노출시킨다. 이때, GaAs와 AlGaAs의 식각선택비를 이용하여 식각이 종료되도록 한다.
제1(c)도를 참조하면, 상기 제 2 클래드층(17) 및 전류 차단층(19)의 표면에 LPE방법으로 2차 에피택시하여 N형 GaAs의 캡층(cap layer ; 21)을 형성한다. 그 다음, 상기 캡층(21)의 표면에 상기 개구(20)와 대응하는 부분을 제외하고 절연막(23)을 형성한다. 계속해처, 상기 절연막(23)의 상부 캡층(21)과 접촉하도록 N형 전극(25)을 상기 반도체 기판(11)의 하루 표면에 P형 전극(28)을 각각 형성한다.
상술한 바와같이 형성된 LD는 P형 전극(26)과 N형 전극(25)사이에 전압을 인가하면 제 1 클래드층(13)을 통해 정공이, 상기 제 2 클래층(17)을 통해 전자가 각각 상기 활성층(15)으로 주입되어 재결합에 의해 광을 발생한다. 이때, 상기 전류 차단층(19)에 의해 전자가 상기 개구(20)으로만 수입되므로 출력모드를 안정하게 유지시키면서 드레쉬홀드 전류(Threshhold current)를 낮게 한다. 한편, 상기에서 발생된 광이 활성층(15)에 한정되기 위해서는 이 활성층(15)이 제1 및 제 2 클래드층(13), (17)보다 광의 굴절률이 크도록 화합물의 조성비를 1＞y＞x0이 되도록 한다.
그러나, 상술한 종래의 LD는 1차 에피택시후 제 2 클래드층을 노출시키고 2차 에피택시를 하므로 Al의 몰비가 40%이상인 제 2 클래드층의 노출면이 자연산화되어 저항이 증가되므로 드레쉬홀드전류를 크게하며, 또한 상기 자연산화된 표면에 의해 2차 에피택시가 어렵고 생성된 에피택시층에 전위(dislocation)등과 같은 결함이 발생되는 문제점이 있었다.
따라서, 이 발명의 목적은 드레쉬홀드전류가 낮은 레이저 다이오드의 제조방법을 제공함에 있다.
이 발명의 다른 목적은 2차 에피택시가 용이하고 결함이 발생되지 않는 레이저 다이오드의 제조방법을 제공함에 있다 .
상기 목적들을 달성하기 위하여 이 발명은 레이저 다이오드의 제조방법에 있어서, 제 1 도전형의 반도체 기판상에 제 1 도전형의 제 1 클래드층, 제1 또는 제 2 도전형의 활성층, 제 2 도전형의 제 2 클래드층 및 제 1 도전형의 전류차단층을 순차적으로 형성하는 1차 에피택시 공정과, 상기 전류 차단층의 소정부분을 소정 두께로 제거하는 식각공정과, 상기 전류 차단층을 액상식각하여 제 2 클래드층을 노출시키는 개구를 형성후 제 2 도전형의 캡층을 형성하는 2차 에피택시공정과, 상기 개구와 대응하는 부분과 대응하는 부분을 제외한 캡층의 표면에 절연막을 형성하는 공정과, 제1 및 제 2 도전형 전극을 형성하는 공정을 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 이 발명을 상세히 설명한다.
제2(a)도∼제2(c)도는 이 발명에 따른 LD의 제조공정도이다.
제2(a)도를 참조하면, ＜100＞은 방향성을 가지며, Ge 또는 Zn등의 불순물이 1E19∼1E20 이온/cm2정도로 도핑된 P형 GaAs의 반도체 기판(31)이 있다. 상기 반도체 기판(31)의 표면에 LPE 또는 MOCVD으로 1차 에피택시하여 P형 AlyGa1-yAs의 제 1 클래드층(33), p형 AlxGa1-xAs의 활성층(35), N형 AlyGa1-yAs의 제 2 클래드층(37) 및 P형 GaAs의 전류 차단층(39)을 순차적으로 적층한다. 상기 제 1 클래드층(33)은 Ge 또는 Zn등의 불순물이, 제 2 클래드층(37)은 Si 또는 Te등의 불순물이 각각 1E17∼1E18이온/Cm2정도로 도핑되어 4000∼7000Å 정도의 두께로 형성되어 있다. 또한, 상기 활성층(35)은 Ge 또는 Zn등의 불순물이 1E17∼1E18이온/cm2정도로 도핑되어 700∼1000Å 정도의 두께로 형성된다. 상기에서 광물 활성층(35)으로 제한하기 위해서 이 활성층(35)의 광굴절률이 상비 제1 및 제 2 클래드층들(33), (37)의 광굴절률보다 커야하므로 조성비를 1＞y＞x＞0의 조건을 만족시켜야 한다. 또한, 상기 전류차단층(39)은 Ge 또는 Zn등의 불순물이 1E19∼1E20이온/cm2정도 도핑되어 3000∼5000Å 정도의 두께로 형성된다.
제2(b)도를 참조하면, 상기 전류차단층(39)의 소정부분을 습식방법으로 1/3정도 두께만 남도록 스트라이프형성으로 식각한다. 상기에서 전류 차단층(39)의 소정부분을 모두 식각하면 제 2 클래드층(37)의 표면이 공기층에 노출되어 산화되므로 모두 제거하지 않는다.
제2(c)도를 참조하면, 상기 표면에 LPE방법에 의해 2차 에피택시를 하여 N형 GaAs의 캡층(41)을 형성한다. 상기에서 2차 에피택시는 상기 전류 차단층(39)의 소정부분에 스트라이프형상의 개구(40)를 형성하는 용해식각(melt etching)과 캡층(41)을 형성하는 에피택셜성상(Epitaxial growth)으로 이루어지는 것으로 LPE 챔버내에서 동일한 GaAs용액에 온도를 달리하여 연속적으로 이루어진다. 즉, 상기 캡층(41)을 형성하기 위한 GaAs용액을 성장온도에서 포화시킨후 온도를 소정온도(△t)만큼 높여 불포화상태로 만들어 상기 전류 차단층(39)과 소정시간(T)동안 접촉시켜 용해식각하고, 계속해서, 상기 GaAs용액의 온도를 소정온도(△t)만큼 낮추어 성장온도에서 캡층(41)을 형성한다. 상기에서 용해식각시 전류 차단층(39)의 전표면이 식각되는 것으로 상기 식각되고 남은 부분이 제거되어 개구(40)가 형성될 때까지만 식각하며, 이는 GaAs용액의 상승된 소정온도(△t)와 전류 차단층(39)과 접촉되는 소정시간(T)를 조절된다. 상기 캡층(41)은 Si 또는 Te이 1E19∼1E20이온/cm2정도 도핑되어 있으며, 상기 전류제한층(39)으로부터 3000∼4000Å정도 두께를 갖는다 또한, 상기 캡층(41)은 LPE특성에 의해 상기 개구(40)부분에서 성장속도가 빠르게 되어 표면이 평탄해지게 된다. 그 다음, 상기 개구(40)와 대응하는 부분을 제외한 상기 캡층(41)의 상부에 SiO2등으로 절연막(43)을 형성한다. 계속해서, 상기 절연막(43)의 상부에 상기 캡층(41)과 접촉하는 N형 전극(45)을, 반도체 기판(31)의 하루표면에 P형 전극(46)을 각각 형성한다. 상기 N형 전극(45)은 Au/Ge/Ni으로 P형 전극(46)은 Au/Zn으로 형성되며 상기 캡층(41) 및 반도체 기판(31)과 오믹접촉을 이룬다.
상술한 바와같이 반도체 기판의 표면에 제 1 클래드층, 활성층, 제 2 클래드층 및 전류 차단층을 1차 에피택시 성장하고, 상기 전류차단층의 소정부분을 소정두께 식각한후 전류 차단층을 용해식각을 포함하는 2차 에피택시 성장에 의해 캡층을 형성하므로 제 2 클래드층의 표면이 산화되지 않아 깨끗한 표면에 캡층을 형성할 수 있다.
따라서, 이 발명은 용해식각된 표면에 산화막이 존재하지 않으므로 주입되는 전자의 흐름이 양호하여 드레쉬홀드 전류가 낮은 이점이 있다. 또한, 용해식각된 표면이 양호하므로 계속되는 2차 에피택시성장이 쉽고 결함이 발생되지 않는 이점이 있다.
상술한 이 발명의 실시예에서 활성층을 P형으로 보였으나 N형 형성할 수 있으며, 전류제한층을 반도체 기판의 표면에 형성할 수도 있다.

Claims (5)

  1. 레이저 다이오드의 제조방법에 있어서, 제 1 도전형의 반도체 기판상에 제 1 도전형의 제 1 클래드층, 제 1 또는 제 2 도전형의 활성층, 제 2 도전형의 제 2 클래드층 및 제 1 도전형의 전류 차단층을 순차적으로 형성하는 1차 에피택시 공정과, 상기 전류 차단층의 소정부분을 소정 두께로 제거하는 식각공정과, 상기 전류 차단층을 액상식각하여 제 2 클래드층을 노출시키는 개구를 형성한후 제 2 도전형의 캡층을 형성하는 2차 에피택시공정과, 상기 개구와 대응하는 부분을 제외한 캡층의 표면에 절연막을 형성하는 공정과, 제1 및 제 2 도전형 전극을 형성하는 공정을 구비한 레이저 다이오드의 제조방법.
  2. 제 1 항에 있어서, 상기 1차 에피택시를 LPE 또는 MOCVD층 어느 하나로 실시하는 레이저 다이오드의 제조방법.
  3. 제 1 항에 있어서, 상기 전류 차단층의 소정부분을 1/3두께 정도만을 남기고 식각하는 레이저 다이오드의 제조방법.
  4. 제 3 항에 있어서, 상기 식각은 용해식각임을 특징으로 하는 레이저 다이오드의 제조방법.
  5. 제 1 항에 있어서, 상기 2차 에피택시를 LPE로 하는 레이저 다이오드의 제조방법.
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